CN111863955A - 半导体结构 - Google Patents

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CN111863955A CN201910338730.5A CN201910338730A CN111863955A CN 111863955 A CN111863955 A CN 111863955A CN 201910338730 A CN201910338730 A CN 201910338730A CN 111863955 A CN111863955 A CN 111863955A
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林文新
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Abstract

本发明提供了一种半导体结构，包含：具有主动区及隔离区的衬底、位于衬底上的绝缘层、位于绝缘层上的晶种层、位于晶种层上的化合物半导体层、位于化合物半导体层上且位于主动区中的栅极结构、位于衬底上且位于隔离区中的隔离结构、位于隔离区中且位于栅极结构的两侧的一对导通孔、以及位于衬底上且位于栅极结构的两侧源极结构与漏极结构。此对导通孔穿过隔离结构并接触晶种层。源极结构与漏极结构分别藉由此对导通孔电连接至晶种层。本发明提供的半导体结构，能够使电场重新分布、提升击穿电压，以允许半导体装置应用于高电压操作。

Description

半导体结构
技术领域
本发明是关于半导体结构，特别是关于具有成对与晶种层接触的导通孔的半导体结构。
背景技术
氮化镓系(GaN-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极管(light emitting diode，LED)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electronmobility transistor，HEMT)。
然而，在高电子迁移率晶体管(HEMT)元件的运作中，位于元件结构中较底层的外延层，因其本身材料特性而存有许多带负电荷的杂质，此时，若施加高电压，则这些负电荷将朝上层元件的方向被吸引上来，而影响上层元件的运作。在现有技术中为了解决此问题，通常会将外延层下方的硅基板接地以排出杂质的负电荷。然而，此方法并无法应用至各类基板中。
随着氮化镓系半导体材料的发展，这些使用氮化镓系半导体材料的半导体装置应用于更严苛工作环境中，例如更高频、更高温或更高电压。因此，具有氮化镓系半导体材料的半导体装置仍需进一步改善来克服所面临的挑战。
发明内容
本发明的一些实施例提供一种半导体结构，包含：具有主动区及隔离区的衬底、位于衬底上的绝缘层、位于绝缘层上的晶种层、位于晶种层上的化合物半导体层、位于化合物半导体层上且位于主动区中的栅极结构、位于衬底上且位于隔离区中的隔离结构、位于隔离区中且位于栅极结构的两侧的一对导通孔、位于衬底上且位于栅极结构的两侧源极结构与漏极结构。此对导通孔穿过隔离结构并接触晶种层。源极结构与漏极结构分别藉由此对导通孔电连接至晶种层。
本发明的一些实施例提供一种半导体结构，包含：具有一主动区及一隔离区的陶瓷衬底、位于此衬底上的绝缘层、位于此绝缘层上的晶种层、位于此晶种层上的化合物半导体层、位于此化合物半导体层上且位于此主动区中的栅极结构、位于此衬底上且位于此栅极结构的两侧的源极结构与漏极结构。源极结构及漏极结构分别电连接至晶种层。
本发明实施例所提供的半导体结构，藉由一对位于衬底的隔离区中的导通孔分别将半导体结构中的源极结构及漏极结构电连接至衬底上的晶种层(seed layer)。藉由上述导通孔的配置，可在晶种层的内部产生电压差(即为源极与漏极的电压差)而使得电力线延伸至位于晶种层下方的膜层(例如绝缘层)。内部具有电压差的晶种层不会屏蔽半导体结构中的高电场区的电力线，进而使电场重新分布、提升击穿电压(breakdown voltage)，以允许半导体装置应用于高电压操作。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A是根据本发明的一些实施例，绘示出例示性半导体结构的剖面示意图。
图1B是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。
图2A是根据本发明的一些实施例，绘示出例示性半导体结构的部分上视图。
图2B是根据本发明的其他实施例，绘示出例示性半导体结构的部分上视图。
图2C是根据本发明的另一些实施例，绘示出例示性半导体结构的部分上视图。
附图标号：
100、100’、100A、100B、100C～半导体结构
200～衬底
201～主动区
202～隔离区
210～绝缘层
220～晶种层
230～化合物半导体层
231～缓冲层
232～沟道层
233～阻挡层
234～掺杂化合物半导体层
240～隔离结构
250～第一介电层
260～第二介电层
270～第三介电层
280～金属层
300～栅极结构
301～栅极电极
302～栅极金属层
400～源极结构
401～源极电极
402～源极接触件
403～源极金属层
500～漏极结构
501～漏极电极
502～漏极接触件
503～漏极金属层
601、602～导通孔
700、800～开口
A-A’～剖面
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体结构的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
此外，其中可能用到与空间相对用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相对用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
虽然所述的一些实施例中的部件以特定顺序描述，这些描述方式亦可以其他合逻辑的顺序进行。本发明实施例中的半导体结构可加入其他的部件。在不同实施例中，可替换或省略一些部件。
本发明实施例所提供的半导体结构藉由一对位于衬底的隔离区中的导通孔分别将半导体结构中的源极结构及漏极结构电连接至衬底上的晶种层(seed layer)。藉由上述导通孔的配置，可在晶种层的内部产生电压差(即为源极与漏极的电压差)而使得电力线延伸至位于晶种层下方的膜层(例如绝缘层)。内部具有电压差的晶种层不会屏蔽半导体结构中的高电场区的电力线，进而使电场重新分布、提升击穿电压(breakdown voltage)，以允许半导体装置应用于高电压操作。
图1A是根据本发明的一些实施例，绘示出例示性半导体结构100的剖面示意图。根据本发明一些实施例，半导体结构100包含具有主动区201与隔离区202的衬底200、设置于衬底200上的绝缘层210、设置于绝缘层210上的晶种层220、设置于晶种层220上的化合物半导体层230、设置于化合物半导体层230上且位于主动区210中的栅极结构300、设置于衬底200上且位于栅极结构300的两侧的源极结构400与漏极结构500、以及穿过设置于隔离区202中的隔离结构240的一对导通孔601、602。
在一些实施例中，衬底200可为掺杂的(例如以p型或n型掺杂物进行掺杂)或未掺杂的半导体衬底，例如硅衬底、硅锗衬底、砷化镓衬底或类似的半导体衬底。在其他实施例中，衬底200可为陶瓷衬底，例如氮化铝(AlN)衬底、碳化硅(SiC)衬底、氧化铝衬底(Al2O3)(或称为蓝宝石(Sapphire)衬底)或其他类似的衬底。上述的陶瓷衬底可藉由粉末冶金将陶瓷粉末高温烧结所形成。
设置于衬底200上的绝缘层210是在高温具有良好热稳定性高品质的膜层。在一些实施例，绝缘层210是例如由四乙氧基硅烷(tetraethoxysilane，TEOS)所制得的高品质氧化硅绝缘层。在其他实施例中，绝缘层210是藉由等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)所形成的介电层，例如氧化硅、氮化硅、氮氧化硅、碳化硅、其他类似材料或前述的组合。根据本发明一些实施例，绝缘层210可提供较高品质的表面以利于后续将半导体结构的其他膜层形成在其表面上。在一些实施例中，绝缘层的厚度可在约0.5微米至约10微米的范围，例如约2微米。
在一些实施例中，形成于绝缘层210上的晶种层220的材料可为硅。在其他实施例中，晶种层220可由其他半导体材料例如掺杂碳化硅(silicon carbide)(例如在碳化硅中掺杂氮或磷可以形成n型半导体，而掺杂铝、硼、镓或铍形成p型半导体)、三五族(III-V)化合物半导体材料、或其他类似的材料来形成。在另一些实施例中，晶种层220可包含氧化铝(Al2O3)。在一些实施例中，晶种层220可由外延成长工艺形成，例如金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、氢化物气相外延法(hydridevapor phase epitaxy，HVPE)、分子束外延法(molecular beam epitaxy，MBE)、前述的组合或类似方法顺应形成于绝缘层210上。
在一些实施例中，形成于晶种层220上的化合物半导体层230可包含设置于晶种层220上的缓冲层231、设置于缓冲层231上的沟道层232、以及设置于沟道层232上的阻挡层233。
缓冲层231可减缓后续形成于缓冲层231上方的沟道层232的应变(strain)，以防止缺陷形成于上方的沟道层232中。应变是由沟道层232与衬底200不匹配造成。在一些实施例中，缓冲层231的材料可以是AlN、GaN、AlxGa1-xN(其中0<x<1)、前述的组合、或其他类似的材料。缓冲层231可由外延成长工艺形成，例如金属有机化学气相沉积(MOCVD)、氢化物气相外延法(HVPE)、分子束外延法(MBE)、前述的组合、或类似方法。在一些实施例中，所形成的缓冲层231的厚度可在约0.5微米至约10微米的范围，例如约3微米。值得注意的是，虽然在如图1A所示的实施例中缓冲层231为单层结构，但缓冲层231在其他实施例中也可以是多层结构(未绘示)。
根据本发明一些实施例，二维电子气(two-dimensional electron gas，2DEG)(未绘示)形成于沟道层232与阻挡层233之间的异质界面上。如图1A所示的半导体结构100是利用二维电子气(2DEG)作为导电载子的高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。在一些实施例中，沟道层232可为氮化镓(GaN)层，而形成于沟道层232上的阻挡层233可为氮化镓铝(AlGaN)层，其中氮化镓层与氮化镓铝层可具有掺杂物(例如n型掺杂物或p型掺杂物)或不具有掺杂物。沟道层232与阻挡层233皆可由外延成长工艺形成，例如金属有机化学气相沉积(MOCVD)、氢化物气相外延法(HVPE)、分子束外延法(MBE)、前述的组合或其他类似的方法。在一些实施例中，所形成的沟道层232的厚度可在约300纳米至约1微米的范围，例如约0.6微米。在一些实施例中，所形成的阻挡层233的厚度可在约5纳米至约30纳米的范围，例如约25纳米。
接着，根据本发明一些实施例，可在衬底200的化合物半导体层230中形成隔离结构240，以定义出主动区201与隔离区202。在一些实施例中，如图1A所示，隔离结构240的底面可位于化合物半导体层230所包含的缓冲层231中。在其他实施例中，隔离结构240的底面可与缓冲层231的底面齐平并与晶种层220接触(未绘示)。在一些实施例中，藉由隔离结构240的形成，可将形成于沟道层232与阻挡层233之间的异质界面上二维电子气(2DEG)隔绝在主动区201内。
根据本发明一些实施例，隔离结构204的形成可藉由将隔离结构240的预定位置的化合物半导体层230的晶格(crystal lattice)结构破坏，使得这部分的化合物半导体层230失去压电效应(piezoelectricity)而无法导电。在这些实施例中，可藉由离子注入(ionimplantation)工艺将氮(N)、氧(O)、或其他适合的元素植入化合物半导体层230(例如为氮化镓层)中，以破坏其晶格结构，从而将隔离结构240的预定位置的化合物半导体层230转变成隔离结构240。在其他实施例中，隔离结构240的材料可是介电材料，例如氧化硅、氮化硅、氮氧化硅、氧化铝、类似材料或前述的组合，并且可透过刻蚀工艺和沉积工艺形成沟槽隔离结构于化合物半导体层230中。
接着，在主动区201中于化合物半导体层230(例如阻挡层233)上形成栅极结构300，在栅极结构300的两侧形成源极结构400与漏极结构500，并形成内层介电层(例如第一介电层250、第二介电层260、与第三介电层270)于化合物半导体层230上，以形成半导体结构100。根据本发明一些实施例，半导体结构100为高电子迁移率晶体管(high electronmobility transistor，HEMT)。在一些实施例中，栅极结构300包含栅极电极301及栅极金属层302，其中栅极电极301位于阻挡层233上，而栅极金属层302位于栅极电极301上并与其电连接。在其他实施例中，栅极电极301与阻挡层233之间可包含可选的(optional)掺杂化合物半导体层234，其细节将在后续进一步描述。源极结构400包含彼此电连接的源极电极401、源极接触件402、及源极金属层403，而漏极结构500包含彼此电连接的漏极电极501、漏极接触件502、及漏极金属层503。在一些实施例中，位于栅极电极301的两侧的源极电极401与漏极电极501皆位于主动区201中，并且穿过阻挡层233而与沟道层232接触。
在一些实施例中，栅极电极301的材料可为导电材料，例如金属、金属氮化物或半导体材料。在一些实施例中，金属可为金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、类似材料、前述的组合或前述的多层。半导体材料可为多晶硅或多晶锗。上述的导电材料可藉由例如化学气相沉积法(chemical vapor deposition，CVD)、溅射(sputtering)、电阻加热蒸发法、电子束蒸发法、或其它合适的沉积方式形成于阻挡层233上，再经由图案化工艺来形成栅极电极301。
根据本发明的一些实施例，在形成栅极电极301之前，可先形成掺杂化合物半导体层234于阻挡层233上，才接续将栅极电极301形成在掺杂化合物半导体层234上。藉由设置掺杂化合物半导体层234于栅极电极301与阻挡层233之间可抑制栅极电极301下方的二维电子气(2DEG)的产生，以达成半导体装置100的常关状态。在一些实施例中，掺杂的化合物半导体层234的材料可以是以p型掺杂或n型掺杂的氮化镓(GaN)。形成掺杂化合物半导体区234的步骤可包含藉由外延成长工艺在阻挡层233上沉积掺杂化合物半导体层(未绘示)并对其执行图案化工艺，以形成掺杂化合物半导体层234对应于预定形成栅极电极301的位置。在一些实施例中，所形成的掺杂化合物半导体层234的厚度可在约50纳米至约100纳米的范围。
形成于栅极电极301的两侧且位于主动区201中的源极电极401与漏极电极501包含大抵相同于栅极电极301的材料，故此处不在赘述。在一些实施例中，如图1A所示，源极电极401与漏极电极501穿过阻挡层233而与沟道层231接触。
在一些实施例中，栅极金属层302、源极接触件402、源极金属层403、漏极接触件502、及漏极金属层503可藉由沉积工艺与图案化工艺所形成，其材料包含导电材料，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride，TiN)、氮化钽(tantalumnitride，TaN)、硅化镍(nickel silicide，NiSi)、硅化钴(cobalt silicide，CoSi)、碳化钽(tantulum carbide，TaC)、硅氮化钽(tantulum silicide nitride，TaSiN)、碳氮化钽(tantalum carbide nitride，TaCN)、铝化钛(titanium aluminide，TiAl)，铝氮化钛(titanium aluminide nitride，TiAlN)、金属氧化物、金属合金、其他适合的导电材料或前述的组合。
根据本发明一些实施例，如图1A所示，栅极电极301埋置于第一介电层250中，而栅极金属层302埋置于第一介电层250与形成于第一介电层250上的第二介电层260中。并且，位于栅极结构300的两侧的源极接触件402与漏极接触件502皆穿过形成于化合物半导体层230上第一介电层250与第二介电层260而分别与源极电极402与漏极电极502接触，而源极金属层403与漏极金属层503形成于第二介电层260上且分别电连接至源极接触件402与漏极接触件502。
在一些实施例中，第一介电层250与第二介电层260可分别包含一或多种单层或多层介电材料，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料、及/或其他适合的介电材料。低介电常数介电材料可包含但不限于氟化石英玻璃(fluorinated silica glass，FSG)、氢倍半硅氧烷(hydrogensilsesquioxane，HSQ)、掺杂碳的氧化硅、非晶质氟化碳(fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、或聚酰亚胺(polyimide)。举例而言，可使用旋转涂布工艺(spin coating)、化学气相沉积(CVD)、物理气相沉积(physicalvapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)、其他合适的方法或前述的组合，将上述介电材料沉积于化合物半导体层230(例如阻挡层233)与隔离结构240上以形成第一介电层250与第二介电层260。
根据本发明一些实施例，绘示于图1A的半导体结构100所包含的一对导通孔601、602设置于隔离区202中并位于栅极结构300的两侧。在一些实施例中，此对导通孔可为氮化镓穿孔(through-GaN via，TGV)。导通孔601、602穿过位于隔离区202的第二介电层206、第一介电层250、隔离结构240、缓冲层231而接触晶种层220。在隔离结构240的底面直接接触晶种层220的实施例中，穿过隔离结构240的导通孔601、602可直接与晶种层220接触而不经过缓冲层231(未绘示)。藉由将导通孔601、602设置于隔离区202中，可避免导通孔601、602与形成于沟道层232与阻挡层233之间的异质界面上二维电子气(2DEG)接触而发生电性异常。
参照图1A，源极结构400与漏极结构500分别藉由导通孔601与导通孔602电连接至晶种层220。具体来说，源极结构400是藉由横跨主动区201与隔离区202的源极金属层403与导通孔601接触而电连接至晶种层220，而漏极结构500是藉由藉由横跨主动区201与隔离区202的漏极金属层503与导通孔602接触而电连接至晶种层220。根据本发明一些实施例，分别与源极结构400及漏极结构500电连接的晶种层220的内部所产生的电压差可大抵相同于源极电极401与漏极电极501之间的电压差。
根据本发明的一些实施例，导通孔601、602的形成包含先执行微影和刻蚀工艺于隔离区202的化合物半导体层230、隔离结构240、第一介电层250、以及第二介电层260，以形成一对位于栅极结构300的两侧的一对孔洞(未绘示)。接着，将导电材料填入此对孔洞中以形成导通孔601、602。在一些实施例中，此导电材料可选自前述用于形成栅极金属层302、源极接触件402、源极金属层403、漏极接触件502、及漏极金属层503的材料，故此处不再赘述。根据本发明的一些实施例，导通孔601、602的孔径可各自在约0.5微米(micrometer，um)至约5微米的范围。藉由导通孔601、602的配置，可在晶种层的内部产生电压差(即为源极与漏极的电压差)而使得电力线延伸至位于晶种层下方的膜层(例如绝缘层)，进而使电场重新分布、提升击穿电压(breakdown voltage)。并且，将上述导通孔601、602的配置应用于使用陶瓷衬底的半导体装置，可使其在高电压操作下的效能显著提升。
请搭配参照图1B，在图1B中所绘示的半导体结构100’与在图1A中所绘示的半导体结构100大抵相同，其差异在于半导体结构100’所包含的导通孔601、602更穿过晶种层220并与绝缘层210接触。在一些实施例中，导通孔601、602的底面可位于绝缘层210中(即如图1B所示)。在其他实施例中，导通孔601、602的底面可接触绝缘层210的顶面(未绘示)。
综上所述，藉由上述导通孔601、602的配置，可在晶种层220的内部产生电压差(即为源极电极401与漏极电极501的电压差)而使得电力线延伸至位于晶种层220下方的绝缘层210。内部具有电压差的晶种层220不会屏蔽半导体结构100、100’中的高电场区(例如位于主动区201中栅极结构300下方的化合物半导体层230)的电力线，进而使电场重新分布。如此一来，半导体结构100、100’中的绝缘层210可与形成在绝缘层210上的化合物半导体层230一并承受所施加的电压，进而提升击穿电压(breakdown voltage)，以允许半导体装置100、100’应用于高电压操作。
值得注意的是，虽然此处仅绘示出一对导通孔601、602，但本发明实施例亦可包含多对导通孔分别同时电连接源极结构400与晶种层220并电连接漏极结构500与晶种层220(未绘示)。在其他实施例中，电连接源极结构400与晶种层220的导通孔的数量可不同于电连接漏极结构500与晶种层220的导通孔的数量(未绘示)。
根据本发明一些实施例，在图1A中所示的半导体结构100可包含形成于第二介电层260之上的第三介电层270，其覆盖源极金属层403与漏极金属层503，以及穿过第三介电层270而与源极金属层403、漏极金属层503电连接的金属层280。在一些实施例中，第三介电层270的材料可选自前述用于形成第一介电层250与第二介电层260的材料，而金属层280的材料与形成方法大抵相同于源极金属层403与漏极金属层503，故此处不再赘述。值得注意的是，虽然本发明实施例仅绘示出单层第三介电层270与单层金属层280，但本发明实施例并不局限于此。第三介电层270与金属层280的膜层数量可根据产品设计而调整。
根据本发明一些实施例，在图1A中所绘示的半导体结构100可在上视图中具有各种的配置形态，例如在图2A、图2B、及图2C中所绘示的半导体结构100A、100B、及100C。举例来说，绘示于图1A中的半导体结构100可对应于在图2A中所绘示的剖面A-A’，其中剖面A-A’并不会经过晶种层220的开口700。在其他实施例中，在图1A中所绘示的半导体结构100的晶种层220可不具有开口(未绘示)。
图2A是根据本发明的一些实施例，绘示出例示性半导体结构100A的部分上视图。值得注意的是，为了简明地描述本发明的实施例并突显其特征，并未将半导体结构100A的所有结构绘示于图2A中。参照图2A，半导体结构100A包含主动区201、围绕主动区201的隔离区202、形成于主动区210中的栅极结构300、源极结构400、及漏极结构500、形成于隔离区202中的导通孔601及602、以及位于主动区201中具有多个开口700的晶种层220。在一些实施例中，晶种层220的开口700可露出位于晶种层220下方的绝缘层210。根据本发明一些实施例，在上视图中，位于主动区201中的开口700可排列成一矩阵，即如图2A所示。举例来说，矩阵可包含五行及五列对齐排列的开口700。
图2B是根据本发明的其他实施例，绘示出例示性半导体结构100B的部分上视图。在图2B中所绘示的半导体结构100B大抵相似于在图2A中所绘示的半导体结构100A，故此处不再赘述。半导体结构100B与半导体结构100A的差异在于，在半导体结构100B中位于主动区201的晶种层220的多个开口700彼此交错排列。
图2C是根据本发明的其他实施例，绘示出例示性半导体结构100C的部分上视图。在图2C中所绘示的半导体结构100C大抵相似于在图2A、图2B中所绘示的半导体结构100A、100B，故此处不再赘述。半导体结构100C与半导体结构100A、100B的差异在于，在半导体结构100C中位于主动区201的晶种层220具有多个长条形开口800。如图2C所示，长条形开口800的长轴是以平行于从导通孔601朝向导通孔602的方向延伸，并且这些长条形开口800是沿着其短轴方向在主动区201中排列。
根据本发明一些实施例，形成于主动区201中的晶种层220的多个开口可形成高阻抗区域而降低漏极结构与源极结构间的漏电流。值得注意的是，在图2A、图2B、及图2C中所绘示的晶种层220的开口的形状、数量、尺寸、以及排列方式仅为例示性，晶种层220的开口的配置可依产品设计而调整，故本发明实施例并不局限于此。
综上所述，本发明实施例所提供的半导体结构藉由以一对导通孔将源极结构与漏极结构分别电连接至晶种层的配置，可在晶种层的内部产生电压差而使得电力线可延伸至位于晶种层下方的膜层(例如绝缘层)。根据本发明的实施例，内部具有电压差的晶种层不会屏蔽半导体结构中的高电场区(例如位于栅极下方的化合物半导体层)的电力线，进而使电场重新分布。如此一来，半导体结构中的绝缘层可与形成在绝缘层上的化合物半导体层一并承受所施加的电压，进而提升击穿电压(breakdown voltage)，改善半导体结构的效能。
以上概述数个实施例，以便在本发明所属技术领域的技术人员可以更理解本发明实施例的观点。在本发明所属技术领域的技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域的技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (20)

1.一种半导体结构，其特征在于，包括：
一衬底，具有一主动区及一隔离区；
一绝缘层，位于该衬底上；
一晶种层，位于该绝缘层上；
一化合物半导体层，位于该晶种层上；
一栅极结构，位于该化合物半导体层上且位于该主动区中；
一隔离结构，位于该衬底上且位于该隔离区中；
一对导通孔，位于该隔离区中且位于该栅极结构的两侧，其中该对导通孔穿过该隔离结构并接触该晶种层；以及
一源极结构及一漏极结构，位于该衬底上且位于该栅极结构的两侧，其中该源极结构及该漏极结构分别藉由该对导通孔电连接至该晶种层。
2.如权利要求1所述的半导体结构，其特征在于，化合物半导体层包括：
一缓冲层，位于该晶种层上；
一沟道层，位于该缓冲层上且位于该主动区中；以及
一阻挡层，位于该沟道层上且位于该主动区中。
3.如权利要求2所述的半导体结构，其特征在于，该绝缘层的厚度在0.5微米至10微米的范围，该缓冲层的厚度在0.5微米至10微米的范围，该沟道层的厚度在300纳米至1微米的范围，以及该阻挡层的厚度在5纳米至30纳米的范围。
4.如权利要求2所述的半导体结构，其特征在于，更包括一介电层位于该化合物半导体层上。
5.如权利要求2所述的半导体结构，其特征在于，该栅极结构包括：
一栅极电极层，位于该阻挡层上；以及
一栅极金属层，位于该栅极电极层上且与该栅极电极层电连接。
6.如权利要求5所述的半导体结构，其特征在于，更包括一掺杂化合物半导体层，该掺杂化合物半导体层位于该栅极电极层与该阻挡层之间。
7.如权利要求1所述的半导体结构，其特征在于，该对导通孔更穿过该晶种层并与该绝缘层接触。
8.如权利要求4所述的半导体结构，其特征在于，该源极结构包括：
一源极电极，位于该主动区中并穿过该阻挡层与该沟道层接触；
一源极接触件，位于该主动区中并穿过该介电层与该源极电极接触；以及
一源极金属层，位于该介电层上且电连接该源极接触件及该对导通孔的其中一者。
9.如权利要求8所述的半导体结构，其特征在于，该漏极结构包括：
一漏极电极，位于该主动区中并穿过该阻挡层与该沟道层接触；
一漏极接触件，位于该主动区中并穿过该介电层与该漏极电极接触；以及
一漏极金属层，位于该介电层上且电连接该漏极接触件及该对导通孔的其中另一者。
10.如权利要求1所述的半导体结构，其特征在于，该晶种层包括硅、碳化硅、或氧化铝。
11.如权利要求1所述的半导体结构，其特征在于，该对导通孔的孔径各自在0.5微米至5微米的范围。
12.如权利要求1所述的半导体结构，其特征在于，在上视图中，该晶种层包括多个开口位于该主动区中。
13.如权利要求12所述的半导体结构，其特征在于，在上视图中，所述多个开口排列成一矩阵。
14.如权利要求12所述的半导体结构，其特征在于，在上视图中，所述多个开口彼此交错排列。
15.一种半导体结构，其特征在于，包括：
一陶瓷衬底，具有一主动区及一隔离区；
一绝缘层，位于该陶瓷衬底上；
一晶种层，位于该绝缘层上；
一化合物半导体层，位于该晶种层上；
一栅极结构，位于该化合物半导体层上且位于该主动区中；以及
一源极结构及一漏极结构，位于该陶瓷衬底上且位于该栅极结构的两侧，其中该源极结构及该漏极结构分别电连接至该晶种层。
16.如权利要求15所述的半导体结构，其特征在于，更包括：
一隔离结构，位于该陶瓷衬底上且位于该隔离区中；以及
一对导通孔，位于该隔离区中且位于该栅极结构的两侧，其中该对导通孔穿过该隔离结构并接触该晶种层，并且该源极结构及该漏极结构分别藉由该对导通孔电连接至该晶种层。
17.如权利要求16所述的半导体结构，其特征在于，该对导通孔更穿过该晶种层并与该绝缘层接触。
18.如权利要求15所述的半导体结构，其特征在于，该化合物半导体层包括：
一缓冲层，位于该晶种层上；
一沟道层，位于该缓冲层上且位于该主动区中；以及
一阻挡层，位于该沟道层上且位于该主动区中。
19.如权利要求15所述的半导体结构，其特征在于，该陶瓷衬底为氮化铝衬底、碳化硅衬底、或氧化铝衬底。
20.如权利要求15所述的半导体结构，其特征在于，在上视图中，该晶种层包括多个长条形开口位于该主动区中。
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