TWI719484B - 半導體結構 - Google Patents

Abstract

一種半導體結構，包含：基底、設置於基底上之閘極結構、位於此閘極結構之兩側的源極結構及汲極結構、以及第一介電層。閘極結構包含設置於基底上的閘極電極以及與此閘極電極電性連接並作為閘極場板的閘極金屬層。源極結構包含設置於基底上的源極電極以及與此源極電極電性連接並且沿著閘極電極至汲極結構之方向延伸的第一源極金屬層。第一介電層設置於閘極金屬層上。其中第一源極金屬層之電位與閘極金屬層之電位不同，並且第一源極金屬層至少露出一部分位於閘極金屬層正上方之第一介電層。

Description

半導體結構

本發明是關於半導體結構，特別是關於具有場板之半導體結構。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

在高電子遷移率電晶體(HEMT)元件中，通常會將場板結構設置於半導體裝置的高電場區，以降低高電場區的峰值電場(peak electric field)。其中一種場板是連接至源極的場板(即源極場板)，其可降低閘極至汲極電容(C _gd)，而另一種場板是連接至閘極的場板(即閘極場板)，其可降低閘極在汲極側上的電場強度。然而，場板結構的配置卻使得閘極至源極電容(C _gs)大幅上升，造成嚴重的開關損耗(switching loss)。

隨著氮化鎵系半導體材料的發展，這些使用氮化鎵系半導體材料的半導體裝置應用於更嚴苛工作環境中，例如更高頻、更高溫或更高電壓。因此，具有氮化鎵系半導體材料的半導體裝置仍需進一步改善來克服所面臨的挑戰。

本發明的一些實施例提供一種半導體結構，包含：基底、設置於基底上之閘極結構、設置於此基底上且位於此閘極結構之兩側的源極結構及汲極結構、以及設置於閘極結構所包含之閘極金屬層上的第一介電層。閘極結構包含設置於基底上的閘極電極以及與此閘極電極電性連接並作為閘極場板的閘極金屬層。源極結構包含設置於基底上的源極電極以及與此源極電極電性連接並且沿著閘極電極至汲極結構之方向延伸的第一源極金屬層。其中第一源極金屬層之電位與閘極金屬層之電位不同，並且第一源極金屬層至少露出一部分位於閘極金屬層正上方之第一介電層。

本發明的一些實施例提供一種半導體結構，包含：基底、設置於基底上的閘極結構、設置於基底上的源極結構、以及設置於基底上的汲極結構。閘極結構包含設置於此基底上的閘極電極以及與此閘極電極電性連接並作為閘極場板的閘極金屬層。源極結構包含設置於基底上的源極電極以及與此源極電極電性連接並作為源極場板的第一源極金屬層。其中第一源極金屬層之電位與閘極金屬層之電位不同。在上視圖中，第一源極金屬層具有開口位於閘極金屬層之正上方。

以下提供了各種不同的實施例或範例，用於實施所提供的半導體結構之不同元件。敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中使用重複的元件符號。這些重複僅是為了簡化和清楚的目的，而非代表所討論各種實施例及/或配置之間有特定的關係。

再者，空間上的相關用語，例如「上方的」、「下方的」、「在……上方」、「在……下方」及類似的用詞，除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

本發明實施例所提供的半導體結構是藉由閘極場板(gate field plate)來降低閘極結構遭受高電場的風險，藉由源極場板(source field plate)來優化電場分布、有效降低閘極至汲極電容(C _gd)，並藉由調整源極場板對於閘極場板的覆蓋程度來降低閘極至源極電容(C _gs)，進而減少開關損失(switch loss)。因此，本發明實施例所提供之半導體結構除了具有崩潰電壓(breakdown voltage)與閘極至汲極電容(C _gd)之間的良好平衡，更能有效降低開關損失，進而提升半導體結構的效能。

第1圖是根據本發明的一些實施例，繪示出例示性半導體結構100的部分上視圖。如第1圖所示，半導體結構100包含設置於基底101上的閘極金屬層122、源極金屬層132、以及汲極金屬層142。根據本發明一些實施例，源極金屬層132具有位於閘極金屬層122正上方的開口OP1。在一些實施例中，開口OP1可為矩形。應理解的是，為了簡明地描述本發明實施例及突顯其技術特徵，並未將半導體結構100的所有元件繪示於第1圖中。

請搭配參照第2圖。第2圖是根據本發明的一些實施例，繪示出對應於第1圖所示之半導體結構100的A-A’線段剖面示意圖。半導體結構100包含設置於基底101之上的化合物半導體層110、設置於化合物半導體層110之上的介電層115、以及設置於介電層115之上的介電層116。半導體結構100更包含設置於化合物半導體層110之上的閘極結構120、以及設置於閘極結構120之兩側的源極結構130與汲極結構140。

在一些實施例中，基底101可為摻雜的(例如以p型或n型摻雜物進行摻雜)或未摻雜的半導體基底，例如矽基底、矽鍺基底、砷化鎵基底或類似的半導體基底。在一些實施例中，基底101可以是半導體位於絕緣體之上的基底，例如絕緣層上覆矽(silicon on insulator，SOI)基底。在其他實施例中，基底101可為陶瓷基底，例如氮化鋁(AlN)基底、碳化矽(SiC)基底、氧化鋁基底(Al ₂O ₃)(或稱為藍寶石(Sapphire)基底)或其他類似的基底。

如第2圖所示，化合物半導體層110包含緩衝層111、設置於緩衝層111上的通道層112、以及設置於通道層112上的阻障層113。緩衝層111可減緩後續形成於緩衝層111上方的通道層112的應變(strain)，以防止缺陷形成於上方的通道層112中。應變是由通道層112與基底101不匹配造成。在一些實施例中，緩衝層111的材料可以是AlN、GaN、Al _xGa _1-xN(其中0＜x＜1)、前述之組合、或其他類似的材料。緩衝層111可由磊晶成長製程形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、分子束磊晶法(molecular beam epitaxy，MBE)、前述之組合、或類似方法。值得注意的是，雖然在如第2圖所示的實施例中緩衝層111為單層結構，但緩衝層111在其他實施例中也可以是多層結構(未繪示)。

根據本發明一些實施例，二維電子氣(two-dimensional electron gas，2DEG)(未繪示)形成於通道層112與阻障層113之間的異質界面上。如第2圖所示之半導體結構100是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(high electron mobility transistor，HEMT)。在一些實施例中，通道層112可為氮化鎵(GaN)層，而形成於通道層112上之阻障層113可為氮化鎵鋁(AlGaN)層，其中氮化鎵層與氮化鎵鋁層可具有摻雜物(例如n型摻雜物或p型摻雜物)或不具有摻雜物。通道層112與阻障層113皆可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或其他類似的方法。

繼續參照第2圖， 接著，以沉積製程與圖案化製程在化合物半導體層110上形成介電層115、116、閘極結構120、以及位於閘極結構120之兩側的源極結構130與汲極結構140。具體而言，在一些實施例中，閘極結構120包含閘極電極121以及與閘極電極121電性連接之閘極金屬層122。在一些實施例中，閘極電極121設置於阻障層113上並埋置於介電層115中，而閘極金屬層122設置於介電層115之上並由介電層116所覆蓋。在其他實施例中，閘極電極12與阻障層113之間可包含可選的(optional)摻雜化合物半導體層114，其細節將在後續進一步描述。

如第2圖所示，源極結構130包含源極電極131、源極接觸件133、以及源極金屬層132。在一些實施例中，源極電極131埋置於介電層115中，而源極金屬層132設置於介電層116之上，其中源極電極131與源極金屬層132藉由埋置於介電層116中的源極接觸件133電性連接。與源極電極131電性連接之源極金屬層132之電位不同於與閘極電極121電性連接之閘極金屬層122之電位。

如第2圖所示，汲極結構140包含汲極電極141、汲極接觸件143、以及汲極金屬層142。在一些實施例中，汲極電極141埋置於介電層115中，而汲極金屬層142設置於介電層116之上，其中汲極電極141與汲極金屬層142藉由埋置於介電層116中的汲極接觸件143電性連接。在一些實施例中，位於閘極電極121之兩側的源極電極131與汲極電極141皆穿過阻障層113而與通道層112接觸。

根據本發明之一些實施例，沿著閘極電極121至汲極電極141之方向延伸而作為閘極場板的閘極金屬層122可有效降低閘極結構遭受高電場的風險。另一方面，沿著閘極電極121至汲極電極141之方向延伸而作為源極場板的源極金屬層132可優化電場分布、有效降低閘極至汲極電容(C _gd)。

在一些實施例中，閘極電極121的材料可為導電材料，例如金屬、金屬氮化物或半導體材料。在一些實施例中，金屬可為金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、類似材料、前述之組合或前述之多層結構。半導體材料可為多晶矽或多晶鍺。上述的導電材料可藉由例如化學氣相沉積法(chemical vapor deposition，CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沉積方式形成於阻障層113上，再經由圖案化製程來形成閘極電極121。

根據本發明之一些實施例，在形成閘極電極121之前，可先形成摻雜化合物半導體層114於阻障層113上，才接續將閘極電極121形成在摻雜化合物半導體層114上。藉由設置摻雜化合物半導體層114於閘極電極121與阻障層113之間可抑制閘極電極121下方的二維電子氣(2DEG)之產生，以達成半導體裝置100之常關狀態。在一些實施例中，摻雜的化合物半導體層114的材料可以是以p型摻雜或n型摻雜的氮化鎵(GaN)。形成摻雜化合物半導體層114的步驟可包含藉由磊晶成長與回蝕刻製程，以將其形成在對應於預定形成閘極電極121的位置。

在一些實施例中，形成於閘極電極121之兩側的源極電極131與汲極電極141之材料可選自用於形成閘極電極121的材料。並且，閘極電極121以及在其兩側的源極電極131與汲極電極141可在同一道製程中形成，故此處不在贅述。在其他實施例中，閘極電極121與在其兩側的源極電極131與汲極電極141可在不同道製程中形成。

在一些實施例中，閘極金屬層122、源極接觸件133、源極金屬層132、汲極接觸件143、及汲極金屬層142可藉由沉積製程與圖案化製程所形成，其材料包含導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride， TiN)、氮化鉭(tantalum nitride，TaN)、矽化鎳(nickel silicide，NiSi)、矽化鈷(cobalt silicide，CoSi)、碳化鉭(tantulum carbide， TaC)、矽氮化鉭(tantulum silicide nitride，TaSiN)、碳氮化鉭(tantalum carbide nitride，TaCN)、鋁化鈦(titanium aluminide，TiAl)，鋁氮化鈦(titanium aluminide nitride， TiAlN)、金屬氧化物、金屬合金、其他適合的導電材料或前述之組合。

在一些實施例中，介電層115、116可分別包含一或多種單層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適合的介電材料。低介電常數介電材料可包含但不限於氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。舉例而言，可使用旋轉塗佈製程(spin coating)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition， PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD， HDPCVD)、其他合適的方法或前述之組合以形成介電層115、116。

繼續參照第2圖。根據本發明一些實施例，介電層116是位於閘極金屬層122與源極金屬層132之間。覆蓋閘極金屬層122的介電層116具有位於閘極金屬層122的正上方(即基底101之法線方向)的介電層部分116’。具體而言，在第2圖所示之半導體結構100的剖面示意圖中，位於閘極金屬層122之正上方的介電層部分116’具有與閘極金屬層122對齊的兩側邊。參照第1圖，在上視圖中，源極金屬層132具有對應於閘極金屬層122的開口OP1。搭配參照第2圖，在剖面示意圖中，源極金屬層132具有開口OP1對應於閘極金屬層122，並露出閘極金屬層122正上方的介電層部分116’。在此實施例中，閘極金屬層122之寬度W(即介電層部分116’之寬度)小於開口OP1之寬度D1。開口OP1並未完全露出介電層部分116’，並且源極金屬層132與閘極金屬層122在基底101上的投影為部分重疊。

根據本發明之一些實施例，可藉由增加開口OP1之尺寸(例如寬度D1)來降低源極場板(源極金屬層132)對於閘極場板(閘極金屬層122)的覆蓋程度，以降低閘極至源極電容(C _gs)，進而提升開關速度，以減少開關損失(switch loss)。值得注意的是，本發明實施例所提供之源極金屬層132對於閘極金屬層122的覆蓋程度僅為例示性的，其可依據實際的產品設計與所需的開關速度來進行調整。

請搭配參照第3圖與第4圖。第3圖是根據本發明的其他實施例，繪示出例示性半導體結構300的部分上視圖，而第4圖是對應於第3圖所示之半導體結構300的B-B’線段剖面示意圖。應理解的是，為了簡明地描述本發明實施例及突顯其技術特徵，並未將第4圖所示之半導體結構300的所有元件繪示於第3圖中。

第3、4圖所繪示之半導體結構300大抵相似於第1、2圖所分別繪示之半導體結構100，其差異在於半導體結構300中的源極金屬層332具有較大尺寸的開口OP2。

如第4圖所繪示之剖面示意圖中，源極金屬層332的開口OP2之寬度D2與閘極金屬層122之寬度W(即介電層部分116’之寬度)大抵相等。在一些實施例中，開口OP2完全露出介電層部分116’，並且源極金屬層332與閘極金屬層122在基底101上的投影切齊。在此實施例中，開口OP2之兩側邊大抵對齊閘極金屬層122之兩側邊。在其他實施例中，源極金屬層332的開口OP2之寬度D2大於閘極金屬層122之寬度W(即介電層部分116’之寬度)(未繪示)，並且開口OP2除了完全露出介電層部分116’外，更露出介電層部分116’旁的介電層116，且源極金屬層332與閘極金屬層122在基底101上的投影完全不重疊。

在第4圖的實施例中，較大的開口OP2進一步降低了源極場板(源極金屬層332)相對於閘極場板(閘極金屬層122)的覆蓋程度，可進一步降低閘極至源極電容(C _gs)，進而提升開關速度，以減少開關損失(switch loss)。因此，在第3、4圖中所示之半導體結構300之開關速度大於在第1、2圖中所示之半導體結構100之開關速度。

請搭配參照第5圖與第6圖。第5圖是根據本發明的其他實施例，繪示出例示性半導體結構500的部分上視圖，而第6圖是對應於第5圖所示之半導體結構500的C-C’線段剖面示意圖。應理解的是，為了簡明地描述本發明實施例及突顯其技術特徵，並未將第6圖所示之半導體結構500的所有元件繪示於第5圖中。

第5、6圖所繪示之半導體結構500大抵相似於第3、4圖所繪示之半導體結構300，其差異在於第5、6圖所繪示之半導體結構500更包含額外的源極場板。具體而言，半導體結構500更包含設置於源極金屬層332與介電層116上的介電層616，以及設置於介電層616上的源極金屬層532。在一些實施例中，源極金屬層532可作為額外的源極場板，並藉由源極接觸件133與源極電極131及源極金屬層332電性連接。與源極電極131電性連接之源極金屬層332、532之電位不同於與閘極電極121電性連接之閘極金屬層122之電位。

如第6圖所示，介電層616是位於源極金屬層332、介電層116與源極金屬層532之間，其中介電層616具有位於閘極金屬層122與介電層部分116’的正上方的介電層部分616’。具體而言，在第6圖所示之半導體結構500的剖面示意圖中，位於閘極金屬層122與介電層部分116’之正上方的介電層部分616’具有與閘極金屬層122對齊的兩側邊。在一些實施例中，如第6圖所示，源極金屬層532具有開口OP3位於介電層部分616’的正上方並露出介電層部分616’。在此實施例中，閘極金屬層122之寬度W(即介電層部分116’、 616’之寬度)大於開口OP3之寬度D3。開口OP3並未完全露出介電層部分616’，並且源極金屬層532與閘極金屬層122在基底101上的投影為部分重疊。

在具有多個源極場板之半導體結構的實施例中，除了調整源極場板(源極金屬層332)相對於閘極場板(閘極金屬層122)的覆蓋程度，亦可進一步調整位於閘極金屬層122正上方之每個額外的源極金屬層對於閘極金屬層122之覆蓋程度，以利於降低閘極至源極電容(C _gs)，進而提升開關速度，以減少開關損失(switch loss)。值得注意的是，雖然在本發明實施例中僅繪示兩層具有開口的源極金屬層332、532，但源極金屬層之數量、其所包含之開口尺寸、以及對於閘極金屬層122的覆蓋程度皆可依據實際的產品設計與所需的開關速度來進行調整，本發明並不以此為限。

第7圖是根據本發明的另一些實施例，繪示出例示性半導體結構700的部分上視圖。如第7圖所示，半導體結構700所包含之源極金屬層732具有位於閘極金屬層122正上方的開口OP4。在此實施例中，開口OP4為三角形，其寬度沿著開口OP4之長度方向線性變化。在第7圖中，分別繪示出在開口OP4之長度方向上的剖線D-D’、E-E’、F-F’，其中剖線D-D’、E-E’、F-F’之方向平行於電子的流動方向。在此實施例中，剖線D-D’、E-E’、F-F’可分別對應開口OP4之線性變化的寬度D4、D5、D6。在第7圖中，寬度D4、D5、D6皆小於閘極金屬層122之寬度W，並且寬度D4大於寬度D5，寬度D5大於寬度D6。在第7圖所示之實施例中，可依據產品設計與所需的開關速度來調整源極金屬層之開口的配置，使得在半導體結構中不同之電子流動方向的剖面中，源極場板對於閘極場板的覆蓋程度有所不同。

再者，依據產品特性，源極場板(源極金屬層)可具有二個或二個以上之不同尺寸及/或形狀且位於閘極場板(閘極金屬層)正上方的開口(例如第8、9圖所示)，使得在半導體結構中不同之電子流動方向的剖面中，源極場板對於閘極場板的覆蓋程度有所不同。第8圖是根據本發明的另一些實施例，繪示出例示性半導體結構800的部分上視圖。如第8圖所示，半導體結構800所包含之源極金屬層832具有位於閘極金屬層122正上方的開口OP5、OP6。在此實施例中，開口OP5、OP6為具有不同尺寸的梯形。在一些實施例中，開口OP5具有最大寬度D7與最小寬度D8，其中最大寬度D7與最小寬度D8皆大於閘極金屬層122之寬度W。在一些實施例中，開口OP6具有最大寬度D9與最小寬度D10，其中最大寬度D9大於閘極金屬層122之寬度W，而最小寬度D10小於閘極金屬層122之寬度W。

第9圖是根據本發明的另一些實施例，繪示出例示性半導體結構900的部分上視圖。如第9圖所示，半導體結構900所包含之源極金屬層932具有位於閘極金屬層122正上方的開口OP7、OP8。在此實施例中，開口OP7、OP8為具有不同尺寸的橢圓形。在一些實施例中，開口OP7之短軸長度D11大於閘極金屬層122之寬度W。在一些實施例中，開口OP8之短軸長度D12小於閘極金屬層122之寬度W。

值得注意的是，在本發明實施例所提供之半導體結構中，源極金屬層所包含之位於閘極金屬層之正上方的開口數量、尺寸、以及形狀並不侷限於上述實施例。舉例而言，各種多邊形(例如五邊形、六邊形、或八邊形等)、圓形、或具有不規則之弧形輪廓的開口亦可應用於本發明實施例所提供之半導體結構中。根據實際的產品設計與所需的開關速度，可將上述不同實施例中所描述之開口數量、尺寸、以及形狀整合於單一半導體結構中，以調整作為源極場板之源極金屬層對於作為閘極場板之閘極金屬層的覆蓋程度。

綜上所述，本發明實施例所提供的半導體結構除了能藉由閘極場板來降低閘極結構遭受高電場的風險，以及藉由源極場板來優化電場分布、降低閘極至汲極電容(C _gd)，更可藉由在源極金屬層形成開口來調整源極場板對於閘極場板的覆蓋程度，以降低閘極至源極電容(C _gs)，進而達成減少開關損失(switch loss)的目的。因此，本發明實施例所提供之半導體結構除了具有崩潰電壓(breakdown voltage)與閘極至汲極電容(C _gd)之間的良好平衡，更能有效降低開關損失，進而提升半導體結構的效能。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100、300、500、700、800、900:半導體結構

101:基底

110:化合物半導體層

111:緩衝層

112:通道層

113:阻障層

114:摻雜化合物半導體層

115、116、616:介電層

116’、616’:介電層部分

120:閘極結構

121:閘極電極

122:閘極金屬層

130:源極結構

131:源極電極

132、332、532、732、832、932:源極金屬層

133:源極接觸件

140:汲極結構

141:汲極電極

142:汲極金屬層

143:汲極接觸件

A-A’、B-B’、C-C’、D-D’、E-E’、F-F’:剖面(剖線)

OP1、OP2、OP3、OP4、OP5、OP6、OP7、OP8:開口

W、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11、D12:寬度

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本發明的一些實施例，繪示出例示性半導體結構的部分上視圖。 第2圖是根據本發明的一些實施例，繪示出對應於第1圖所示之半導體結構的A-A’線段剖面示意圖。 第3圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。 第4圖是根據本發明的其他實施例，繪示出對應於第3圖所示之半導體結構的B-B’線段剖面示意圖。 第5圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。 第6圖是根據本發明的其他實施例，繪示出對應於第5圖所示之半導體結構的C-C’線段剖面示意圖。 第7、8、9圖是根據本發明的另一些實施例，繪示出例示性半導體結構的部分上視圖。

100 ~ 半導體結構 101 ~ 基底 122 ~ 閘極金屬層 132 ~ 源極金屬層 142 ~ 汲極金屬層 A-A’ ~ 剖面 OP1 ~ 開口 W、D1 ~ 寬度

Claims (20)

1. 一種半導體結構，包括：一基底；一閘極結構，設置於該基底上，包括：一閘極電極，設置於該基底上；以及一閘極金屬層，與該閘極電極電性連接並作為一閘極場板；以及一源極結構及一汲極結構，設置於該基底上且位於該閘極結構之兩側，其中該源極結構，包括：一源極電極，設置於該基底上；一第一源極金屬層，與該源極電極電性連接，並且沿著該閘極電極至該汲極結構之方向延伸；以及一第一介電層，設置於該閘極金屬層上；其中該第一源極金屬層之電位與該閘極金屬層之電位不同，並且該第一源極金屬層至少露出一部分位於該閘極金屬層正上方之該第一介電層。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一源極金屬層完全露出位於該閘極金屬層正上方之該第一介電層。
3. 如申請專利範圍第1項所述之半導體結構，更包括：一第二介電層，設置於該第一源極金屬層與該第一介電層上。
4. 如申請專利範圍第3項所述之半導體結構，其中該源極結構更包括：一第二源極金屬層，與該源極電極電性連接且設置於該第二介電層之上，其中該第二源極金屬層至少露出一部分位於該閘極金屬層正上方之該第二介電層。
5. 如申請專利範圍第4項所述之半導體結構，其中該源極結構更包括： 複數個源極接觸件，其中該源極電極、該第一源極金屬層、以及該第二源極金屬層藉由該些源極接觸件相互電性連接。
6. 如申請專利範圍第1項所述之半導體結構，更包括一化合物半導體層設置於該基底上，其中該化合物半導體層包括： 一緩衝層，設置於該基底上； 一通道層，設置於該緩衝層上，其中該源極結構及該汲極結構分別藉由該源極電極及一汲極電極與該通道層接觸；以及 一阻障層，設置於該通道層上。
7. 如申請專利範圍第6項所述之半導體結構，更包括一摻雜化合物半導體層，該摻雜化合物半導體層位於該閘極電極與該阻障層之間。
8. 一種半導體結構，包括： 一基底； 一閘極結構，設置於該基底上，包括： 一閘極電極，設置於該基底上；以及 一閘極金屬層，與該閘極電極電性連接並作為一閘極場板； 一源極結構，設置於該基底上，包括： 一源極電極，設置於該基底上；以及 一第一源極金屬層，與該源極電極電性連接並作為一源極場板，其中該第一源極金屬層之電位與該閘極金屬層之電位不同，其中在上視圖中，該第一源極金屬層具有一開口位於該閘極金屬層之正上方；以及 一汲極結構，設置於該基底上。
9. 如申請專利範圍第8項所述之半導體結構，其中該開口之寬度沿著該開口之長度方向線性變化。
10. 如申請專利範圍第8項所述之半導體結構，其中該開口具有一第一寬度以及一第二寬度，其中該第一寬度小於該閘極金屬層之寬度，並且該第一寬度不同於該第二寬度。
11. 如申請專利範圍第10項所述之半導體結構，其中該第二寬度小於該閘極金屬層之寬度。
12. 如申請專利範圍第10項所述之半導體結構，其中該第二寬度大於該閘極金屬層之寬度。
13. 如申請專利範圍第8項所述之半導體結構，其中該開口具有一最小寬度以及一最大寬度，其中該最小寬度與該最大寬度皆大於該閘極金屬層之寬度。
14. 如申請專利範圍第8項所述之半導體結構，其中該開口為矩形。
15. 如申請專利範圍第8項所述之半導體結構，其中該開口具有一弧形輪廓。
16. 如申請專利範圍第8項所述之半導體結構，其中該源極結構更包括： 一第二源極金屬層，與該源極電極電性連接且設置於該第一源極金屬層之上，其中該第二源極金屬層具有一開口位於該閘極金屬層之正上方。
17. 如申請專利範圍第16項所述之半導體結構，其中該源極結構更包括： 複數個源極接觸件，其中該源極電極、該第一源極金屬層、以及該第二源極金屬層藉由該些源極接觸件相互電性連接。
18. 如申請專利範圍第16項所述之半導體結構，更包括： 複數層介電層，分別設置於該閘極金屬層、該第一源極金屬層、以及該第二源極金屬層之間。
19. 如申請專利範圍第8項所述之半導體結構，更包括一化合物半導體層設置於該基底上，其中該化合物半導體層包括： 一緩衝層，設置於該基底上； 一通道層，設置於該緩衝層上，其中該源極結構及該汲極結構分別藉由該源極電極及一汲極電極與該通道層接觸；以及 一阻障層，設置於該通道層上。
20. 如申請專利範圍第19項所述之半導體結構，更包括一摻雜化合物半導體層，該摻雜化合物半導體層位於該閘極電極與該阻障層之間。

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