TWI703696B

TWI703696B - 半導體結構

Info

Publication number: TWI703696B
Application number: TW108145469A
Authority: TW
Inventors: 陳志諺; 蔡信錩; 吳俊儀; 黃嘉慶; 蕭智仁; 張維展; 法蘭斯沃艾貝爾
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2019-12-12
Filing date: 2019-12-12
Publication date: 2020-09-01
Also published as: TW202123407A

Abstract

本揭露提供一種半導體結構，包含基板、化合物半導體層、閘極結構、源極結構及汲極結構以及導電膠。化合物半導體層設置於基板上。閘極結構設置於化合物半導體層上。源極結構及汲極結構設置於閘極結構的兩側。並且，導電膠設置於基板以及導線架之間，且導電膠延伸於基板的側表面上。

Description

半導體結構

本揭露係有關於一種半導體結構，且特別係有關於側表面上具有導電膠的半導體結構。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

然而，在高電子遷移率電晶體(HEMT)元件的運作中，位於元件結構中較底層的磊晶層，因其本身材料特性而存有許多帶負電荷的雜質，此時，若施加高電壓，則這些負電荷將朝上層元件的方向被吸引上來，而影響上層元件的運作。在現有技術中，可藉由將磊晶層下方的矽基板接地以排出雜質之負電荷、或是設置貫穿氮化鎵的導通孔(through-GaN-via)以解決此問題。

雖然現有技術所製造的高電子遷移率電晶體元件可大致滿足它們原先預定的用途，但其仍未在各個方面皆徹底地符合需求。發展出可進一步改善高電子遷移率電晶體元件的效能及可靠度的結構及製造方法仍為目前業界致力研究的課題之一。

根據本揭露一些實施例，提供一種半導體結構，半導體結構包含基板、化合物半導體層、閘極結構、源極結構及汲極結構以及導電膠。化合物半導體層設置於基底上。閘極結構設置於化合物半導體層上。源極結構及汲極結構設置於閘極結構的兩側。並且，導電膠設置於基板以及導線架之間，且導電膠延伸於基板的側表面上。

為讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下，其他注意事項，請參照技術領域。

以下針對本揭露實施例的半導體結構作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同態樣。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用類似及/或對應的標號標示類似及/或對應的元件，以清楚描述本揭露。然而，這些類似及/或對應的標號的使用僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。應理解的是，圖式之元件或裝置可以發明所屬技術領域具有通常知識者所熟知的各種形式存在。此外實施例中可能使用相對性用語，例如「較低」或「底部」或「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

再者，當述及一第一材料層位於一第二材料層上或之上時，可能包括第一材料層與第二材料層直接接觸之情形或第一材料層與第二材料層之間可能不直接接觸，亦即第一材料層與第二材料層之間可能間隔有一或更多其它材料層之情形。但若第一材料層直接位於第二材料層上時，即表示第一材料層與第二材料層直接接觸之情形。

此外，應理解的是，在此，「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

根據本揭露一些實施例，提供之半導體結構包含延伸於基底以及埋置氧化層的側表面上並與基底以及埋置氧化層接觸的導電膠，藉此可降低基底的底部之電容值。根據本揭露一些實施例，導電膠可進一步延伸至晶種層的側表面上並與晶種層接觸，使得晶種層可電性接地，藉此提升半導體結構的操作穩定性。此外，根據本揭露一些實施例，提供之半導體結構包含基底，但可不需要設置貫穿氮化鎵的導通孔(through-GaN-via)，進而可提升半導體結構的崩潰電壓(breakdown voltage)，允許半導體元件應用於高電壓操作。

第1圖顯示根據本揭露一些實施例中，半導體結構100D的剖面結構示意圖。應理解的是，根據不同的實施例，可添加額外特徵於半導體結構100D，在一些實施例中，以下所述的半導體結構100D的部分特徵可以被取代或刪除。

請參照第1圖，根據一些實施例，半導體結構100D可包含基板SB、設置於基板SB上的化合物半導體層230、設置於化合物半導體層230上的閘極結構300、設置於閘極結構300的兩側的源極結構400與汲極結構500、以及設置於基板SB以及導線架700之間的導電膠600。

如第1圖所示，根據一些實施例，半導體結構100D的基板SB可進一步包含基底200、埋置氧化層(buried oxide，BOX)210以及晶種層220，基底200、埋置氧化層210以及晶種層220可統稱為基板SB。

在一些實施例中，基底200可具有主動區(未繪示)以及隔離區(未繪示)。在一些實施例中，基底200可包含陶瓷(ceramic)基底或矽基底。在一些實施例中，基底200為絕緣基底。在一些實施例中，陶瓷基底的材料可包含氮化鋁(AlN)、碳化矽(SiC)、氧化鋁(Al ₂O ₃)、其它合適的材料、或前述之組合。在一些實施例中，可藉由粉末冶金將陶瓷粉末高溫燒結以形成前述陶瓷基底。

承前述，在一些實施例中，基板SB包含埋置氧化層210，基板SB例如為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底，其係經由在埋置氧化層210上設置晶種層220所形成。在一些實施例中，埋置氧化層210包覆(encapsulate)陶瓷基底。

在一些實施例中，基底200的厚度範圍可介於約50微米至約750微米之間，例如，約200微米，但本揭露不以此為限。

根據一些實施例，設置於基底200上的埋置氧化層210可為在高溫具有良好熱穩定性的膜層。在一些實施例中，埋置氧化層210可包含氧化矽，例如，埋置氧化層210可為由四乙氧基矽烷(tetraethoxysilane，TEOS)所製得的氧化矽層。在一些實施例中，埋置氧化層210可為藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程所形成的介電層，例如，氧化矽、氮化矽、氮氧化矽、碳化矽、其它合適的材料、或前述之組合。

根據一些實施例，埋置氧化層210提供較高品質的表面以利於後續將半導體結構的其它膜層形成於其表面上。在一些實施例中，所形成的埋置氧化層210的厚度範圍可介於約0.5微米至約5微米之間，例如，約2微米，但本揭露不以此為限。

在一些實施例中，形成於埋置氧化層210上的晶種層220的材料可包含矽、碳化矽、氮化鋁、其它三五族(III-V)化合物半導體材料、其它合適的材料、或前述之組合。在一些實施例中，碳化矽可為摻雜碳化矽(例如，於碳化矽中摻雜氮或磷以形成n型半導體，或於碳化矽中摻雜鋁、硼、鎵或鈹以形成p型半導體)。在一些實施例中，可藉由磊晶成長製程形成晶種層220，例如可藉由金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)製程、氫化物氣相磊晶(hydride vapor phase epitaxy，HVPE)製程、分子束磊晶(molecular beam epitaxy，MBE)製程、其它合適的方法、或前述之組合順應性地(conformally)形成晶種層220於埋置氧化層210上。

在一些實施例中，所形成的晶種層220的厚度範圍可介於約50奈米至約500奈米之間，例如，約300奈米，但本揭露不以此為限。

在一些實施例中，化合物半導體層230為氮化鎵系半導體層(GaN-based)。在一些實施例中，形成於晶種層220上的化合物半導體層230可包含設置於晶種層220上的緩衝層231、設置於緩衝層231上的通道層232、以及設置於通道層232上的阻障層233。

根據一些實施例，緩衝層231可減緩後續形成於緩衝層231上方的通道層232的應變(strain)，以防止缺陷形成於上方的通道層232中。應變是由通道層232與基底200的不匹配所造成。在一些實施例中，緩衝層231的材料可包含氮化鋁、氮化鎵(GaN)、氮化鎵鋁(Al _xGa _1-xN，其中0>x>1)、其它合適的材料、或前述之組合。再者，可藉由磊晶成長製程形成緩衝層231，例如，金屬有機化學氣相沉積(MOCVD)製程、氫化物氣相磊晶(HVPE)製程、分子束磊晶(MBE)製程、其它合適的方法、或前述之組合。

在一些實施例中，所形成的緩衝層231的厚度範圍可介於約0.3微米至約30微米之間，例如，約5微米，但本揭露不以此為限。應理解的是，雖然於第1圖所繪示的實施例中緩衝層231為單層結構，但根據另一些實施例，緩衝層231亦可具有多層結構。

此外，在一些實施例中，二維電子氣(two-dimensional electron gas，2DEG)(未繪示)可形成於通道層232與阻障層233之間的異質界面上。根據一些實施例，半導體結構100D是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(high electron mobility transistor，HEMT)。在一些實施例中，通道層232可為氮化鎵(GaN)層，而形成於通道層232上之阻障層233可為氮化鎵鋁(AlGaN)層，其中氮化鎵層與氮化鎵鋁層可具有摻雜物(例如，n型摻雜物或p型摻雜物)或不具有摻雜物。再者，可藉由磊晶成長製程形成通道層232與阻障層233，例如，金屬有機化學氣相沉積(MOCVD)製程、氫化物氣相磊晶(HVPE)製程、分子束磊晶(MBE)製程、其它合適的方法、或前述之組合。

在一些實施例中，所形成的通道層232的厚度可介於約5奈米至約500奈米之間，例如，約400奈米，但本揭露不以此為限。在一些實施例中，所形成的阻障層233的厚度可介於約5奈米至約30奈米之間，例如，約15奈米，但本揭露不以此為限。

接著，可於化合物半導體層230(例如，阻障層233)上形成閘極結構300，並且於閘極結構300的相對的兩側形成源極結構400以及汲極結構500，並形成內層介電層(例如，第一介電層240以及第二介電層250)於化合物半導體層230上，以形成半導體結構100D。

承前述，根據本揭露一些實施例，半導體結構100可為高電子遷移率電晶體(HEMT)。在一些實施例中，閘極結構300可閘極電極301以及閘極金屬層302，閘極電極301可設置於阻障層233上，且閘極金屬層302可設置於閘極電極301上並與其電性連接。在一些實施例中，閘極電極301與阻障層233之間可選擇性地(optionally)包含摻雜化合物半導體層234，其細節將於後文進一步說明。

在一些實施例中，源極結構400可包含彼此電性連接的源極電極401、源極接觸件402以及源極金屬層403，而汲極結構500可包含彼此電性連接的汲極電極501、汲極接觸件502以及汲極金屬層503。在一些實施例中，位於閘極電極301的兩側的源極電極401以及汲極電極501均穿過阻障層233而與通道層232接觸。

在一些實施例中，源極金屬層403以及汲極金屬層503可與導線架(lead frame)700電性連接。在一些實施例中，導線架700可為封裝半導體結構100D所使用的封裝金屬框架，其材料可包含銅(Cu)、鐵鎳(NiFe)、鉛(lead)、錫(tin)、金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、不銹鋼框架、其它合適的材料、或前述之組合。在一些實施例中，導線架700可包含第一導電層701以及第二導電層702，第一導電層701以及第二導電層702可為導線架700中任一合適的導電元件。

詳細而言，在一些實施例中，源極金屬層403可與導線架700中的第一導電層701電性連接，汲極金屬層503可與導線架700中的第二導電層702電性連接。換言之，在一些實施例中，源極結構400可與第一導電層701電性連接，汲極結構500可與第二導電層702電性連接。此外，在一些實施例中，第一導電層701可為電性接地(electrical grounding)。

此外，應理解的是，圖式中示意性地以線段連接源極金屬層403與第一導電層701、以及汲極金屬層503與第二導電層702表示它們之間電性連接關係，但並不表示它們之間必須以導線進行連接，且根據本揭露實施例，前述元件的位置配置關係亦不侷限於圖式中所繪示者。

在一些實施例中，閘極電極301的材料可包含導電材料，例如，金屬、金屬氮化物或半導體材料。在一些實施例中，金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、其它合適的導電材料、或前述之組合。在一些實施例中，半導體材料可包含多晶矽或多晶鍺。在一些實施例中，可藉由例如化學氣相沉積(chemical vapor deposition，CVD)製程、濺鍍(sputtering)製程、電阻加熱蒸鍍製程、電子束蒸鍍製程、或其它合適的方式形成前述導電材料於阻障層233上，再藉由圖案化製程來形成閘極電極301。

根據一些實施例，在形成閘極電極301之前，可先形成摻雜化合物半導體層234於阻障層233上，接續再將閘極電極301形成在摻雜化合物半導體層234上。藉由設置摻雜化合物半導體層234於閘極電極301與阻障層233之間可抑制閘極電極301下方的二維電子氣(2DEG)產生，以達成半導體結構100D之常關狀態。在一些實施例中，摻雜化合物半導體層234的材料可包含p型摻雜或n型摻雜的氮化鎵(GaN)。在一些實施例中，可藉由磊晶成長製程於阻障層233上沉積摻雜化合物半導體材料並對其執行圖案化製程，以形成摻雜化合物半導體層234，其對應於預定形成閘極電極301的位置。

在一些實施例中，所形成之摻雜化合物半導體層234的厚度可介於約50奈米至約250奈米之間，例如，約80奈米，但本揭露不以此為限。

在一些實施例中，形成於閘極電極301的兩側的源極電極401與汲極電極501的材料與閘極電極301的材料相似，於此便不再贅述。

在一些實施例中，可藉由沉積製程以及圖案化製程形成閘極金屬層302、源極接觸件402、源極金屬層403、汲極接觸件502以及汲極金屬層503。再者，閘極金屬層302、源極接觸件402、源極金屬層403、汲極接觸件502以及汲極金屬層503的材料包含導電材料。例如，在一些實施例中，導電材料可包含鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride， TiN)、氮化鉭(tantalum nitride，TaN)、矽化鎳(nickel silicide，NiSi)、矽化鈷(cobalt silicide，CoSi)、碳化鉭(tantulum carbide，TaC)、矽氮化鉭(tantulum silicide nitride，TaSiN)、碳氮化鉭(tantalum carbide nitride，TaCN)、鋁化鈦(titanium aluminide，TiAl)、鋁氮化鈦(titanium aluminide nitride，TiAlN)、金屬氧化物、金屬合金、其它適合的導電材料、或前述之組合。

根據一些實施例，如第1圖所示，閘極電極301埋置於第一介電層240中，而閘極金屬層302埋置於第一介電層240與第二介電層250中。在一些實施例中，源極電極401可穿過阻障層233與通道層232接觸，源極接觸件402可穿過第一介電層240以及第二介電層250與源極電極401接觸，源極金屬層403可設置於第一介電層240以及第二介電層250上，且與源極接觸件402電性連接。在一些實施例中，汲極電極501可穿過阻障層233與通道層232接觸，汲極接觸件502可穿過第一介電層240以及第二介電層250與汲極電極501接觸，汲極金屬層503可設置於第一介電層240以及第二介電層250上，且與汲極接觸件502電性連接。

在一些實施例中，第一介電層240以及第二介電層250可分別包含一或多種單層或多層介電材料，例如，氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、其它合適的介電材料、或前述之組合。低介電常數介電材料可包含氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)或聚醯亞胺(polyimide)。舉例而言，在一些實施例中，可藉由旋轉塗佈(spin coating)製程、化學氣相沉積(CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)製程、其它合適的方法、或前述之組合，將前述介電材料沉積於化合物半導體層230(例如，阻障層233)上以形成第一介電層240與第二介電層250。

在一些實施例中，所形成的第一介電層240的厚度範圍可介於約2奈米至約500奈米之間，例如，約300奈米，但本揭露不以此為限。在一些實施例中，所形成的第二介電層250的厚度範圍可介於約2奈米至約500奈米之間，例如，約300奈米，但本揭露不以此為限。

如第1圖所示，導電膠600設置於基底200以及導線架700之間，且導電膠600延伸於基底200的側表面200s以及埋置氧化層210的側表面210s上。在一些實施例中，導電膠600與導線架700的第一導電層701、基底200以及埋置氧化層210接觸。值得注意的是，根據一些實施例，由於導線架700的第一導電層701為電性接地，因此，導電膠600可將基底200以及埋置氧化層210中累積的電荷導引至導線架700進行接地，藉此可降低晶種層220與導線架700之間的電容值。

在一些實施例中，導電膠600可部分地覆蓋或完整地覆蓋基底200的側表面200s。在一些實施例中，導電膠600可部分地覆蓋或完整地覆蓋埋置氧化層210的側表面210s。在一些實施例中，導電膠600的高度可低於基底200的頂表面200t的高度。在一些實施例中，導電膠600的高度可高於基底200的頂表面200t的高度，且低於埋置氧化層210的頂表面210t的高度。在另一些實施例中，導電膠600的高度可與埋置氧化層210的頂表面210t的高度實質上相同，亦即，導電膠600與埋置氧化層210實質上齊平。

應理解的是，雖然於第1圖所繪示的實施例中導電膠600延伸設置於基底200以及埋置氧化層210的兩側表面上，但根據一些實施例，導電膠600可部分地或完整地設置於基底200以及埋置氧化層210的單一側表面上，或是可根據需求，將導電膠600設置於合適數量的基底200以及埋置氧化層210的側表面上。具體而言，根據一些實施例，半導體結構100D例如具有4個側表面，則導電膠600可設置於基底200以及埋置氧化層210的1個、2個、3個或4個側表面上。在一些實施例中，基底200以及埋置氧化層210可完整地被導電膠600環繞且包圍。

在一些實施例中，導電膠600的材料可包含高分子基質以及分散於高分子基質中的導電粒子。在一些實施例中，高分子基質可包含丙烯酸樹脂例如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)、環氧(epoxy)樹脂、矽膠、馬來酸酐、其它合適的基質材料、或前述之組合。在一些實施例中，導電粒子的材料可包含銀(Ag)、銅(Cu)、金(Au)、鋁(Al)、鎳(Ni)、碳(C)、其它合適的導電材料、或前述之組合。舉例而言，在一些實施例中，可藉由塗佈製程、印刷製程、或其它合適的方法形成導電膠600。

接著，請參照第2圖，第2圖顯示根據本揭露另一些實施例中，半導體結構200D的剖面結構示意圖。應理解的是，後文中與前文相同或相似的組件或元件將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分於後文中將不再贅述。

如第2圖所示，根據一些實施例，導電膠600可進一步延伸於晶種層220的側表面220s上。換言之，在一些實施例中，導電膠600與導線架700的第一導電層701、基底200、埋置氧化層210以及晶種層220接觸。在一些實施例中，晶種層220可藉由導電膠600與導線架700的第一導電層701電性連接。值得注意的是，根據一些實施例，由於導線架700的第一導電層701為電性接地，因此，導電膠600可將晶種層220中累積的電荷導引至導線架700進行接地，藉此可降低晶種層220與導線架700之間的電容值，並可提升半導體結構200D的操作穩定性。此外，前述配置亦可減少晶種層220中的橫向漏電流產生，並改善半導體結構200D的散熱效果。

在一些實施例中，導電膠600可部分地覆蓋或完整地覆蓋晶種層220的側表面220s。在一些實施例中，導電膠600的高度可高於埋置氧化層210的頂表面210t的高度，且低於晶種層220的頂表面220t的高度。在另一些實施例中，導電膠600的高度可與晶種層220的頂表面220t的高度實質上相同，亦即，導電膠600與晶種層220實質上齊平。

再者，如同前述，根據一些實施例，導電膠600可部分地或完整地設置於晶種層220的單一側表面上，或是可根據需求，設置於晶種層220的合適數量的側表面上。在一些實施例中，晶種層220可完整地被導電膠600環繞且包圍。

接著，請參照第3圖，第3圖顯示根據本揭露另一些實施例中，半導體結構300D的剖面結構示意圖。如第3圖所示，根據一些實施例，導電膠600可進一步延伸於化合物半導體層230的側表面上，亦即，緩衝層231、通道層232或阻障層233的側表面上。例如，如第3圖所示，導電膠600可延伸於緩衝層231的側表面231s上。

換言之，在一些實施例中，導電膠600與導線架700的第一導電層701、基底200、埋置氧化層210、晶種層220以及化合物半導體層230接觸。在一些實施例中，化合物半導體層230可藉由導電膠600與導線架700的第一導電層701電性連接。值得注意的是，根據一些實施例，由於導線架700的第一導電層701為電性接地，因此，導電膠600可將化合物半導體層230中累積的電荷導引至導線架700進行接地，提升半導體結構300D的操作穩定性。此外，前述配置亦可減少化合物半導體層230中的橫向漏電流產生，並改善半導體結構300D的散熱效果。

在一些實施例中，導電膠600可部分地覆蓋或完整地覆蓋化合物半導體層230的緩衝層231的側表面231s。在一些實施例中，導電膠600的高度可高於晶種層220的頂表面220t的高度，且低於緩衝層231的頂表面231t的高度。在另一些實施例中，導電膠600的高度可與緩衝層231的頂表面231t的高度實質上相同，亦即，導電膠600與緩衝層231實質上齊平。

再者，如同前述，根據一些實施例，導電膠600可部分地或完整地設置於緩衝層231的單一側表面上，或是可根據需求，設置於緩衝層231的合適數量的側表面上。在一些實施例中，緩衝層231可完整地被導電膠600環繞且包圍。

綜上所述，本揭露實施例提供之半導體結構包含延伸於其側表面(基底、埋置氧化層、及/或晶種層、及/或化合物半導體層的側表面)上並與側表面接觸的導電膠，藉此可降低基底的底部之電容值，並且使得晶種層可電性接地，藉此提升半導體結構的操作穩定性。此外，根據本揭露一些實施例，提供之半導體結構包含基底，但可不需要設置貫穿化合物半導體層的導通孔，亦即，可不採用基板正面(front side)電性接地，仍可採用基板背面(backside)電性接地，藉此提升半導體結構的崩潰電壓(breakdown voltage)，並且減少橫向漏電流產生的風險。

雖然本揭露的實施例已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100D、200D、300D:半導體結構

200:基底

200s:側表面

200t:頂表面

210:埋置氧化層

210s:側表面

210t:頂表面

220:晶種層

220s:側表面

220t:頂表面

230:化合物半導體層

231:緩衝層

231s:側表面

231t:頂表面

232:通道層

233:阻障層

234:摻雜化合物半導體層

240:第一介電層

250:第二介電層

300:閘極結構

301:閘極電極

302:閘極金屬層

400:源極結構

401:源極電極

402:源極接觸件

403:源極金屬層

500:汲極結構

501:汲極電極

502:汲極接觸件

503:汲極金屬層

600:導電膠

700:導線架

701:第一導電層

702:第二導電層

SB:基板

第1圖顯示根據本揭露一些實施例中，半導體結構的剖面結構示意圖；第2圖顯示根據本揭露另一些實施例中，半導體結構的剖面結構示意圖；第3圖顯示根據本揭露另一些實施例中，半導體結構的剖面結構示意圖。

100D:半導體結構