TWI726744B - 半導體基板、半導體裝置、及半導體結構的形成方法 - Google Patents

Abstract

本揭露提供一種半導體基板，包含陶瓷基材、晶種層、以及成核層。陶瓷基材具有正表面及背表面，且正表面為非平坦之表面。晶種層位於陶瓷基材的正表面上。成核層位於晶種層上。

Description

半導體基板、半導體裝置、及半導體結構的形成方法

本發明是關於一種半導體技術，特別是關於具有晶種層之半導體結構及其形成方法。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

雖然現有高電子遷移率電晶體元件的基板可大致滿足它們原先預定的用途，但其仍未在各個方面皆徹底地符合需求。如何更有效率地生產半導體基板，並進一步改善高電子遷移率電晶體元件的效能仍為目前業界致力研究的課題之一。

本發明實施例提供一種半導體基板，包含：陶瓷基材，其具有正表面及背表面，且正表面為非平坦之表面；晶種層，位於陶瓷基材的正表面上；以及成核層，位於晶種層上。

本發明實施例提供一種半導體裝置，包含：如上述之半導體基板；化合物半導體層，設置於成核層上；閘極，設置於化合物半導體層上；以及源極及汲極，設置於化合物半導體層上且位於閘極之兩側。

本發明實施例提供一種半導體結構的形成方法，包含：提供陶瓷基材，其具有正表面及背表面，且正表面為非平坦之表面；形成晶種層於陶瓷基材的正表面上；以及形成成核層於晶種層上。

以下針對本揭露實施例的半導體結構作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同態樣。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用類似及/或對應的標號標示類似及/或對應的元件，以清楚描述本揭露。然而，這些類似及/或對應的標號的使用僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。

以下提供了各種不同的實施例或範例，用於實施所提供的半導體結構之不同元件。敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中使用重複的元件符號。這些重複僅是為了簡化和清楚的目的，而非代表所討論各種實施例及/或配置之間有特定的關係。

再者，空間上的相關用語，例如「上方的」、「下方的」、「在……上」、「在……下」及類似的用詞，除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

雖然所述的一些實施例中的部件以特定順序描述，這些描述方式亦可以其他合邏輯的順序進行。本發明實施例中的半導體結構可加入其他的部件。在不同實施例中，可替換或省略一些部件。

根據本揭露的一些實施例，提供之半導體結構是直接於陶瓷基材上形成氮化鎵系高電子遷移率電晶體。

第1A~1E圖是根據本揭露的一些實施例，繪示出半導體結構的形成過程的各個階段的剖面圖。應理解的是，可於形成半導體結構100的製程進行前、進行中及/或進行後提供額外的操作。在不同的實施例中，所述的一些階段可以被取代或刪除。可添加額外特徵於半導體結構100，在不同的實施例中，以下所述的半導體結構100的部分特徵可以被取代或刪除。

參照第1A圖，在半導體結構100中提供陶瓷基材102。在本案中，陶瓷基材102係指矽以外的陶瓷材料，例如碳化矽(silicon carbide)、氮化鋁(aluminum nitride)或氧化鋁(aluminum oxide)。在一些實施例中，陶瓷基材102可以是多晶材料。此外，陶瓷基材102可為摻雜的(例如，以p型或n型摻質進行摻雜)或未摻雜的。根據本揭露的一些實施例，陶瓷基材102是非晶(amorphous)或多晶(polycrystalline)材料。陶瓷基材102包含正表面及背表面，其中正表面為用於形成元件的表面。如第1A圖中所示，陶瓷基材102的正表面102a為一不平整表面。在一些實施例中，正表面102a上具有多個凹孔，其中凹孔的尺寸通常介於約0.1µm至約100µm。

參照第1B圖，根據本揭露的一些實施例，直接形成晶種層104於陶瓷基材102未拋光的正表面上，且晶種層104共形地形成在陶瓷基材102不平整的正表面102a 。晶種層104的材料可包含單晶氮化鋁、多晶氮化鋁、非晶氮化鋁、其他合適的材料、或前述之組合。在一些實施例中，可藉由磊晶成長製程形成晶種層104，例如可藉由原子層沉積(atomic layer deposition，ALD)、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)製程、氫化物氣相磊晶(hydride vapor phase epitaxy，HVPE)製程、分子束磊晶(molecular beam epitaxy，MBE)製程、其他合適的方法、或前述之組合共形地(conformally)形成晶種層104於陶瓷基材102的正表面上及其多個凹孔中。此外，雖然於第1B圖所繪示的實施例中晶種層104是共形地且部分填充凹孔，但在另一些實施例中，晶種層104亦可完全填充凹孔。

在一些實施例中，於形成晶種層104之前，可以視需要在陶瓷基材102的背表面上形成用於靜電吸盤(electrostatic chuck，E-chuck)的導電層(未顯示)。導電層可以包含例如摻雜的多晶矽、或其他導電材料。導電層可以藉由例如低壓化學氣相沉積(low pressure chemical vapor deposition， LPCVD)所形成。根據本揭露的一些實施例，在導電層的沉積製程中，除了陶瓷基材102的背表面以外，導電層亦可成長於陶瓷基材102的正表面與側表面。可以藉由蝕刻製程移除位於陶瓷基材102的正表面的導電層以避免其影響晶種層104或後續其他膜層在陶瓷基材102的正表面上方的沉積。

接著參照第1C圖，根據本揭露的一些實施例，形成成核層106於晶種層104上。陶瓷基材102、晶種層104、及成核層106可以合稱為半導體基板108。成核層106可以用於緩解晶種層104及後述的緩衝層之間的晶格差異，同時將晶相從原本的非晶或多晶，逐漸轉換成多晶或單晶，以提升結晶品質。值得注意的是，成核層106可以將尚未完全填充的凹孔填滿，且具有實質上平坦的上表面。在本文中，實質上平坦的上表面係指整個基板的厚度差小於1nm~10nm，例如2nm~5nm。在一些實施例中，成核層106為鋁之III-V族化合物。舉例而言，成核層106可以由氮化鋁、氮化鎵鋁(Al _xGa _1-xN，其中0>x>1)、氮化鎵(GaN)、其他合適的材料、或前述之組合所形成。在一些實施例中，可藉由金屬有機化學氣相沉積(MOCVD)製程、氫化物氣相磊晶(HVPE)製程、分子束磊晶(MBE)製程、其他合適的方法、或前述之組合沉積成核層106。

第1D圖是在成核層上形成化合物半導體層110的剖面圖。根據一些實施例，化合物半導體層110為氮化鎵系半導體層。其中，化合物半導體層可包含設置於成核層106上的緩衝層112、緩衝層112上的通道層114、以及通道層114上的阻障層116。

根據一些實施例，緩衝層112可減緩後續形成於緩衝層112上方的通道層114的應變(strain)，以防止缺陷形成於上方的通道層中114。應變是由通道層114與緩衝層112下方的結構之間的不匹配所造成。在一些實施例中，緩衝層112的材料可包含氮化鋁、氮化鎵、氮化鎵鋁、其他合適的材料、或前述之組合。再者，可藉由磊晶成長製程形成緩衝層112，例如，金屬有機化學氣相沉積(MOCVD)製程、氫化物氣相磊晶(HVPE)製程、分子束磊晶(MBE)製程、其他合適的方法、或前述之組合。

在一些實施例中，所形成的緩衝層112的厚度範圍可介於約0.3微米至約30微米之間，例如，約5微米，但本揭露不以此為限。應理解的是，雖然於第1D圖所繪示的實施例中緩衝層112為單層結構，但根據另一些實施例，緩衝層112亦可具有多層結構。

此外，在一些實施例中，二維電子氣(two-dimensional electron gas，2DEG)(未繪示)可形成於通道層114與阻障層116之間的異質界面上。根據一些實施例，半導體結構100(如後續第1E圖)是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(high electron mobility transistor，HEMT)。在一些實施例中，通道層114可為氮化鎵層，而形成於通道層114上之阻障層116可為氮化鎵鋁層，其中氮化鎵層與氮化鎵鋁層可具有摻雜物(例如，n型摻雜物或p型摻雜物)或不具有摻雜物。再者，可藉由磊晶成長製程形成通道層114與阻障層116，例如，金屬有機化學氣相沉積(MOCVD)製程、氫化物氣相磊晶(HVPE)製程、分子束磊晶(MBE)製程、其他合適的方法、或前述之組合。

在一些實施例中，所形成的通道層114的厚度可介於約5奈米至約500奈米之間，例如，約400奈米，但本揭露不以此為限。在一些實施例中，所形成的阻障層116的厚度可介於約5奈米至約30奈米之間，例如，約15奈米，但本揭露不以此為限。

再參照第1D圖，根據一些實施例，可以形成蓋層118於化合物半導體層上。形成於阻障層116之上的蓋層118可為三五族(III-V)化合物半導體材料，用來鈍化材料表面，以顯著抑制電流崩潰效應並減小表面漏電流。通道層114、阻障層116、以及蓋層118皆可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或其他類似的方法。在一些實施例中，所形成之蓋層118的厚度可在約0.5奈米至約10奈米的範圍，例如約2奈米，但本揭露不以此為限。

接著參照第1E圖，可於蓋層118上形成閘極G，並且於閘極G的相對的兩側形成源極S和汲極D，以形成半導體結構100。在一些實施例中，閘極G、源極S、以及汲極D的材料可包含導電材料，例如，金屬、金屬矽化物、其他合適的導電材料、或前述之組合。舉例而言，金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之合金、其他合適的材料、或前述之組合。在一些實施例中，可藉由化學氣相沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程、蒸鍍(evaporation)製程、濺鍍(sputtering)製程、其他合適的製程、或前述之組合將閘極G、源極S、以及汲極D形成於蓋層118上，再經由圖案化製程來形成閘極G、源極S、以及汲極D。在一些實施例中，可先將蓋層118圖案化後，再形成閘極G、源極S、以及汲極D。於此實施例中，蓋層118僅位於閘極G下方。

如上所述，形成一種在陶瓷基板上形成高電子遷移率電晶體(high electron mobility transistor，HEMT)的半導體裝置，其中包含依序在未拋光的陶瓷基板上直接沉積晶種層及成核層，並且在其上方形成高電子遷移率電晶體裝置。相較於對比實施例之半導體基板包括陶瓷基材與多層介電質層(例如氮化鋁(AlN)、TEOS、SiN、PEOX等)，其中多層介電質層之間會形成多重熱接面，對於高電子遷移率電晶體元件在高功率下的運作不利。本揭露之半導體基板由於省略了多層介電質層的製作，除了可避免形成多重熱接面之外，更可縮短半導體基板之製作時間。另外矽上氮化鎵(GaN-on-Si)容易在製程中造成破片，導致整體良率低下，使得成本提高。因此本揭露可提供不會破片的八吋以上陶瓷基材之半導體基板，對業界極具有吸引力。

第2A~2F圖是根據本揭露的一些替代的實施例，繪示出半導體結構的形成過程的各個階段的剖面圖。和第1A~1E圖中形成半導體結構的實施例不同，在第2A~2F圖的實施例中，會先沉積介電填料(dielectric filler)於陶瓷基板的正表面上以填充凹孔，再沉積磊晶層。為簡化說明起見，在後續的實施例中，類似的元件將以相同的元件符號表示。

參照第2A圖，在半導體結構100中提供陶瓷基材102。在本案中，陶瓷基材102係指矽以外的陶瓷材料，例如碳化矽、氮化鋁或氧化鋁。在一些實施例中，陶瓷基材102可以是多晶材料。此外，陶瓷基材102可為摻雜的(例如，以p型或n型摻質進行摻雜)或未摻雜的。根據本揭露的一些實施例，陶瓷基材102的表面是非晶(amorphous)或多晶(polycrystalline)材料。陶瓷基材102包含正表面及背表面，其中正表面為用於形成元件的表面。如第2A圖中所示，陶瓷基材102的正表面102a為一不平整表面。在一些實施例中，正表面102a上具有多個凹孔P。在一些實施例中，可以在陶瓷基材102的背表面上形成用於靜電吸盤的導電層(未顯示)，其所包含的材料及形成方法可以和前述導電層類似。

參照第2B圖，根據本揭露的一些實施例，形成介電填料(dielectric filler)103於陶瓷基材102的正表面上，且介電填料103填充陶瓷基材102的正表面上的多個凹孔P。介電填料103的材料包含硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、硼矽酸玻璃(borosilicate glass，BSG)、磷矽酸玻璃(PSG)、四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、低介電常數介電材料、其他合適的材料、或其組合。低介電常數介電材料可包含氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)或聚醯亞胺(polyimide)。舉例而言，在一些實施例中，可藉由旋轉塗佈(spin coating)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)製程、低壓化學氣相沉積(LPCVD)、其他合適的方法、或前述之組合，將介電填料103形成於陶瓷基材102上。如第2B圖所示，在一些實施例中介電填料103可以完全填充陶瓷基材102上的凹孔P。

根據本揭露的一些實施例，接著對介電填料103進行平坦化製程，例如化學機械研磨製程(Chemical Mechanical Polishing，CMP)，直到重新露出基板以形成實質上平坦的正表面，如第2C圖所示。進行平坦化製程後的正表面上可包含剩餘的介電填料103’以及陶瓷基材102，其中剩餘的介電填料203’以及重新露出的陶瓷基材102為實質上共平面。

接著參照第2D圖，根據本揭露的一些實施例，形成晶種層104於由剩餘的介電填料103’以及陶瓷基材102所形成的正表面上。晶種層104的材料可包含單晶氮化鋁、多晶氮化鋁、非晶氮化鋁、其他合適的材料、或前述之組合。在一些實施例中，可藉由磊晶成長製程形成晶種層104，例如可藉由原子層沉積(ALD)、金屬有機化學氣相沉積(MOCVD)製程、氫化物氣相磊晶(HVPE)製程、分子束磊晶(MBE)製程、其他合適的方法、或前述之組合形成具有實質上平坦的上表面的晶種層104。

參照第2E圖，第2E圖為根據本揭露的一些實施例，形成成核層106於晶種層104上的剖面圖。陶瓷基材102、剩餘的介電填料103’、晶種層104、以及成核層106可以合稱為半導體基板108。接著在成核層上形成化合物半導體層110。其中，化合物半導體層可包含設置於成核層106上的緩衝層112、緩衝層112上的通道層114、以及通道層114上的阻障層116。接著根據一些實施例，可以形成蓋層118於化合物半導體層上。化合物半導體層110的各膜層及蓋層118所包含的材料及形成方法和半導體結構100中不包含介電填料103’的實施例相同或相似。

接著參照第2F圖，可於蓋層118上形成閘極G，並且於閘極G的相對的兩側形成源極S和汲極D，以形成半導體結構100。其中閘極G、源極S、以及汲極D所包含的材料及形成方法和半導體結構100中不包含介電填料103’的實施例相同或相似。

如上所述，本實施例亦形成一種在陶瓷基板上形成高電子遷移率電晶體(high electron mobility transistor，HEMT)的半導體裝置，其中包含依序在陶瓷基板上沉積作為填充材料的介電填料、晶種層、以及成核層，並且在其上方形成高電子遷移率電晶體裝置。相較於對比實施例在陶瓷基材上形成多層介電質層所需之製造時間(例如21天)，本實施例亦可將基板之製造時間縮減為例如2天，相較於直接形成晶種層的實施例，可以更有效地填平大尺寸的孔洞，例如大於10µm的孔洞。

綜上所述，本揭露實施例提供一種半導體結構，藉由共形地沉積晶種層於陶瓷基材的正表面上及其多個凹孔中，可以直接形成氮化鎵系高電子遷移率電晶體(high electron mobility transistor，HEMT)於陶瓷基板上。或者在本揭露的另一些實施例中提供一種半導體結構，藉由先沉積介電填料以填充陶瓷基材上的凹孔再沉積晶種層，可以直接形成氮化鎵系高電子遷移率電晶體於陶瓷基板上。藉此可以縮短高電子遷移率電晶體裝置的製程時間，並且可以大幅減少基板與後續形成的元件之間的熱失配(thermal mismatch)及晶格失配(lattice mismatch)。

雖然本揭露的實施例已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體結構

102:陶瓷基材

102a:正表面

103:介電填料

103’:剩餘的介電填料

104:晶種層

106:成核層

108:半導體基板

110:化合物半導體層

112:緩衝層

114:通道層

116:阻障層

118:蓋層

D:汲極

G:閘極

P:凹孔

S:源極

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A~1E圖是根據本揭露的一些實施例，繪示出形成半導體結構的中間階段的剖面圖。 第2A~2F圖是根據本揭露的一些實施例，繪示出形成半導體結構的中間階段的剖面圖。

100:半導體結構

102:陶瓷基材

104:晶種層

106:成核層

108:半導體基板

110:化合物半導體層

112:緩衝層

114:通道層

116:阻障層

118:蓋層

D:汲極

G:閘極

S:源極

Claims (19)

1. 一種半導體基板，包括：一陶瓷基材，其具有一正表面及一背表面，且該正表面為一非平坦之表面；一晶種層，位於該陶瓷基材的該正表面上，其中該晶種層為單晶或多晶氮化鋁；以及一成核層，位於該晶種層上。
2. 如請求項1之半導體基板，其中該陶瓷基材材料包括碳化矽、氮化鋁或氧化鋁。
3. 如請求項1之半導體基板，其中該晶種層共形地設置於該非平坦之表面。
4. 如請求項3之半導體基板，其中該成核層具有實質上平坦的一上表面。
5. 如請求項1之半導體基板，其中該晶種層具有實質上平坦的一上表面。
6. 如請求項5之半導體基板，其中更包括一介電填料(dielectric filler)，其位於該晶種層下且填充於該陶瓷基材的該正表面上之複數凹孔。
7. 如請求項6之半導體基板，其中該介電填料包括硼磷矽酸鹽玻璃、硼矽酸玻璃、磷矽酸玻璃、四乙氧基矽烷氧化物、二氧化矽、氮化矽、氮氧化矽或其組合。
8. 如請求項1之半導體基板，其中該成核層材料為鋁之III-V族化合物。
9. 一種半導體裝置，包括：如請求項1至8中任一項之半導體基板；一化合物半導體層，設置於該成核層上；一閘極，設置於該化合物半導體層上；以及一源極及一汲極，設置於該化合物半導體層上且位於該閘極之兩側。
10. 如請求項第9項之半導體裝置，其中該化合物半導體層包括：一緩衝層，設置於該成核層上；一通道層，設置於該緩衝層上；以及一阻障層，設置於該通道層上。
11. 一種半導體結構的形成方法，包括：提供一陶瓷基材，其具有一正表面及一背表面，且該正表面為一非平坦之表面；形成一晶種層於該陶瓷基材的該正表面上，其中該晶種層為單晶或多晶氮化鋁；以及形成一成核層於該晶種層上。
12. 如請求項11之半導體結構的形成方法，其中該晶種層是共形地沉積於該非平坦之表面。
13. 如請求項12之半導體結構的形成方法，其中該成核層具有實質上平坦的一上表面。
14. 如請求項11之半導體結構的形成方法，其中更包括：沉積一介電填料，其位於該晶種層下且填充於該陶瓷基材的該正 表面上之複數凹孔；以及進行平坦化製程，使該介電填料和該陶瓷基材實質上共平面。
15. 如請求項14之半導體結構的形成方法，其中該介電填料是利用硼磷矽酸鹽玻璃、硼矽酸玻璃、磷矽酸玻璃、四乙氧基矽烷氧化物、二氧化矽、氮化矽、或其組合所形成。
16. 如請求項14之半導體結構的形成方法，其中該晶種層具有實質上平坦的一上表面。
17. 如請求項11之半導體結構的形成方法，其中該晶種層是利用原子層沉積、金屬有機化學氣相沉積、或氫化物氣相磊晶來形成。
18. 如請求項11之半導體結構的形成方法，更包括：形成一化合物半導體層於該成核層上；以及形成一高電子遷移率電晶體裝置於該化合物半導體層上。
19. 如請求項11之半導體結構的形成方法，更包括在該陶瓷基材的一背表面沉積一多晶矽摻雜材料。

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