JP5100185B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1(a)は、本発明の第1の実施の形態に係る半導体装置の模式的平面パターン構成を示し、図1(b)は、大口径のVIAホール近傍における模式的斜視図を示す。また、図2は、本発明の第1の実施の形態に係る半導体装置において形成される大口径のVIAホール20と小口径のVIAホール30による多段VIAホールの3次元模式的構成を示す。
本発明の第1の実施の形態に係る半導体装置においては、図5乃至図6に示すように、第1表面に電極32が形成され、かつ第1表面と反対側の第2表面に貫通する小口径VIAホール30および大口径VIAホール20からなる多段VIAホールが形成された半絶縁性基板11と、小口径VIAホール30および大口径VIAホール20からなる多段VIAホールの内璧面30a,20bに形成され、電極32と電気的に接続する接地電極23と、小口径VIAホール30が、第2表面側に位置する部分の内径の幅W1が第1表面側に位置する部分の内径の幅W0よりも大きいテーパ領域を有すると共に、大口径VIAホール20が、第2表面側に位置する部分の内径の幅W2が第1表面側に位置する部分の内径の幅よりも大きいテーパ領域を有することを特徴とする。
図3は、本発明の第1の実施の形態に係る半導体装置の製造方法の一部において適用する小口径VIAホールの形成工程を詳細に説明する模式的断面構造である。図3(a)は、フォトリソグラフィー工程図、図3(b)は、第1開口34aの形成工程図、図3(c)は、第1テーパ領域34bの形成工程図、図3(d)は、マスク層33のエッチング工程図、図3(e)は、マスク層33を利用し、半絶縁性基板31のエッチングにより、第3開口31cを形成する工程図、図3(f)は、接地電極37を形成して、小口径VIAホールを形成する工程図を示す。
図4は、本発明の第1の実施の形態に係る半導体装置の製造方法において、半絶縁性基板31に対するVIAホール形成工程に適用するエッチング装置の模式的構成図を示す。
本発明の第1の実施の形態に係る半導体装置の製造方法においては、上記の小口径VIAホールの形成工程において、接地電極37を形成する前に、更に大口径VIAホールを形成し、多段VIAホールを形成した後、接地電極層(例えば、図5(c)参照)を形成する点に特徴を有する。
小口径VIAホール30の部分を深さD1のみ残し、大口径VIAホール20の部分の深さをD2に設定することができる。
図6は、本発明の第1の実施の形態に係る半導体装置の製造方法に適用される多段VIAホール形成工程の別の工程の説明図であって、図6(a)は、小口径VIAホール30となる深さD1の溝の形成工程図、図6(b)は、大口径VIAホール20の形成工程図、図6(c)は、接地電極23の形成工程図を示す。
上記のように、本発明は第1の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
11,31…半絶縁性基板
12…ドレイン端子電極
14,14−1,14−2,14−3,14−4…ゲート端子電極
16…発熱部
18,18−1,18−2,18−3,18−4,18−5…ソース端子電極
20,20−1,20−2,20−3,20−4,20−5…大口径VIAホール
20b…大口径VIAホールの内壁面
23,37…接地電極
26…接地導体
30…小口径VIAホール
30a…小口径VIAホールの内壁面
31a…半絶縁性基板の第1表面
31b…半絶縁性基板の第2表面(裏面)
31c…第3開口
31d…第3テーパ領域
32…電極
33…マスク層
33a…第2開口
33b…第2テーパ領域
34…レジスト層
34a…第1開口
34b…第1テーパ領域
35…マスクパターン
35a…透孔
36…光源
W0,W1,W3, W5,W6…小口径VIAホール30の内径の幅
W2,W4…大口径VIAホール20の内径の幅
121…チャンバ
122…カソード
123…アノード
124…高周波電源
125…供給口
126…排出口
Claims (10)
- 半導体チップ上の半絶縁性基板と、
前記半絶縁性基板の第1表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記半絶縁性基板の第1表面と反対側の第2表面に配置された接地導体と、
前記半絶縁性基板の第1表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の半絶縁性基板上に形成された動作層と、
前記動作層近傍の小口径VIAホールと前記接地導体近傍の大口径VIAホールとからなる多段VIAホールと、
前記多段VIAホールの内壁面および前記半絶縁性基板の第2表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第2表面側から接続された接地電極と
を備え、
前記大口径VIAホールの中心が前記小口径VIAホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする半導体装置。 - 前記小口径VIAホールが、前記第2表面側に位置する部分の内径の幅が前記第1表面側に位置する部分の内径の幅よりも大きいテーパ領域を有すると共に、
前記大口径VIAホールが、前記第2表面側に位置する部分の内径の幅が前記第1表面側に位置する部分の内径の幅よりも大きいテーパ領域を有することを特徴とする請求項1記載の半導体装置。 - 請求項1又は2記載の半導体装置において、
前記半絶縁性基板は、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする半導体装置。 - 半絶縁性基板に対して、予めテーパのないマスク層をマスクとして垂直性の高い小口径VIAホールを形成する工程と、
前記半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する大口径VIAホールを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する小口径VIAホールを形成する工程と、
前記半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する大口径VIAホールを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項4又は5記載の半導体装置の製造方法において、
前記マスク層の材料がアルミニウムであることを特徴とする半導体装置の製造方法。 - 第1表面に電極が形成された半絶縁性基板の第2表面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する第1工程と、
前記マスク層上にレジスト層を形成する第2工程と、
光が通る領域を設けた第1マスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第1開口を形成する第3工程と、
第1開口を形成した前記レジスト層を加熱し、前記レジスト層の第1開口の周辺に第1開口側に向かって厚さが薄くなる第1テーパ領域を形成する第4工程と、
前記レジスト層の第1開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の第2表面の一部が露出する第2開口を形成すると共に、前記第2開口の周辺に第2開口側に向かって厚さが薄くなる第2テーパ領域を形成する第5工程と、
前記マスク層上に残った前記レジスト層を除去する第6工程と、
前記第2開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の第2表面側に位置する部分の内径の幅がこれよりも第1表面側に位置する部分の内径の幅よりも大きい第3テーパ領域を有する小口径VIAホールを形成する第7工程と、
前記第1乃至第7工程と同一の工程により、前記第1マスクパターンよりも幅の広い第2マスクパターンを用い、大口径VIAホールを形成する第8工程と、
前記小口径VIAホールおよび前記大口径VIAホールからなる多段VIAホールの内璧面に接地電極を形成する第9工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項4乃至7のいずれかに記載の半導体装置の製造方法において、
前記マスク層の材料がアルミニウムであることを特徴とする半導体装置の製造方法。 - 請求項4乃至8のいずれかに記載の半導体装置の製造方法において、
前記大口径VIAホールの中心が前記小口径VIAホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする半導体装置の製造方法。 - 請求項4乃至9のいずれかに記載の半導体装置の製造方法において、
前記半絶縁性基板は、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする半導体装置の製造方法。
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