CN112236844A - 硅上氮化镓器件中的寄生电容降低 - Google Patents

硅上氮化镓器件中的寄生电容降低 Download PDF

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Abstract

用于制造半导体结构的方法包括：在硅衬底上限定一个或更多个器件区域和一个或更多个互连区域；在硅衬底的互连区域中形成沟槽；使沟槽中的硅衬底氧化以形成二氧化硅区；在硅衬底的表面上形成第III族氮化物材料层；在氮化镓层的器件区域中形成器件；以及在互连区域中形成互连。二氧化硅区降低了互连与接地之间的寄生电容。

Description

硅上氮化镓器件中的寄生电容降低
技术领域
所公开的技术涉及硅上氮化镓(GaN)半导体器件，并且更具体地，涉及硅上GaN半导体器件中的寄生电容的降低。
背景技术
氮化镓晶体管用于高频功率放大器，因为氮化镓晶体管可以在高温和高电压下工作。这样的器件可以用于例如微波炉、医学应用如磁共振成像、移动电话系统的基站以及无线电通信。
氮化镓晶体管可以在硅衬底上制造。硅上GaN器件可以包括硅衬底和形成在硅衬底上的GaN层。在GaN层的顶表面上形成一个或更多个氮化镓晶体管和一个或更多个互连。互连可以包括互连线和接合焊盘。硅衬底的底表面可以被金属化以提供接地板。
尽管氮化镓晶体管表现出优异的性能，仍然需要改进的半导体结构和制造方法。
发明内容
发明人已经发现，硅上GaN结构的RF性能部分地受到衬底前侧上的互连与接地(例如，衬底背侧上的接地板)之间的寄生电容的限制。这样的寄生电容会降低器件在高频时的性能。因此，需要一种半导体结构和方法，其中至少部分地克服了衬底前侧上的互连与接地之间的寄生电容的影响。
所公开的技术提供了半导体结构和用于制造半导体结构的方法，其中，在互连与接地之间的衬底的至少一部分被介电常数低于衬底的介电常数的材料替代。因此，与前侧互连与接地之间的全部或大部分空间为衬底材料的结构相比，前侧互连与接地之间的电容降低。
在一些实施方式中，衬底可以是硅，并且低介电常数材料可以是二氧化硅。可以使用LOCOS(硅局部氧化)工艺来形成二氧化硅。由于前侧互连与接地之间的电容是前侧互连与接地之间的材料的介电常数的函数，因此介电常数的降低会降低寄生电容。
根据实施方式，一种用于制造半导体结构的方法包括：在硅衬底上限定一个或更多个器件区域和一个或更多个互连区域；在硅衬底的互连区域中形成沟槽；对沟槽中的硅衬底进行氧化以形成二氧化硅区；在硅衬底的表面上形成第III族氮化物材料层；在氮化镓层的器件区域中形成器件；以及在互连区域中形成互连。
在一些实施方式中，限定一个或更多个互连区域包括：在硅衬底上形成掩模层；以及通过去除一个或更多个互连区域中的掩模层来对掩模层进行图案化。
在一些实施方式中，该方法还包括在氧化沟槽中的硅衬底之后，将图案化的掩模层从硅衬底剥离。
在一些实施方式中，掩模层包括氮化硅。
在一些实施方式中，通过低压化学气相沉积形成掩模层。
在一些实施方式中，通过蚀刻形成沟槽。
在一些实施方式中，通过LOCOS(硅局部氧化)工艺来执行硅衬底的氧化。
在一些实施方式中，二氧化硅区的顶表面与硅衬底的顶表面共面。
在一些实施方式中，该方法还包括在形成第III族氮化物材料层之前对衬底和二氧化硅区的表面进行平坦化。
在一些实施方式中，形成第III族氮化物材料层包括氮化镓层的外延生长。
在一些实施方式中，形成器件包括形成氮化镓器件。
在一些实施方式中，形成互连包括形成互连线和/或接合焊盘。
在一些实施方式中，该方法还包括在形成互连之前去除互连区域中的第III族氮化物材料层。
在一些实施方式中，该方法还包括在硅衬底的背表面上形成金属层。
在一些实施方式中，该方法还包括在形成金属层之前对硅衬底进行减薄。
根据实施方式，一种半导体结构包括：硅衬底，其具有一个或更多个器件区域和一个或更多个互连区域；至少在器件区域中的在硅衬底的前侧上的第III族氮化物材料层；在器件区域中的一个或更多个器件；在互连区域中的一个或更多个互连；以及在互连与衬底的背侧上的金属层之间的在衬底的互连区域中的二氧化硅区。
在一些实施方式中，二氧化硅区的顶表面与硅衬底的顶表面共面。
在一些实施方式中，第III族氮化物材料层在器件区域中包括单晶氮化镓。
在一些实施方式中，器件包括氮化镓器件。
在一些实施方式中，互连包括互连线和/或接合焊盘。
在一些实施方式中，半导体结构还包括在硅衬底的背侧上的金属层。
根据实施方式，一种用于制造半导体结构的方法包括：在衬底上限定一个或更多个器件区域和一个或更多个互连区域；在衬底的互连区域中形成沟槽；以及在沟槽中形成介电常数低于衬底的介电常数的材料。
在一些实施方式中，该方法还包括在衬底的背表面上形成金属层。
在一些实施方式中，该方法还包括在衬底的前表面上形成第III族氮化物材料层。
在一些实施方式中，低介电常数材料包括二氧化硅。
在一些实施方式中，衬底包括硅衬底，并且形成低介电常数的材料包括硅衬底的热氧化以形成二氧化硅。
在一些实施方式中，该方法还包括在器件区域中形成器件以及在互连区域中形成互连。
根据实施方式，一种半导体结构包括：衬底，该衬底具有一个或更多个器件区域和一个或更多个互连区域；和至少在器件区域中的衬底的前侧上的第III族氮化物材料层；以及在衬底的互连区域中的材料，其介电常数低于衬底的介电常数。
附图说明
可以参考附图来理解所公开的技术，附图通过引用并入本文并且其中：
图1是根据实施方式的半导体结构的简化示意性截面图；以及
图2至图10示出了根据实施方式的用于制造半导体结构的过程。
具体实施方式
在图1中示出了根据实施方式的半导体结构10的简化示意性截面图。半导体结构10包括衬底例如硅衬底20、第III族氮化物材料层例如氮化镓层22、钝化/封装层24、一个或更多个器件30和32(图1示意性地示出)、以及一个或更多个互连40、42和44。器件30和32位于硅衬底20的一个或更多个器件区域50中，并且互连40、42和44位于硅衬底20的一个或更多个互连区域52中。器件30和32可以包括例如氮化镓晶体管，并且互连40、42和44可以包括例如一个或更多个金属互连线和/或一个或更多个金属接合焊盘。互连可以将衬底上的器件互连和/或可以提供外部连接。可以在硅衬底20的背侧上形成金属层60，并且金属层60可以用作接地板。
如图1进一步所示，半导体结构10包括形成在硅衬底20中的低介电常数材料区70、72和74。在低介电常数材料区70、72和74中，硅衬底20的硅被替换成介电常数低于硅衬底的介电常数的材料。在图1的实施方式中，低介电常数材料是二氧化硅，并且区70、72和74将被称为二氧化硅区70、72和74。硅的介电常数为11.65，并且二氧化硅的介电常数为3.9。二氧化硅区70、72和74分别位于互连40、42和44下面。因此，二氧化硅区70、72和74位于各个互连与硅衬底20的背侧上的金属层60之间。
寄生电容
互连42与金属层60之间的寄生电容在图1中表示为寄生电容器80。互连42形成寄生电容器的第一板，金属层60形成寄生电容器的第二板，并且在互连42和金属层60之间的结构的层形成寄生电容器的电介质。在互连40和44中的每个互连与金属层60之间也形成寄生电容器。寄生电容器使半导体结构的性能劣化。应当理解，寄生电容是在互连40、42、44和金属层60的区域上的分布效应。如已知的，平行板电容器的电容与平行板之间的介电材料的介电常数成比例。因此，可以通过在电容器的板之间设置介电常数比硅的介电常数低的介电材料来降低寄生电容。
在一些实施方式中，半导体结构在衬底的背表面上不包括金属层。然而，在这样的实施方式中，半导体结构可以在使用中接地，并且在互连与接地之间存在寄生电容，无论半导体结构是否在其背表面上包括金属层。
参照图1，互连42与金属层60之间的区被二氧化硅区72部分地填充。通过在互连42与金属层60之间提供二氧化硅区72，寄生电容器的介电材料的介电常数与作为介电材料的硅相比降低，从而降低了寄生电容。在其他实施方式中，低介电常数材料可以是具有低介电常数并且可以承受后续形成的第III族氮化物材料的外延生长温度的材料。
二氧化硅区70、72和74可以在半导体结构10上的一些或全部互连下面。此外，二氧化硅区70、72和74中的每个二氧化硅区应该实际尽可能多地在相应互连下面，以实现寄生电容的最大程度的降低。
衬底
如上所述，衬底可以包括硅(即，包含任何形式的元素硅的衬底)。一些实施方式涉及其至少一部分由硅制成的衬底。某些实施方式涉及其至少一部分(或其全部)由体硅制成的衬底。如本文所使用的，体硅是指任何形式的掺杂或未掺杂的元素Si。与氧化硅、碳化硅、氮化硅等相对，包含体硅的衬底可以包括例如至少一层掺杂或未掺杂的硅。可以在各种实施方式中使用的包含硅的衬底的示例包括但不限于体硅晶片、绝缘体上硅衬底、以及由硅合金制成的衬底(例如，锗化硅和碳化硅衬底)。在一些实施方式中，衬底包括硅衬底。如本文所用，硅衬底是指包括硅表面的任何衬底。合适的硅衬底的示例包括完全由硅组成的衬底(例如，体硅晶片)、绝缘体上硅(SOI)衬底和蓝宝石上硅(SOS)衬底。合适的硅衬底也包括复合衬底，该复合衬底具有接合至另一材料的硅晶片，所述另一材料为例如金刚石或碳的其他晶体形式、氮化铝(AlN)、碳化硅(SiC)或其他晶体或多晶材料。可以使用具有不同晶体取向的硅衬底，不过在某些但不是全部的实施方式中，单晶硅衬底可能是优选的。在一些实施方式中，使用硅(111)衬底。在某些实施方式中，使用硅(100)或(110)衬底。如本文所用，碳化硅衬底是指包括碳化硅表面的任何衬底。合适的碳化硅衬底的示例包括完全由碳化硅组成的衬底(例如，体碳化硅晶片)、碳化硅复合晶片(例如，包括碳化硅层和第二层为非碳化硅材料的晶片)等。
在一些实施方式中，衬底可以具有各种合适的厚度中的任何厚度。根据一些实施方式，衬底在处理以及任何晶片减薄之后的最终厚度小于150微米。根据某些实施方式，衬底具有小于100微米，小于50微米或更小的最终厚度。根据某些实施方式，可以基于例如成功的高产量半导体制造所需的最终器件和异质外延规格(例如，晶片翘曲和弯曲)来选择衬底的最终厚度。在一些实施方式中，衬底的厚度可以是在大规模晶片硅制造中使用的晶片直径的典型的半导体规格厚度(semi-spec thickness)。
第III族氮化物材料
如本文所用，术语“第III族氮化物材料”是指任何第III族元素氮化物化合物。第III族氮化物材料的非限制性示例包括氮化硼(BN)、氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)和氮化铊(TIN)，以及任何包含第III族元素和第V族元素的合金(例如，AlxGa(1-x)N、AlxInyGa(1-x-y)N、InyGa(1-y)N、AlxIn(1-x)N、GaAsaPbN(1-a-b)、AlxInyGa(1-x-y)AsaPbN(1-a-b)等)。通常，当存在时，砷和/或磷处于低浓度(例如，小于5重量百分比)。第III族氮化物材料可以是n型或p型掺杂的，也可以是本征的。第III族氮化物材料可以具有任何极性，包括但不限于Ga极性、N极性、半极性或非极性晶体取向。第III族氮化物材料还可以包括纤锌矿、锌锌矿或混合多型体，并且可以包括单晶、多晶或非晶结构。
在一些实施方式中，第III族氮化物材料区包括氮化镓材料。如本文所用，短语“氮化镓材料”是指氮化镓(GaN)及其任何合金，例如氮化铝镓(AlxGa(1-x)N)、氮化铟镓(InyGa(1-y)N)、铝铟氮化镓(AlxInyGa(1-x-y)N)、砷化砷化磷氮化物(GaAsaPbN(1-a-b))、铝铟镓砷化磷氮化物(AlxInyGa(1-x-y)AsaPbN(1-a-b))等。在某些实施方式中，第III族氮化物材料区包括GaN。根据一些实施方式，第III族氮化物材料区是外延的第III族氮化物材料区。在某些实施方式中，第III族氮化物材料区包括异质结二维电子气(2DEG)区或二维空穴气(2DHG)。在一些实施方式中，第III族氮化物材料区包括掺杂的同质结和/或掺杂的异质结。
过程
参照图2至图10描述根据实施方式的用于制造半导体结构的过程，图2至图10示出了该过程的步骤。将理解的是，可以省略本文描述的一个或更多个步骤，并且可以在整个过程中包括其他步骤。在一些实施方式中，过程的步骤可以以与本文描述的顺序不同的顺序执行。
参照图2，该过程从硅衬底20开始。硅衬底20可以是p型或n型并且可以具有任何合适的导电性。硅衬底20可以具有在500μm至1000μm的范围内的厚度，但这不是限制性的。在一个示例中，硅衬底可以是625μm，直径100mm的0.02Ω-cm硼掺杂的硅。硅衬底20被称为具有前侧28和背侧26。衬底的其他示例包括但不限于675μm，直径150mm的0.02Ω-cm的硅；725μm，直径200mm的0.02Ω-cm的硅；以及775μm，直径300mm的0.02Ω-cm的硅。
参照图3，在硅衬底20的顶表面上形成诸如氮化硅掩模层110的掩模层。氮化硅掩模层110可以通过低压化学气相沉积(LPCVD)形成并且可以具有
Figure BDA0002739963380000071
至
Figure BDA0002739963380000072
的厚度，但这不是限制性的。其他合适的掩膜层包括等离子体增强(PECVD)氮化硅(>550C沉积温度/零捕获氢)、溅射氮化硅、氮化硅的原子层沉积(ALD)或具有或不具有添加的LPCVD氮化硅层的这些膜的分层组合。可以使用附接至硅衬底、可以通过标准的光刻工艺进行图案化以及可以经受硅氧化温度的任何非氧化材料。
参照图4，使用常规图案化技术来对氮化硅掩模层110进行图案化。例如，将限定氮化硅层110的要去除的区域的掩模放置在氮化硅层110上方，并且执行蚀刻步骤。图案化掩模通过典型的光刻工艺形成，该工艺采用暂时施加至氮化硅掩模层表面的光敏有机聚合物(光刻胶)。通过标准干法刻蚀等离子体、RIE(反应离子刻蚀)或ICP(感应耦合等离子体)技术将光刻胶图案转移至氮化硅掩模层。然后通过干法或湿法化学过程除去临时的图案化光刻胶。
在图案化之后，氮化硅层110在器件区域50中保留并且在互连区域52中被去除以使硅衬底20露出。将理解的是，器件区域50不一定与器件占据的区域匹配，并且互连区域52不一定与互连占据的区域匹配。相反，互连区域52限定其中硅衬底20至少部分地被低介电常数材料替代的区域，而器件区域50限定其中硅衬底20不被低介电常数材料替代的区域。互连可以从互连区域延伸到器件区域，以便连接至器件。
参照图5，对由图案化氮化硅层110部分地覆盖的衬底20执行蚀刻步骤。蚀刻过程去除硅衬底的未被氮化硅层110覆盖的部分。特别地，蚀刻过程去除互连区域52中的衬底20的硅，以形成沟槽130、132和134。沟槽130、132和134形成为具有基于后续形成的氧化物区的期望厚度的受控深度136。沟槽130、132和134的深度136可以被限定为在沟槽形成之后且在氧化之前从器件区域50中的硅衬底20的顶表面到沟槽130、132和134中的硅衬底20的表面138的深度。沟槽的深度取决于最终结构中衬底20的厚度，并且可以为衬底厚度的0.5％至10％。在一个示例中，沟槽130、132和134的深度136可以为约5微米，以形成深度为约10微米的氧化物区。将理解的是，该示例不是限制性的。氮化硅层110的部分120和122下方的器件区域50不受蚀刻过程的影响。
参照图6，对由氮化硅层110的部分120和122掩盖的衬底20执行热氧化步骤。该热氧化步骤使沟槽130、132和134中的硅衬底20被氧化，而由氮化硅层110的部分120和122掩盖的器件区域50不受影响。特别地，沟槽130、132和134中的硅被氧化以形成二氧化硅。继续热氧化步骤，直到二氧化硅填充沟槽130、132和134，以分别形成二氧化硅区70、72和74。执行热氧化步骤，直到二氧化硅区70、72和74的顶表面与器件区域50中的硅衬底20的顶表面基本共面为止。热氧化步骤可以是LOCOS工艺的一部分。
在硅的热氧化之后，二氧化硅区在沟槽形成之后且氧化之前在沟槽表面138的上方和下方延伸。特别地，在氧化之前，大约54％的二氧化硅厚度(表示为厚度140)在沟槽表面138上方，并且在氧化之前，大约46％的二氧化硅厚度(表示为厚度142)在沟槽表面138下方。通过适当选择沟槽深度和热氧化参数，可以形成二氧化硅区70、72和74，其几乎是沟槽深度的两倍并且与器件区域50中的硅衬底20的顶表面共面或几乎共面。
对于大气压，典型的氧化温度的范围为1000摄氏度至1200摄氏度。通过将氢和氧结合以产生饱和蒸汽环境来形成氧化物质。时间用作增加所需二氧化硅厚度的可变参数。HiPOX(高压氧化)系统的使用可以减少产生所需二氧化硅厚度所需的温度和时间二者。在此HiPOX过程中，氢和氧再次结合以产生蒸汽，但压力显著增加，范围通常为大气压的10倍至25倍。
参照图7，通过蚀刻从硅衬底20的表面剥离氮化硅层110。在通常在120摄氏度至200摄氏度之间的范围内的高温下经由磷酸去除氮化硅掩模层。替代性地，可以通过对硅表面进行化学机械抛光来去除氮化硅膜。在去除氮化硅层110之后，硅衬底20的表面在器件区域50中暴露，而二氧化硅在互连区域52中暴露。优选地，在器件区域50中的硅与互连区域52中的二氧化硅之间的边界上保持表面的平坦性。在一些实施方式中，可以对硅衬底的表面进行抛光以确保平坦的表面。
参照图8，执行外延生长步骤。特别地，通过外延生长在硅衬底20的顶表面上形成氮化镓层22或其他第III族氮化物材料层。氮化镓层22的厚度可以在0.8μm至6μm的范围内，但这不是限制性的。如图8所示，氮化镓层22可以在器件区域50中包括单晶氮化镓152，并且可以在互连区域52中包括多晶氮化镓154。单晶氮化镓152形成在硅衬底20上，并且多晶氮化镓154形成在二氧化硅区70、72和74上。然后，在氮化镓层22上形成钝化/封装层24。在一些实施方式中，可以在制造互连40、42和44之前去除互连区域52中的多晶氮化镓154。
参照图9，在器件区域50中制造器件30和32，并且在互连区域52中制造互连40、42和44。通过在钝化/封装层24中蚀刻出开口并且形成例如源极、栅极和漏极结构而形成器件30和32。互连40、42、44沉积在钝化/封装层24的顶表面上，并且电连接至器件30和32中的一个或更多个。器件30和32的连接未示出，并且可能发生在附图的平面之外。
可以在每个器件区域50中形成一个或更多个器件，例如氮化镓晶体管。此外，可以在每个互连区域52中形成一个或更多个互连。互连可以是用于互连器件和/或接合焊盘的互连线、用于外部连接线的接合的接合焊盘或两者。互连线和接合焊盘可以被制造为至少一个图案化的金属层。可以根据已知技术来制造有源器件30和32以及互连40、42和44。
参照图10，通过减薄背侧来降低硅衬底20的厚度。使用蜡或提供至载体晶片的临时接合的其他有机聚合物将硅晶片上的GaN以前侧朝下的方式安装在载体衬底上，载体衬底在执行减薄工艺时提供支承有源器件晶片的坚固架(rugged handle)。载体材料可以是蓝宝石、玻璃、硅或碳化硅。实际的减薄是通过采用典型的半导体金刚石砂轮磨削工艺来去除大量不需要的硅而实现的。然后，硅的研磨之后利用胶体二氧化硅进行化学机械抛光，以去除残留的研磨损伤。可以将衬底20的厚度降低至50μm至100μm范围内的最终厚度，但这不是限制性的。在减薄硅衬底20之后，在减薄的衬底的背表面上形成金属层60。金属层60可以具有在1μm至6μm范围内的厚度，并且可以用作半导体器件的接地板。
在完成的半导体结构10中，互连40、42和44中的每个互连可以通过多晶氮化镓154、二氧化硅区70、72和74以及硅衬底20与互连区域52中的金属层60分开。因为硅衬底20在互连区域52中被具有比硅低的介电常数的二氧化硅部分地替代，因此互连40、42和44中的每个互连与金属层60之间的材料的总介电常数降低。介电常数的降低继而使互连40、42和44与金属层60之间的寄生电容降低，从而改进了特别是在高频下的性能。将理解的是，可以通过使这些区域的厚度相对于硅衬底20的总厚度增加和/或通过增加互连40、42和44之下的二氧化硅区70、72和74的面积来增加二氧化硅区70、72和74的有益效果。
在本文所述的实施方式中，硅衬底20的位于互连下面的部分被介电常数比硅低的二氧化硅替代。在其他实施方式中，互连区域52中的硅可以被介电常数比硅低并且可以承受随后形成的第III族氮化物材料的外延生长温度的其他材料替代，以实现寄生电容的降低。在另外的实施方式中，衬底20可以是与硅不同的材料，例如碳化硅。
在另外的实施方式中，器件区域50中的器件可以是任何合适的有源电路部件和/或无源电路部件，并且每个器件区域50可以包括相同或不同类型的一个或更多个电路部件。在一些实施方式中，半导体结构包括单个器件区域50和单个互连区域52。器件区域50的数量和互连区域52的数量不是限制性的。
已经将半导体结构描述为包括第III族氮化物材料层。在一些实施方式中，除了第III族氮化物材料层之外，半导体结构还包括一个或更多个层，包括但不限于扩散阻挡层、成核层和/或缓冲层。
使用半导体结构的器件
根据某些实施方式，本文描述的半导体结构可以形成各种半导体器件的基础。合适的器件包括但不限于诸如晶体管(例如，场效应晶体管(FET)；增强或耗尽模式)、肖特基二极管的分立器件，以及包括发光二极管(LED)和激光二极管的发光器件。同样地，合适的器件还包括集成电路(例如，单片微波集成电路(MMIC)、两个或多个分立器件的组合，例如用于前端模块(FEM)的组装)。根据某些但未必是全部的实施方式，特别有利的是将这些结构用于在高频率(例如，对于某些电源管理应用而言，工作频率为100MHz或更高；对于某些RF应用而言，工作频率为1GHz或更高)下工作的器件中。使用在较高频率下工作的第III族氮化物器件的非限制性示例包括电源管理分立器件以及用于切换、整流、监测或控制从电源到负载的电力的集成电路(例如，降压转换器、升压转换器、半桥、H桥、全桥、三相桥和多相桥)。RF应用的其他非限制性示例包括用于与无线和有线通信、RF能量、RF等离子体照明、无线充电、RF感应和微波加热相关的发送和接收功能的分立器件和集成电路、RF火花塞、ISM、医疗器件、RADAR和电子战及对策器件。在某些实施方式中，在芯片上可以存在结合RF器件和开关器件二者的用于监测、切换或控制从电源到负载的电力输送的集成电路和/或多个管芯。
根据某些实施方式，器件具有通常至少部分地形成在第III族氮化物材料区中(例如，在第III族氮化物材料器件区的一个或更多个层比如一个或更多个氮化镓材料层中)的有源区。根据一些实施方式，器件包括各种其他功能层和/或特征(例如，电极、电介质区、场板层等)。
根据某些实施方式，半导体结构包括晶体管(例如，场效应晶体管(FET))。根据某些实施方式，晶体管可以包括源电极和漏电极。源电极和漏电极可以彼此电隔离。例如，在一些实施方式中，源电极和漏电极通过介电材料在空间上分开。在一些实施方式中，晶体管还包括栅电极。栅电极可以是肖特基栅电极或绝缘栅电极。根据某些实施方式，在使用期间，在栅电极上施加电压可以产生和/或改变至少部分地位于源电极与漏电极之间的电场，使得电子从源电极转移到漏电极。可以与本文所述的某些实施方式结合使用的合适的晶体管(例如，FET)包括耗尽模式(常开)晶体管和增强模式(常关)晶体管。
虽然本文已描述并阐明了本发明的一些实施方式，但是本领域普通的技术人员将容易预见用于执行功能和/或获得结果和/或本文所描述的一个或更多个优点的各种其他方法和/或结构，并且每个这样的变化和/或修改认为在本技术的范围内。更一般地，本领域技术人员将容易地理解本文所述的全部参数、尺寸、材料以及构型意为示例性的并且实际的参数、尺寸、材料和/或构型将取决于具体应用或使用的本技术的教示的应用。本领域的技术人员将理解(或者能够使用仅仅只是常规实验来确定)本文所描述的技术的具体实施方式的许多等同方案。因此，应理解呈现上述实施方式仅仅用于示例，并且在附加的权利要求及其等同方案的范围内，本技术可以不像具体描述和所要求保护的那样来实施。本技术针对本文所描述的每个个别的特性、系统、物、材料和/或方法。另外，如果这些特性、系统、物、材料和/或方法不相互矛盾，则两个或更多个这样的特性、系统、物、材料和/或方法的任意组合包括在本技术的范围内。
如本文定义和使用的，所有定义应当被理解为控制字典定义、通过引用并入的文献中的定义和/或所定义术语的普通含义。
如本文在说明书和权利要求书中使用的，不定冠词“一”和“一个”应当被理解为是指“至少一个”，除非清楚地相反指出。
如本文在说明书和权利要求书中所使用的，短语“和/或”应当被理解为是指这样连接的元件中的“任一个或两个”，即在一些情况下连接地存在的元件，而在其他情况下分离地存在的元件。除了由“和/或”子句具体标识的元件之外，可以可选地存在其他元件，无论与具体标识的那些元件相关还是不相关，除非明确相反指示。因此，作为非限制性示例，当结合开放式语言(例如“包括”)使用时，对“A和/或B”的引用在一个实施方式中可以仅指A(可选地包括除B之外的元件)；在另一个实施方式中，仅指B(可选地包括除A之外的元件)；在又一个实施方式中，指A和B(可选地包括其他元件)等。
如在在本文的说明书和权利要求书中所用的，“或”应当被理解为具有与如上所定义的“和/或”相同的含义。例如，当分离列表中的项时，“或”或者“和/或”应当被解释为包含性的，即包括多个元素或元素列表中的至少一个但也包括多个元素或元素列表中的多于一个，以及可选地包括其他未列出的项。只有明确相反地指示的术语例如“仅一个”或“恰好一个”或者当在权利要求中使用时，“由...组成”将指的是包括多个元素或元素列表中的恰好一个元素。一般而言，本文中使用的术语“或”在其前面是排他性术语例如“任一个”、“一个”、“仅一个”或者“恰好一个”时，仅应当被解释为指示排他性替选(即“一个或另一个但不是两个”)。“主要由...组成”在权利要求书中使用时，将具有其在专利法领域中使用的普通含义。
如在说明书和权利要求中所使用，短语“至少一个”在指代一个或更多个要素的列表时，应理解为指从要素列表中的任何一个或更多个要素中选出的至少一个要素，而不一定包括在要素列表中所具体列举的每个或每一个要素中的至少一个，并且不排除要素列表中的要素的任何组合。该限定还允许可选地存在除短语“至少一个”所指的要素列表中具体确定的要素之外的要素，无论与具体确定的这些要素相关还是不相关。因此，作为非限定性示例，“A和B中的至少一个”(或者，等同地，“A或B中的至少一个”，或者等同地，“A和/或B中的至少一个”)在一个实施方式中可以指至少一个A，可选地包括多于一个A，没有B存在(并且可选地包括除B之外的要素)；在另一实施方式中，指至少一个B，可选地包括多于一个B，没有A存在(并且可选地包括除A之外的要素)；在又一实施方式中，指至少一个A，可选地包括多于一个A，并且至少一个B，可选地包括多于一个B(并且可选地包括其他要素)；等。
在权利要求以及上述的说明书中，全部的连接词，如“包含”、“包括”、“带有”“具有”、“含有”、“涉及”、“持有”等应理解为开放式的，即意指包括但不限于。只有连接词“由……组成”和“基本上由……组成”可以分别是封闭性的或半封闭性的连接词，如在美国专利局专利审查程序手册(2111.03节)中详细解释的。
已经详细描述了本文描述的技术的几个实施方式，本领域技术人员将容易想到各种修改和改进。这样的修改和改进旨在落入本公开内容的精神和范围内。因此，前面的描述仅是示例性的，而无意作为限制。所述技术仅由所附权利要求书及其等同物所限定。

Claims (29)

1.一种用于制造半导体结构的方法，所述方法包括：
在硅衬底上限定一个或更多个器件区域和一个或更多个互连区域；
在所述硅衬底的所述互连区域中形成沟槽；
对所述沟槽中的所述硅衬底进行氧化以形成二氧化硅区；
在所述硅衬底的表面上形成第III族氮化物材料层；
在氮化镓层的器件区域中形成器件；以及
在所述互连区域中形成互连。
2.根据权利要求1所述的方法，其中，限定一个或更多个互连区域包括：在所述硅衬底上形成掩模层，以及通过去除所述一个或更多个互连区域中的所述掩模层来对所述掩模层进行图案化。
3.根据权利要求2所述的方法，还包括：在使所述沟槽中的所述硅衬底氧化之后，将图案化的掩模层从所述硅衬底剥离。
4.根据权利要求2所述的方法，其中，所述掩模层包括氮化硅。
5.根据权利要求2所述的方法，其中，通过低压化学气相沉积形成所述掩模层。
6.根据权利要求1所述的方法，其中，通过蚀刻形成所述沟槽。
7.根据权利要求1所述的方法，其中，通过LOCOS(硅局部氧化)工艺来执行所述硅衬底的氧化。
8.根据权利要求7所述的方法，其中，所述二氧化硅区的顶表面与所述硅衬底的顶表面共面。
9.根据权利要求1所述的方法，还包括：在形成所述第III族氮化物材料层之前，对所述衬底和所述二氧化硅区的表面进行平坦化。
10.根据权利要求1所述的方法，其中，形成所述第III族氮化物材料层包括氮化镓层的外延生长。
11.根据权利要求1所述的方法，其中，形成器件包括形成氮化镓器件。
12.根据权利要求1所述的方法，其中，形成互连包括形成互连线和/或接合焊盘。
13.根据权利要求1所述的方法，还包括：在形成所述互连之前，去除所述互连区域中的所述第III族氮化物材料层。
14.根据权利要求1所述的方法，还包括在所述硅衬底的背表面上形成金属层。
15.根据权利要求14所述的方法，还包括在形成所述金属层之前对所述硅衬底进行减薄。
16.一种半导体结构，包括：
硅衬底，所述硅衬底具有一个或更多个器件区域以及一个或更多个互连区域；
至少在所述器件区域中的所述硅衬底的前侧上的第III族氮化物材料层；
在所述器件区域中的一个或更多个器件；
在所述互连区域中的一个或更多个互连；以及
在所述互连与所述衬底的背侧上的金属层之间的所述衬底的所述互连区域中的二氧化硅区。
17.根据权利要求16所述的半导体结构，其中，所述二氧化硅区的顶表面与所述硅衬底的顶表面共面。
18.根据权利要求16所述的半导体结构，其中，所述第III族氮化物材料层在所述器件区域中包括单晶氮化镓。
19.根据权利要求16所述的半导体结构，其中，所述器件包括氮化镓器件。
20.根据权利要求16所述的半导体结构，其中，所述互连包括互连线和/或接合焊盘。
21.根据权利要求16所述的半导体结构，还包括在所述硅衬底的背侧上的金属层。
22.一种用于制造半导体结构的方法，所述方法包括：
在衬底上限定一个或更多个器件区域和一个或更多个互连区域；
在所述衬底的所述互连区域中形成沟槽；以及
在所述沟槽中形成介电常数低于所述衬底的介电常数的材料。
23.根据权利要求22所述的方法，还包括在所述衬底的背表面上形成金属层。
24.根据权利要求22所述的方法，还包括在所述衬底的前表面上形成第III族氮化物材料层。
25.根据权利要求22所述的方法，其中，所述低介电常数材料包括二氧化硅。
26.根据权利要求22所述的方法，其中，所述衬底包括硅衬底，并且其中，形成所述低介电常数材料包括对所述硅衬底进行热氧化以形成二氧化硅。
27.根据权利要求22所述的方法，还包括在所述器件区域中形成器件，以及在所述互连区域中形成互连。
28.一种半导体结构，包括：
衬底，所述衬底具有一个或更多个器件区域以及一个或更多个互连区域；
至少在所述器件区域中的所述衬底的前侧上的第III族氮化物材料层；以及
在所述衬底的所述互连区域中的介电常数低于所述衬底的介电常数的材料。
29.根据权利要求28所述的半导体结构，还包括在所述衬底的背表面上的金属层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113508467A (zh) * 2021-03-30 2021-10-15 英诺赛科(苏州)科技有限公司 在图案化衬底上的iii族氮化物半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158575B2 (en) * 2018-06-05 2021-10-26 Macom Technology Solutions Holdings, Inc. Parasitic capacitance reduction in GaN-on-silicon devices
US20220093790A1 (en) * 2020-09-23 2022-03-24 Intel Corporation Co-integrated gallium nitride (gan) and complementary metal oxide semiconductor (cmos) integrated circuit technology

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056244A1 (en) * 2010-09-02 2012-03-08 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon Substrates and other substrates
CN102637734A (zh) * 2011-02-09 2012-08-15 联华电子股份有限公司 化合物半导体装置及化合物半导体装置的制造方法
CN103493206A (zh) * 2011-02-02 2014-01-01 特兰斯夫公司 Iii-n器件结构和方法
US20140197461A1 (en) * 2013-01-14 2014-07-17 International Rectifier Corporation Semiconductor Structure Including A Spatially Confined Dielectric Region
JP2015060893A (ja) * 2013-09-17 2015-03-30 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
WO2002003420A2 (en) * 2000-06-30 2002-01-10 Motorola, Inc., A Corporation Of The State Of Delaware Integrated circuit radio architectures
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US20030015707A1 (en) * 2001-07-17 2003-01-23 Motorola, Inc. Integrated radio frequency , optical, photonic, analog and digital functions in a semiconductor structure and method for fabricating semiconductor structure utilizing the formation of a compliant substrate for materials used to form the same
US20030030504A1 (en) 2001-08-10 2003-02-13 Telefonaktiebolaget Lm Ericsson Tunable impedance matching circuit for RF power amplifier
WO2005060007A1 (en) 2003-08-05 2005-06-30 Nitronex Corporation Gallium nitride material transistors and methods associated with the same
US7071498B2 (en) 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US7372334B2 (en) 2005-07-26 2008-05-13 Infineon Technologies Ag Output match transistor
JP2007060616A (ja) 2005-07-29 2007-03-08 Mitsubishi Electric Corp 高周波電力増幅器
US8076994B2 (en) 2007-06-22 2011-12-13 Cree, Inc. RF power transistor packages with internal harmonic frequency reduction and methods of forming RF power transistor packages with internal harmonic frequency reduction
JP2009232076A (ja) 2008-03-21 2009-10-08 Mitsubishi Electric Corp 高周波電力増幅器
US7986184B2 (en) 2009-12-18 2011-07-26 Nxp B.V. Radio frequency amplifier with effective decoupling
JP2011193191A (ja) * 2010-03-15 2011-09-29 Renesas Electronics Corp 半導体集積回路およびそれを内蔵した高周波モジュール
US8416023B2 (en) 2010-06-08 2013-04-09 Nxp B.V. System and method for compensating for changes in an output impedance of a power amplifier
TWI446761B (zh) 2011-04-01 2014-07-21 Htc Corp 動態進行阻抗匹配之方法及通訊裝置
US8310305B1 (en) 2011-04-14 2012-11-13 Rockwell Collins, Inc. Tapered-impedance distributed switching power amplifiers
JP5260801B2 (ja) 2011-05-24 2013-08-14 パナソニック株式会社 高周波増幅回路
JP6085442B2 (ja) * 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9773884B2 (en) * 2013-03-15 2017-09-26 Hrl Laboratories, Llc III-nitride transistor with engineered substrate
US9419568B2 (en) 2013-06-03 2016-08-16 Skyworks Solutions, Inc. Circuits and methods related to power amplifier efficiency based on multi-harmonic approximation
JP6156015B2 (ja) * 2013-09-24 2017-07-05 三菱電機株式会社 半導体装置及びその製造方法
US9438200B2 (en) 2014-03-26 2016-09-06 Teledyne Wireless, Llc Compact broadband impedance transformer
US10290566B2 (en) 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
JP6190399B2 (ja) 2015-01-28 2017-08-30 株式会社東芝 高周波半導体増幅器
US9871107B2 (en) * 2015-05-22 2018-01-16 Nxp Usa, Inc. Device with a conductive feature formed over a cavity and method therefor
US9748344B2 (en) 2015-07-08 2017-08-29 Coorstek Kk Nitride semiconductor substrate having recesses at interface between base substrate and initial nitride
US10453679B2 (en) * 2015-08-28 2019-10-22 Intel Corporation Methods and devices integrating III-N transistor circuitry with Si transistor circuitry
US9806159B2 (en) 2015-10-08 2017-10-31 Macom Technology Solutions Holdings, Inc. Tuned semiconductor amplifier
US10665577B2 (en) * 2015-12-21 2020-05-26 Intel Corporation Co-integrated III-N voltage regulator and RF power amplifier for envelope tracking systems
US20170302245A1 (en) 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. Ultra-broad bandwidth matching technique
US10083856B2 (en) * 2016-08-01 2018-09-25 Taiwan Semiconductor Manufacturing Company Limited Isolation regions for semiconductor structures and methods of forming the same
KR102202173B1 (ko) * 2017-04-28 2021-01-12 미쓰비시덴키 가부시키가이샤 반도체 장치
TWI701715B (zh) * 2017-06-06 2020-08-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
US11158575B2 (en) * 2018-06-05 2021-10-26 Macom Technology Solutions Holdings, Inc. Parasitic capacitance reduction in GaN-on-silicon devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056244A1 (en) * 2010-09-02 2012-03-08 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon Substrates and other substrates
CN103493206A (zh) * 2011-02-02 2014-01-01 特兰斯夫公司 Iii-n器件结构和方法
CN102637734A (zh) * 2011-02-09 2012-08-15 联华电子股份有限公司 化合物半导体装置及化合物半导体装置的制造方法
US20140197461A1 (en) * 2013-01-14 2014-07-17 International Rectifier Corporation Semiconductor Structure Including A Spatially Confined Dielectric Region
JP2015060893A (ja) * 2013-09-17 2015-03-30 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113508467A (zh) * 2021-03-30 2021-10-15 英诺赛科(苏州)科技有限公司 在图案化衬底上的iii族氮化物半导体器件

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