CN112599523A - 集成晶体管器件及形成其的方法 - Google Patents

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姚福伟
蔡俊琳
余俊磊
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Abstract

在一些实施例中，本公开涉及一种集成晶体管器件及形成其的方法，所述集成晶体管器件包含布置在衬底上方的第一势垒层。另外，未掺杂层可以布置在第一势垒层上方且具有横向紧接p沟道器件区的n沟道器件区。未掺杂层的n沟道器件区具有最顶部表面，所述最顶部表面高于未掺杂层的p沟道器件区的最顶部表面。集成晶体管器件可更包括未掺杂层的n沟道器件区上方的第二势垒层。第一栅极电极布置在第二势垒层上方，且第二栅极电极布置在未掺杂层的p沟道器件区上方。本公开提供了防止形成寄生沟道，进而产生可靠的集成晶体管器件。

Description

集成晶体管器件及形成其的方法
技术领域
本公开的实施例涉及集成晶体管器件及形成集成晶体管器件的方法。
背景技术
现代集成芯片包括形成于半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。集成芯片(integrated chips；IC)可取决于IC的应用而使用许多不同类型的晶体管器件。近年来，对于蜂窝式器件和射频(radio frequency，RF)器件的市场增大已引起高压晶体管器件的使用显著增加。因此，相较于硅类半导体器件，高电子迁移率晶体管(highelectron mobility transistor，HEMT)器件已由于较高电子迁移率和宽带隙而受到增加的关注。这类高电子迁移率和宽带隙允许改良的性能(例如，快速切换速度、低噪声)和高温应用。
发明内容
本公开实施例的一种集成晶体管器件，包括：第一势垒层，布置在衬底上方；未掺杂层，布置在所述第一势垒层上方，其中所述未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中所述未掺杂层的所述n沟道器件区具有最顶部表面，所述最顶部表面高于所述未掺杂层的所述p沟道器件区的最顶部表面；第二势垒层，在所述未掺杂层的所述n沟道器件区上方第一栅极电极，布置在所述第二势垒层上方；以及第二栅极电极，布置在所述未掺杂层的所述p沟道器件区上方。
本公开实施例的一种集成晶体管器件，包括：第一III/V半导体层，布置在衬底上方；未掺杂二元III/V半导体层，布置在所述第一III/V半导体层上方，其中所述未掺杂二元III/V半导体层具有在p沟道器件区横向旁侧的n沟道器件区，其中相较于所述p沟道器件区，所述n沟道器件区具有更大厚度；第二III/V半导体层，布置在所述未掺杂二元III/V半导体层的所述n沟道器件区上方；掺杂二元III/V源极区以及掺杂二元III/V漏极区，布置在所述未掺杂二元III/V半导体层的所述p沟道器件区上方；第一栅极电极，布置在所述第二III/V半导体层上方；以及第二栅极电极，布置在所述未掺杂二元III/V半导体层上方且布置在所述掺杂二元III/V源极区与所述掺杂二元III/V漏极区之间。
本公开实施例的一种形成集成晶体管器件的方法，包括：将第一势垒层沉积在衬底上方，其中所述衬底包括横向紧接p沟道器件区且连续连接到所述p沟道器件区的n沟道器件区；将未掺杂层沉积在所述第一势垒层上方；将第二势垒层沉积在所述未掺杂层上方；在所述衬底的所述p沟道器件区上执行第一刻蚀工艺来移除所述衬底的所述p沟道器件区上的所述第二势垒层且移除所述衬底的所述p沟道器件区上的所述未掺杂层的上部部分，其中所述衬底的所述p沟道器件区上的所述未掺杂层的下部部分具有上部表面，所述上部表面低于所述衬底的所述n沟道器件区上的所述未掺杂层的最上表面；在所述衬底的所述p沟道器件区上的所述未掺杂层的所述下部部分上方选择性地形成掺杂层；形成布置在所述第二势垒层上方的第一栅极电极；以及形成布置在所述未掺杂层的所述下部部分上方的第二栅极电极。
附图说明
当结合附图阅读时从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各个特征的尺寸。
图1示出了集成高电子迁移率晶体管(HEMT)器件的一些实施例的截面图，所述集成高电子迁移率晶体管器件在同一衬底上具有n沟道器件和p沟道器件。
图2示出了集成HEMT器件的一些额外实施例的截面图，所述集成HEMT器件在同一衬底上具有n沟道器件和p沟道器件。
图3示出了集成HEMT器件的一些实施例的截面图，所述集成HEMT器件在同一衬底上具有高压功率器件、n沟道器件以及p沟道器件。
图4到图20示出了形成集成HEMT器件的方法的一些实施例的截面图，所述集成HEMT器件在同一衬底上具有n沟道器件和p沟道器件。
图21示出了对应于图4到图20的方法的一些实施例的流程图。
[附图标号说明]
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000：截面图；
102：衬底；
102a：n沟道器件区；
102b：p沟道器件区；
104：第一势垒层；
106：第一未掺杂层；
106a：薄片；
106i：中间上部表面；
106t：最顶部表面；
108：第二势垒层；
110：n沟道器件；
112：p沟道器件；
114：介电结构；
116a：第一接触件；
116b：第二接触件；
118：第一栅极电极；
120：第一掺杂层；
121：第二掺杂层；
122a：第三接触件；
122b：第四接触件；
123：第三掺杂层；
124：第二栅极电极；
126：隔离区；
130：第一异质结；
132：第二异质结；
202：接触孔；
302：高压功率器件；
316a：第五接触件；
316b：第六接触件；
318：第三栅极电极；
320：缓冲堆叠；
322：第二缓冲层；
324：第一缓冲层；
330：第四掺杂层；
340：第三异质结；
406：第一未掺杂材料；
408：第二势垒材料；
420：掺杂材料；
502：第一掩模层；
602：第一刻蚀工艺；
620：图案化掺杂层；
702：第二掩模层；
704：开口；
802：选择性掺杂层；
804：外延生长工艺；
902：第三掩模层；
1002：第二刻蚀工艺；
1102：隔离植入工艺；
1104：第四掩模层；
1106：第一开口；
1202：介电层；
1204：接触开口；
1302：导电层；
1402：第五掩模层；
1602：额外介电层；
1702：第一栅极开口；
1704：第二栅极开口；
1706：介电层；
1802：栅极层；
2100：方法；
2102、2104、2106、2108、2110、2112、2114、2116、2118、2120、2122：动作；
d1：第一距离；
t1：第一厚度；
t2：第二厚度；
t3：第三厚度；
w1：第一宽度；
w2：第二宽度；
w3：第三宽度。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可能在各个实例中重复附图标记和/或字母。这一重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，为了易于描述，在本文中可使用例如“在…下面”、“低于”、“下部”、“高于”、“上部”以及类似术语的空间相关术语，以描述如图中所示出的一个元件或特征相对于另一元件或特征的关系。除图中所描绘的定向外，空间相对术语意欲涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词因此可同样地进行解释。
高电子迁移率晶体管(HEMT)器件包含异质结，所述异质结位于具有不同带隙的两种材料之间的界面处且充当HEMT器件的沟道区。在增强模式器件(例如，增强模式场效应晶体管(enhancement-mode field effect transistor，E-FET))中，HEMT器件使用栅极到源极电压来将HEMT器件切换为“开启”(例如，以“接通”源极与漏极之间的电流)。在耗尽模式器件(例如，耗尽模式场效应晶体管(depletion-mode field effect transistor，D-FET))中，HEMT器件使用栅极到源极电压来将器件切换为“关闭”(例如，“断开”源极与漏极之间的电流)。
举例来说，在n沟道HEMT器件的增强模式下，异质结处的导电带具有降至费米能级(Fermi level)以下且与费米能级相交的尖谷，进而在施加栅极到源极电压时在异质结处形成二维电子气体(two-dimensional electron gas，2DEG)。举例来说，在p沟道HEMT器件的增强模式下，异质结处的价带展现在费米能级以上且与费米能级相交的峰，进而在施加栅极到源极电压时在异质结处形成二维空穴气体(two-dimensional hole gas，2DHG)。在一些应用中，将p沟道HEMT器件和n沟道HEMT器件集成到同一衬底上。然而，寄生2DEG和2DHG可能形成，干扰所需2DEG和2DHG且降低器件性能。
在集成HEMT器件的一些实施例中，可将第一未掺杂III-V层安置于衬底上方且可将势垒层安置于第一未掺杂III-V层上方。可将n沟道器件安置在衬底的n沟道器件区上，部分地包括将第二未掺杂III-V层安置在势垒层上方。在增强模式下，n沟道器件中的所需2DEG可形成于势垒层与第一未掺杂III-V层之间。然而，非所需寄生2DHG也可能形成于第二未掺杂III-V层与势垒层之间。寄生2DHG可与所需2DEG相互作用，辅助电子-空穴重组合，且因此减小所需2DEG的载流子密度。另外，寄生2DHG可能致使2DEG的薄层电阻减小且还可能致使在器件“关闭”时渗漏，从而降低器件性能。
可将p沟道器件安置在衬底的n沟道器件区横向旁侧的p沟道器件区上，部分地包括将第三未掺杂III-V层安置在势垒层上方。在增强模式下，p沟道器件中的所需2DHG可形成于第三未掺杂III-V层与势垒层之间。然而，非所需寄生2DEG也可能形成于势垒层与第一未掺杂III-V层之间。寄生2DEG可与所需2DHG相互作用，辅助电子-空穴重组合，且因此减小所需2DHG的载流子密度。另外，寄生2DEG可能致使2DHG的薄层电阻减小且还可能致使在器件“关闭”时渗漏，从而降低器件性能。
本公开的各种实施例提供一种消除非所需寄生沟道以产生可靠的集成HEMT器件的集成HEMT器件的方法和对应结构。在一些实施例中，第一势垒层形成于衬底上方，第一未掺杂层形成于第一势垒层上方，第二势垒层形成于第一未掺杂层上方以及第一掺杂层形成于第二势垒层上方。执行选择性刻蚀以移除第一掺杂层、第二势垒层以及衬底的p沟道器件区上的第一未掺杂层的上部部分。通过外延生长工艺在衬底的p沟道器件区上的第一未掺杂层的下部部分上生长第二掺杂层。形成剩余接触件、栅极电极以及隔离结构，这类n沟道器件在衬底的n沟道器件区上，且p沟道器件在衬底的p沟道器件区上。
在这类实施例中，由于第二势垒层较薄(例如，小于30纳米)，因此阻止或防止寄生2DHG沟道形成于n沟道器件中，进而阻止或防止价带与第一掺杂层与第二势垒层之间的界面处的费米能级相交。由于第一势垒层在衬底上方且直接地接触衬底(而非未掺杂层)，因此阻止或防止寄生2DEG沟道形成于p沟道器件中，且因此不形成异质结。因此，形成集成HEMT器件的所公开方法阻止或防止形成寄生沟道，进而产生可靠的集成HEMT器件而不会损害(例如)载流子密度、薄层电阻或开/关栅极控制。
图1示出了集成HEMT器件的一些实施例的截面图100，所述集成HEMT器件包括n沟道器件和p沟道器件。
在一些实施例中，截面图100中的集成HEMT器件包含安置于衬底102上方的第一势垒层104。在一些实施例中，第一势垒层104可包括III-V半导体材料，如例如氮化铟铝镓(例如，InxAlyGa1-x-yN，其中x+y＝1，且其中x可在0到1的范围内)。在一些实施例中，衬底102可包括例如硅、碳化硅或蓝宝石。可将第一未掺杂层106安置于第一势垒层104上方。在一些实施例中，第一未掺杂层106可包括二元III-V半导体材料，如例如氮化铝、氮化镓或氮化铟。在一些实施例中，在衬底102的n沟道器件区102a上，第一未掺杂层106具有最顶部104表面106t，所述最顶部表面高于衬底102的p沟道器件区102b上的第一未掺杂层106的中间上部表面106i。在一些实施例中，第一未掺杂层106的最顶部表面106t可在比第一未掺杂层106的中间上部表面106i高第一距离d1的位置处。举例来说，在一些实施例中，第一距离d1可在约290纳米与约990纳米之间的范围内。在一些实施例中，由于相较于衬底102的n沟道器件区102a，p沟道器件区102b使用更薄第一未掺杂层106，因此第一未掺杂层106可具有不同厚度。在一些实施例中，第一未掺杂层106具有实质上共面的最底部表面。
在一些实施例中，可将n沟道器件110安置在衬底102的n沟道器件区102a上。n沟道器件110可包含第一未掺杂层106的最顶部表面106t上方的第二势垒层108。在一些实施例中，第二势垒层108可包括四元III-V半导体材料，如例如氮化铟铝镓(例如，InmAlnGa1-m-nN，其中m+n＝1，且其中m可在0到1的范围内)。因此，在一些实施例中，第一势垒层104可包括与第二势垒层108相同的具有相同浓度的每一元素(例如，x＝m且y＝n)的材料，然而在其它实施例中，第一势垒层104可包括与第二势垒层108不同浓度的每一元素(例如，x≠m且y≠n)。因此，在一些实施例中，衬底102可包括硅，第一势垒层104可包括氮化铟铝镓，第一未掺杂层106可包括氮化铟以及第二势垒层108可包括氮化铟铝镓。在一些实施例中，第一接触件116a和第二接触件116b可以布置在第二势垒层108上方且通过第一掺杂层120彼此间隔开。在一些实施例中，第一掺杂层120可包括与第一未掺杂层106相同的材料；然而，第一掺杂层120还具有掺杂浓度。因此，在一些实施例中，第一掺杂层120可包括掺杂的氮化铟。在一些实施例中，第一掺杂层120可对应于掺杂的二元III/V栅极区。第一栅极电极118可以布置在第一掺杂层120上方，布置在第一接触件116a与第二接触件116b之间且由介电结构114包围。
在增强模式下，由于第一未掺杂层106与第二势垒层108之间的带隙的差，因此二维电子气体(2DEG)可沿第一未掺杂层106与第二势垒层108之间的界面处的第一异质结130形成。在一些实施例中，由于第二势垒层108足够薄，因此寄生二维空穴气体(2DHG)并未形成于第二势垒层108与第一掺杂层120之间的界面处。举例来说，在一些实施例中，第二势垒层108可具有小于约20纳米的第一厚度t1。在其它实施例中，第二势垒层108可具有小于约30纳米的第一厚度t1。在一些实施例中，高效地阻止寄生2DHG形成的第二势垒层108的第一厚度t1可取决于第二势垒层108中的每一元素的浓度。另外，在一些实施例中，由于第一掺杂层120可以足够薄且/或具有足够低的p型掺杂剂浓度，因此寄生2DHG可能未形成于衬底102的n沟道器件区102a上。举例来说，在一些实施例中，第一掺杂层120可具有小于30纳米的第二厚度t2且/或可包括约1018个p型掺杂剂/立方厘米的掺杂剂浓度。因此，在一些实施例中，第二势垒层108的第一厚度t1、第二势垒层108中的每一元素的浓度、第一掺杂层120的第二厚度t2和/或第一掺杂层120的掺杂剂浓度可经设计使得导电带在第二势垒层108与第一未掺杂层106之间的界面处的费米能级以下，以形成2DEG而不形成2DHG。因此，n沟道器件110可利用沿第一异质结130的2DEG而无寄生2DHG的干扰。
在一些实施例中，可将p沟道器件112安置在衬底102的p沟道器件区102b上。p沟道器件112可包含布置在第一未掺杂层106的中间上部表面106i上方的第二掺杂层121。第三掺杂层123也可布置在第一未掺杂层106的中间上部表面106i上方且通过第二栅极电极124与第二掺杂层121间隔开。在一些实施例中，第二掺杂层和第三掺杂层123可分别对应于掺杂二元III/V源极区和掺杂二元III/V漏极区，使得第二栅极电极124布置在掺杂二元III/V源极区(例如，第二掺杂区121)与掺杂二元III/V漏极区(例如，第三掺杂区123)之间。在一些实施例中，第二栅极电极124通过介电结构114与第一未掺杂层106的中间上部表面106i间隔开。在一些实施例中，第三接触件122a和第四接触件122b可以分别布置在第二掺杂层121和第三掺杂层123上方。
在增强模式下，二维空穴气体(2DHG)可沿第一未掺杂层106与第一势垒层104之间的界面处的第二异质结132形成。在一些实施例中，部分地由于衬底102的p沟道器件区102b上的第一未掺杂层106具有在例如约10纳米与约30纳米之间的范围内的厚度，2DHG形成，进而引起第二异质结132处的价带展现在费米能级以上且与费米能级相交的峰。在一些实施例中，如果衬底102的p沟道器件区102b上的第一未掺杂层106具有大于30纳米的厚度，那么在增强模式下，2DHG可能未形成于第二异质结132处。另外，在一些实施例中，2DHG可部分地由于第一势垒层104的元素浓度而沿第二异质结132形成。寄生2DEG未形成于p沟道器件112中，这是因为在衬底102的p沟道器件区102b上，第一势垒层104不会上覆于未掺杂层。相反，第一未掺杂层106在第一势垒层104上方，进而形成2DHG而非2DEG。因此，p沟道器件可利用沿第二异质结132的2DHG而无来自寄生2DEG的干扰。
因此，在一些实施例中，p沟道器件112和n沟道器件110可以集成于同一衬底102上而不形成寄生2DHG和2DHG。另外，隔离区126可包围p沟道器件112使得p沟道器件112与n沟道器件110隔离。在一些实施例中，隔离区126可延伸穿过第一未掺杂层106并延伸到第一势垒层104的至少一部分中，使得隔离区126与第二异质结132相交。因此，在增强模式下，隔离区126防止沿n沟道器件110中的第一异质结130的2DEG干扰沿p沟道器件112中的第二异质结132的2DHG。
图2示出了集成HEMT器件的一些其它实施例的截面图200，所述集成HEMT器件包括n沟道器件和p沟道器件。
截面图200中的集成HEMT器件包含嵌入于介电结构114内的接触孔202。可将第一接触件116a、第一栅极电极118、第二接触件116b、第二栅极电极124、第三接触件122a以及第四接触件122b中的每一个耦合到接触孔202中的一个。可将接触孔202耦合到电压源来控制n沟道器件110和p沟道器件112的操作(例如，“开”、“关”)。在一些实施例中，可通过接触孔202将至多20伏施加到n沟道器件110和p沟道器件112两端。在其它实施例中，施加到n沟道器件110和p沟道器件112的电压偏压可在例如约1伏与约12伏之间的范围内。另外，不同于图1中的截面图100，在一些实施例中，可省略第一掺杂层(图1的第一掺杂层120)，使得第一栅极电极118直接地接触介电结构114，其中介电结构114将第一栅极电极118与第二势垒层108分离。在不具有第一栅极电极118下面的第一掺杂层(图1的第一掺杂层120)的这类实施例中，n沟道器件110可以是耗尽模式器件，其中对于第一栅极电极118的施加电压偏压致使n沟道器件110变成“断开”。
图3示出了集成HEMT器件的一些实施例的截面图300，所述集成HEMT器件包括n沟道器件、p沟道器件以及高压功率器件。
截面图300中的集成HEMT器件包含集成于同一衬底102上方的n沟道器件110和p沟道器件112。另外，在一些实施例中，高压功率器件302可以布置在衬底102上方且横向紧接n沟道器件110和p沟道器件112。在一些实施例中，高压功率器件302可使用大于100伏的电压操作。举例来说，在一些实施例中，高压功率器件302可使用在约100伏与约1000伏之间的范围内的电压操作。因此，在一些实施例中，高压功率器件302可使用比施加到n沟道器件110和/或p沟道器件112的电压大100倍与1000倍之间的电压来操作。
在截面图300中，高压功率器件302可以是n沟道增强模式器件。因此，高压功率器件302可包括布置在第二势垒层108上方的第五接触件316a和第六接触件316b，且在一些实施例中，第四掺杂层330将第五接触件316a与第六接触件316b分离。第四掺杂层330可直接地接触第二势垒层108。在一些实施例中，第三栅极电极318布置在第四掺杂层330上方。
在一些实施例中，为容纳大于100伏的操作电压，第六接触件316b可与第四掺杂层330和/或第三栅极电极318间隔达第二宽度w2，所述第二宽度大于第五接触件316a与第四掺杂层330和/或第三栅极电极318之间的第一宽度w1。第五接触件316a可对应于高压功率器件302的源极区，且第六接触件316b可对应于高压功率器件302的漏极区。类似地，n沟道器件110的第一接触件116a可对应于n沟道器件110的源极区，且n沟道器件110的第二接触件116b可对应于n沟道器件110的漏极区。n沟道器件110的第二接触件116b可与第一掺杂层120和/或第一栅极电极118间隔达第三宽度w3。在一些实施例中，第二宽度w2可大于第三宽度w3，这是因为相较于n沟道器件110，高压功率器件302利用更高操作电压。
类似于n沟道器件110，在高压功率器件302中，在足够电压偏压施加到第三栅极电极318后，2DEG可形成于第二势垒层108与第一未掺杂层106之间的界面或第三异质结340处。隔离区126可将第三异质结340与第一异质结130分离以便将高压功率器件302与n沟道器件110隔离。在其它实施例中，高压功率器件302可紧邻p沟道器件112，且因此，隔离区126可将第三异质结340与第二异质结132分离。
在一些实施例中，可将缓冲堆叠320安置于衬底102与第一势垒层104之间。缓冲堆叠320可包括第一缓冲层324上方的第二缓冲层322。第一缓冲层324和第二缓冲层322可各自包括砷化铟铝镓。在一些实施例中，第一缓冲层324和第二缓冲层322可包括相同浓度的每一元素、不同浓度的每一元素或其组合。缓冲堆叠320可减小由高压功率器件302所引起的竖直电场影响。缓冲堆叠320中的总层数可取决于用于操作高压功率器件302的操作电压。举例来说，在一些实施例中，如果高压功率器件302的操作电压是500伏，那么第一层数可用于缓冲堆叠320中，然而如果高压功率器件302的操作电压是100伏，那么小于第一层数的第二层数可用于缓冲堆叠320中。尽管如此，缓冲堆叠320允许高压功率器件302承受并维持其高压，而不分别干扰n沟道器件110的第一异质结130和p沟道器件112的第二异质结132。
图4到图20示出了形成集成HEMT器件的方法的一些实施例的截面图400到截面图2000，所述集成HEMT器件包括同一衬底上的n沟道器件和p沟道器件。尽管相对于方法描述图4到图20，但应了解，图4到图20中所公开的结构不限于这种方法，而相反，可单独作为独立于方法的结构。
如图4的截面图400中所绘示，提供了衬底102。在一些实施例中，衬底102包括硅、蓝宝石或碳化硅。在一些实施例中，衬底102可包括p型硅，其是广泛可用的衬底，且因此降低了HEMT器件的成本。可将第一势垒层104沉积在衬底102上方。在一些实施例中，第一势垒层104可包括四元III-V半导体材料，如例如砷化铟铝镓。第一势垒层104可以具有在约20纳米与约50纳米之间的范围内的厚度。可将第一未掺杂材料406沉积在第一势垒层104上方且直接地接触第一势垒层104。第一未掺杂材料406可包括III-V半导体材料或III-N半导体材料，如例如氮化铝、氮化铟、氮化镓或其类似物。在一些实施例中，第一未掺杂材料406可以具有在约0.3微米与约1微米之间的范围内的厚度。可将第二势垒材料408沉积在第一未掺杂材料406上方。在一些实施例中，第二势垒材料408可包括四元III-V半导体材料，如例如砷化铟铝镓。在一些实施例中，第二势垒材料408可包括与第一势垒层104不同浓度的砷化铟铝镓中的每一元素，然而在其它实施例中，第二势垒材料408可包括与第一势垒层104相同浓度的砷化铟铝镓中的每一元素。在一些实施例中，第二势垒材料408可具有在约10纳米与约30纳米之间的范围内的第一厚度t1。因此，在一些实施例中，相较于第一势垒层104，第二势垒材料408可以是更薄的。第一厚度t1可以小于30纳米以防止寄生沟道形成于n沟道器件中，所述n沟道器件待形成于衬底102上方(参见图1的n沟道器件110)。
在一些实施例中，可将掺杂材料420沉积在第二势垒材料408上方。掺杂材料420可包括与第一未掺杂材料406相同的材料，但具有掺杂浓度。举例来说，在一些实施例中，掺杂材料420可包括p型III-V半导体材料，如例如氮化铝、氮化铟、氮化镓或其类似物。在一些实施例中，掺杂材料420经轻掺杂(例如，小于1018个掺杂剂/立方厘米)以防止寄生沟道形成于n沟道器件中，所述n沟道器件待形成于衬底102上方(参见，图1的n沟道器件110)。类似地，在一些实施例中，掺杂材料420可具有小于30纳米的第二厚度t2来防止寄生沟道形成于n沟道器件中，所述n沟道器件待形成于衬底102上方(参见图1的n沟道器件110)。在其它实施例中，应了解，可省略掺杂材料420，这类在包括n沟道器件(图2的n沟道器件110)的实施例中，所述n沟道器件是耗尽模式器件，如在图2中。
在一些实施例中，可通过外延工艺和/或另一形式的沉积工艺(例如，化学气相沉积(chemical vapor deposition，CVD)、金属有机化学气相沉积(metal organic chemicalvapor deposition，MO-CVD)、等离子增强式化学气相沉积(plasma enhanced chemicalvapor deposition，PE-CVD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、溅镀、电子束/热蒸发等)来沉积第一势垒层104、第一未掺杂材料406、第二势垒材料408和/或掺杂材料420。
如图5的截面图500中所绘示，第一掩模层502可形成于衬底102的n沟道器件区102a上方，然而衬底102的p沟道器件区102b可保持未被覆盖。由于n沟道器件区102a和p沟道器件区102b是同一衬底102的部分，因此衬底102的n沟道器件区102a可在衬底102的p沟道器件区102b的横向旁侧且连续地连接到衬底102的p沟道器件区102b。在一些实施例中，第一掩模层502可包括通过旋涂工艺在掺杂材料420上方形成的感光材料(例如，光刻胶)。在这类实施例中，感光材料层根据光掩模而选择性地暴露于电磁辐射。电磁辐射可修改感光材料内的暴露区的可溶性以限定可溶区。接着，可使感光材料随后显影以通过移除可溶区来将开口限定在感光材料内。在其它实施例中，第一掩模层502可包括硬掩模层(例如，氮化硅层、碳化硅层或其类似物)。
如图6的截面图600中所绘示，可执行第一刻蚀工艺602来移除衬底102的p沟道器件区102b上的掺杂材料(图5的掺杂材料420)且移除衬底102的p沟道器件区102b上的第一未掺杂材料(图5的第一未掺杂材料406)的上部部分。在一些实施例中，第一刻蚀工艺602可以是湿式刻蚀或干式刻蚀。在第一刻蚀工艺602后，在衬底102的n沟道器件区102a上，将图案化掺杂层620布置在第二势垒层108上方，将第二势垒层108布置在第一未掺杂层106上方，以及将第一未掺杂层106布置在第一势垒层104上方。在衬底102的p沟道器件区102b上，将第一未掺杂层106的薄片106a布置在第一势垒层104上方。在一些实施例中，第一未掺杂层106的薄片106a可具有在约10纳米与约30纳米之间的范围内的第三厚度t3。
因此，在一些实施例中，可控制第一刻蚀工艺602来移除衬底102的p沟道器件区102b上的第一未掺杂材料(图5的第一未掺杂材料406)的第一距离d1。在一些实施例中，第一距离d1可在例如约270纳米与约990纳米之间的范围内。在一些实施例中，由于薄片106a布置在衬底102的p沟道器件区102b上方，其横向包围布置在衬底102的n沟道器件区102a上方的第一未掺杂层106的部分(例如，第一未掺杂层106的n沟道器件区)，因此薄片106a可对应于第一未掺杂层106的p沟道器件区。
薄片106a的第三厚度t3可允许在以增强模式操作期间，衬底102的p沟道器件区102b形成2DHG。在一些实施例中，如果第三厚度t3过大(例如，大于30纳米)，那么2DHG可能未形成于衬底102的p沟道器件区102b上，且因此衬底102的p沟道器件区102b将是不可靠的。在一些实施例中，相较于薄片106a，衬底102的n沟道器件区102a上的第一未掺杂层106更厚，这是因为衬底102的n沟道器件区102a依赖于更厚(例如，大于30纳米)的第一未掺杂层106以在以增强模式操作期间形成2DEG。
如图7的截面图700中所绘示，在一些实施例中，可移除第一掩模层(图5的第一掩模层502)且第二掩模层702可形成于图案化掺杂层620和第一未掺杂层106上方。第二掩模层702还覆盖图案化掺杂层620、第二势垒层108以及第一未掺杂层106的侧壁。第二掩模层702中的开口704暴露了衬底102的p沟道器件区102b上的第一未掺杂层106。在一些实施例中，可使用与形成第一掩模层(图5的第一掩模层502)类似的光刻技术来沉积并图案化第二掩模层702。在一些实施例中，第二掩模层702可以是硬掩模且可以是非晶形材料。
如图8的截面图800中所绘示，可执行选择性外延生长工艺804以将选择性掺杂层802选择性地沉积在衬底102的p沟道器件区102b上的第二掩模层702的开口(图7的开口704)内。选择性外延生长工艺804可以是外延工艺或另一形式的沉积工艺(例如，化学气相沉积(CVD)、金属有机化学气相沉积(MO-CVD)、等离子增强式化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、溅镀、电子束/热蒸发等)。选择性外延生长工艺804对于第一未掺杂层106可以是选择性的，使得选择性掺杂层802直接地接触第一未掺杂层106，这是因为第一未掺杂层106可以是结晶材料。选择性外延生长工艺804可防止选择性掺杂层802形成于第二掩模层702上，这是因为第二掩模层702是非晶形材料。
在一些实施例中，选择性掺杂层802包括p型二元III-V半导体材料，如例如氮化铝、氮化铟、氮化镓或其类似物。在一些实施例中，选择性掺杂层802可包括与图案化掺杂层620相同的材料，然而在其它实施例中，选择性掺杂层802可包括与图案化掺杂层620不同的材料。在一些实施例中，选择性掺杂层802可以形成为小于例如约30纳米的厚度。在一些实施例中，选择性掺杂层802低于图案化掺杂层620。
如图9的截面图900中所绘示，第三掩模层902可以形成于图案化掺杂层620和选择性掺杂层802的部分的上方，然而图案化掺杂层620和选择性掺杂层802的其它部分保持未被覆盖。可使用与形成第一掩模层(图5的第一掩模层502)类似的光刻技术来沉积并图案化第三掩模层902。
如图10的截面图1000中所绘示，可根据第三掩模层902执行第二刻蚀工艺1002。在一些实施例中，第二刻蚀工艺1002可以是干式刻蚀或湿式刻蚀且对于选择性掺杂层(图9的选择性掺杂层802)和图案化掺杂层(图9的图案化掺杂层620)可以是选择性的。因此，在第二刻蚀工艺1002后，移除选择性掺杂层(图9的选择性掺杂层802)和图案化掺杂层(图9的图案化掺杂层620)的部分，进而在第二势垒层108上方形成第一掺杂层120且在第一未掺杂层106上方形成第二掺杂层121和第三掺杂层123。
如图11的截面图1100中所绘示，第四掩模层1104可以形成于第一掺杂层120、第二掺杂层121以及第三掺杂层123上方。第四掩模层1104可包括第一开口1106。在一些实施例中，从俯视视角看，第一开口1106可以是包围第二掺杂层121和第三掺杂层123的连续环状形状。可在第四掩模层1104上方进行隔离植入工艺1102，使得隔离区126形成于第四掩模层1104中的第一开口1106内。第四掩模层1104可阻止隔离植入工艺1102影响截面图1100的其它特征。在一些实施例中，隔离植入工艺1102可包含将铁、氯、氟或其类似物植入到未由第四掩模层1104覆盖的第一未掺杂层106中。在其它实施例中，隔离植入工艺1102可涉及形成浅沟槽隔离(shallow trench isolation，STI)结构，使得隔离区126包括二氧化硅。
在一些实施例中，隔离区126也可以是包围第二掺杂层121和第三掺杂层123的连续环状形状。在一些实施例中，隔离区126可从衬底102的p沟道器件区102b上的第一未掺杂层106的顶面延伸到第一势垒层104。在一些实施例中，隔离区126延伸穿过第一未掺杂层106与第二掺杂层121和第三掺杂层123之间的界面处的第二异质结132并延伸到第一势垒层104中。因此，隔离区126可沿第一势垒层104与第一未掺杂层106之间的界面将第二异质结132与第一异质结130分离以防止衬底102的n沟道器件区102a上的第一器件与衬底102的p沟道器件区102b上的第二器件之间的交叉干扰和/或寄生沟道。
如图12的截面图1200中所绘示，可形成限定接触开口1204的介电层1202。可图案化接触开口1204，使得接触开口1204上覆于第一掺杂层120的任一侧上的第二势垒层108且上覆于第二掺杂层121和第三掺杂层123。可通过沉积和光刻工艺来形成限定接触开口1204的介电层1202。在一些实施例中，介电层1202可包括例如氮化物(例如氮化硅、氮氧化硅)、碳化物(例如碳化硅)、氧化物(例如氧化硅)、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、低k氧化物(例如掺碳氧化物、SiCOH)或其类似物。
如图13的截面图1300中所绘示，导电层1302可形成于介电层1202上方和接触开口1204内。在一些实施例中，导电层1302可包括例如产生与第二势垒层108以及第二掺杂层121和第三掺杂层123的欧姆接触(Ohmic contact)的材料，如例如钛或铝。在其它实施例中，导电层1302可包括例如铜、钨或其类似物。可以通过沉积工艺(例如，化学气相沉积(CVD)、等离子增强式化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等)形成导电层1302。
如图14的截面图1400中所绘示，第五掩模层1402可形成于导电层1302上方。在一些实施例中，可能已经通过沉积和光刻工艺来形成第五掩模层1402以上覆于接触开口(图12的接触开口1204)。
如图15的截面图1500中所绘示，可执行第三刻蚀工艺(对于导电层(图14的导电层1302)为选择性的)来移除未受第五掩模层1402保护的导电层(图14的导电层1302)。在一些实施例中，第三刻蚀工艺可包括湿式刻蚀剂或干式刻蚀剂。在第三刻蚀工艺后，剩余导电层(图14的导电层1302)限定第一接触件116a、第二接触件116b、第三接触件122a以及第四接触件122b。因此，在一些实施例中，第一接触件116a、第二接触件116b、第三接触件122a以及第四接触件122b可包括相同材料。
如图16的截面图1600中所绘示，移除(例如，剥离)第五掩模层(图15的第五掩模层1402)，且将额外介电层1602沉积在介电层1202上方。额外介电层1602可以与形成介电层1202相同的方式形成且还包括与介电层1202相同的材料。
如图17的截面图1700中所绘示，第一栅极开口1702和第二栅极开口1704可以形成于多个介电层1706中。多个介电层1706包括介电层(图16的介电层1202)和额外介电层(图16的额外介电层1602)。在一些实施例中，掩模层(未绘示)和后续刻蚀可用于移除多个介电层1706的部分来限定第一栅极开口1702和第二栅极开口1704。在一些实施例中，第一栅极开口1702可暴露衬底的n沟道器件区102a上的第一掺杂层120，且第二栅极开口1704可以布置在第二掺杂层121与第三掺杂层123之间。然而，在一些实施例中，第二栅极开口1704可能未完全地延伸穿过多个介电层1706。因此，在一些实施例中，第二栅极开口1704可具有由多个介电层1706限定的底面。
如图18的截面图1800中所绘示，栅极层1802可以沉积在多个介电层1706上方且填充第一栅极开口(图17的第一栅极开口1702)和第二栅极开口(图17的第二栅极开口1704)。在一些实施例中，栅极层1802可包括导电材料，如例如氮化钛、镍、钨、钛或铂。在一些实施例中，栅极层1802可与第一掺杂层120和/或多个介电层1706形成肖特基接触(Schottkycontact)。然而，在其它实施例中，栅极层1802不限于形成肖特基接触的材料。可以通过沉积工艺(例如，化学气相沉积(CVD)、等离子增强式化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等)形成栅极层1802。
如图19的截面图1900中所绘示，可图案化栅极层(图18的栅极层1802)以在第一掺杂层120上方形成第一栅极电极118且在多个介电层1706上方和第二掺杂层121与第三掺杂层123之间形成第二栅极电极124。在一些实施例中，可以使用光刻和刻蚀工艺来图案化栅极层(图18的栅极层1802)。在一些实施例中，第一栅极电极118和第二栅极电极124可具有比下部部分更宽的上部部分。
如图20的截面图2000中所绘示，额外介电材料可以沉积在多个介电层(图19的介电层1706)上方，进而在衬底102上方形成介电结构114。因此，介电结构114可覆盖第一栅极电极118和第二栅极电极124，从而使得布置在衬底102的n沟道器件区102a上方的n沟道器件110与布置在衬底102的p沟道器件区102b上方的p沟道器件112隔离。另外，由于第二势垒层108较薄(例如，小于30纳米)，因此在操作期间，2DEG沿第一异质结130形成于n沟道器件110上，且2DHG寄生沟道并未形成于衬底102的n沟道器件区102a上。类似地，由于第一势垒层104直接地接触衬底102，因此在操作期间，2DHG沿第二异质结132形成于p沟道器件上，且2DEG寄生沟道并未形成于衬底102的p沟道器件区102b上。通过将p沟道器件112与n沟道器件110隔离且通过防止寄生沟道形成于p沟道器件112和n沟道器件中，图20的截面图2000中的集成HEMT器件是具有沿第一异质结130和第二异质结132的最佳薄层电阻和最小电流泄漏的可靠器件。
图21示出了形成集成HEMT器件的方法2100的一些实施例的流程图，所述集成HEMT器件包括同一衬底上的n沟道器件和p沟道器件。
虽然方法2100在下文示出且描述为一系列动作或事件，但应了解，不应以限制意义来解释此类动作或事件的所示出次序。举例来说，除本文中所示出和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次序和/或同时出现。另外，可能需要并非所有的所示出动作以实施本文中的描述的一或多个方面或实施例。另外，本文中所描绘的动作中的一或多个可以一或多个单独动作和/或阶段进行。
在动作2102处，第一势垒层沉积在衬底上方。
在动作2104处，第一未掺杂层沉积在第一势垒层上方。
在动作2106处，第二势垒层沉积在第一未掺杂层上方。图4示出对应于动作2102、动作2104以及动作2106的一些实施例的截面图400。
在动作2108处，在衬底的p沟道器件区上执行第一刻蚀工艺来移除第二势垒层和第一未掺杂层的上部部分，其中未掺杂层的下部部分保留在衬底的p沟道器件区上。图6示出对应于动作2108的一些实施例的截面图600。
在动作2110处，掺杂层选择性地生长在第一未掺杂层的下部部分上。图8示出对应于动作2110的一些实施例的截面图800。
在动作2112处，执行第二刻蚀工艺来移除掺杂层的中心部分。图10示出对应于动作2112的一些实施例的截面图1000。
在动作2114处，隔离区形成于第一未掺杂层内以及衬底的n沟道器件区与p沟道器件区之间。图11示出对应于动作2114的一些实施例的截面图1100。
在动作2116处，第一组接触件形成于掺杂层的外围部分上方。
在动作2118处，第二组接触件形成于第二势垒层上。图12到图15示出了对应于动作2116和动作2118的一些实施例的截面图1200到截面图1500。
在动作2120处，第一栅极形成于衬底的n沟道器件区上且形成于第二势垒层上方。
在动作2122处，第二栅极形成于掺杂层的外围部分之间且形成于衬底的p沟道器件区上的第一未掺杂层上方。图16到图19示出了对应于动作2120和动作2122的一些实施例的截面图1600到截面图1900。
因此，本公开涉及一种制造集成HEMT器件而不形成寄生沟道的新方法以便产生可靠的集成HEMT器件，所述集成HEMT器件包括同一衬底上的n沟道器件和p沟道器件。
因此，在一些实施例中，本公开涉及一种集成晶体管器件，包括：第一势垒层，布置在衬底上方；未掺杂层，布置在第一势垒层上方，其中未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中未掺杂层的n沟道器件区具有高于未掺杂层的p沟道器件区的最顶部表面的最顶部表面；第二势垒层，在未掺杂层的n沟道器件区上方；第一栅极电极，布置在第二势垒上方；以及第二栅极电极，布置在未掺杂层的p沟道器件区上方。
在一些实施例中，隔离区在所述未掺杂层内且在所述第一栅极电极与所述第二栅极电极之间。在一些实施例中，所述第二势垒层比所述第一势垒层更薄。在一些实施例中，所述第一势垒层直接接触所述衬底。在一些实施例中，第一掺杂层以及第二掺杂层，布置在所述未掺杂层的所述p沟道器件区上方且直接接触所述未掺杂层的所述p沟道器件区，其中所述第二栅极电极在所述第一掺杂层与所述第二掺杂层之间。在一些实施例中，第三掺杂层，布置在所述第二势垒层上方且低于所述第一栅极电极；以及第一接触件以及第二接触件，布置在所述第二势垒层上方，其中所述第三掺杂层在所述第一接触件与所述第二接触件之间。在一些实施例中，所述第二势垒层具有小于约30纳米的厚度。在一些实施例中，缓冲层布置在所述第一势垒层与所述衬底之间，其中所述缓冲层包括与所述第一势垒层相同的元素。在一些实施例中，第三栅极电极布置在所述第二势垒层以及所述未掺杂层的所述n沟道器件区上方，其中额外隔离区在所述第三栅极电极与所述第一栅极电极之间。
在其它实施例中，本公开涉及一种集成晶体管器件，包括：第一III/V半导体层，布置在衬底上方；未掺杂二元III/V半导体层，布置在第一III/V半导体层上方，其中未掺杂二元III/V半导体层具有在p沟道器件区横向旁侧的n沟道器件区，其中相较于p沟道器件区，n沟道器件区具有更大厚度；第二III/V半导体层，布置在未掺杂二元III/V半导体层的n沟道器件区上方；掺杂二元III/V源极区和掺杂二元III/V漏极区，布置在未掺杂二元III/V半导体层的p沟道器件区上方；第一栅极电极，布置在第二III/V半导体层上方；以及第二栅极电极，布置在未掺杂二元III/V半导体层上方且布置在掺杂二元III/V源极区与掺杂二元III/V漏极区之间。
在一些实施例中，所述第一栅极电极的顶面高于所述第二栅极电极的顶面。在一些实施例中，隔离区布置在所述第一栅极电极与所述第二栅极电极之间且从所述未掺杂二元III/V半导体层的所述p沟道器件区的顶面延伸到所述第一III/V半导体层。在一些实施例中，掺杂二元III/V栅极区，布置在所述第二III/V半导体层与所述第一栅极电极之间。在一些实施例中，所述掺杂二元III/V栅极区具有小于约1018个p型掺杂剂/立方厘米的掺杂浓度。
在又其它实施例中，本公开涉及一种形成集成晶体管器件的方法，包括：将第一势垒层沉积在衬底上方，其中衬底包括横向紧接p沟道器件区且连续连接到p沟道器件区的n沟道器件区；将未掺杂层沉积在第一势垒层上方；将第二势垒层沉积在未掺杂层上方；在衬底的p沟道器件区上执行第一刻蚀工艺来移除衬底的p沟道器件区上的第二势垒层且移除衬底的p沟道器件区上的未掺杂层的上部部分，其中衬底的p沟道器件区上的未掺杂层的下部部分具有上部表面，所述上部表面低于衬底的n沟道器件区上的未掺杂层的最上表面；在衬底的p沟道器件区上的未掺杂层的下部部分上方选择性地形成掺杂层；形成布置在第二势垒层上方的第一栅极电极；以及形成布置在未掺杂层的下部部分上方的第二栅极电极。
在一些实施例中，执行隔离工艺以形成穿过所述未掺杂层且在所述第一栅极电极与所述第二栅极电极之间的隔离区。在一些实施例中，在所述衬底的所述n沟道器件区上的所述第二势垒层上方形成掺杂栅极区，其中所述掺杂栅极区在所述第一栅极电极与所述第二势垒层之间。在一些实施例中，所述掺杂栅极区具有小于约30纳米的厚度。在一些实施例中，在所述衬底上方且在所述第一势垒层下方形成多个缓冲层，其中所述多个缓冲层以及所述第一势垒层包括相同四元III/V半导体材料。在一些实施例中，形成在所述第二势垒层上方并与所述第一栅极电极横向间隔开的第一组接触件；以及在所述衬底的所述p沟道器件区上的所述掺杂层上方形成第二组接触件，其中所述第二栅极电极在所述第二组接触件之间。
前文概述若干实施例的特征使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，他们可以容易地将本公开用作设计或修改用于实现本文中所引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这些等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (10)

1.一种集成晶体管器件，包括：
第一势垒层，布置在衬底上方；
未掺杂层，布置在所述第一势垒层上方，其中所述未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中所述未掺杂层的所述n沟道器件区具有最顶部表面，所述最顶部表面高于所述未掺杂层的所述p沟道器件区的最顶部表面；
第二势垒层，在所述未掺杂层的所述n沟道器件区上方；
第一栅极电极，布置在所述第二势垒层上方；以及
第二栅极电极，布置在所述未掺杂层的所述p沟道器件区上方。
2.根据权利要求1所述的集成晶体管器件，其中所述第二势垒层比所述第一势垒层更薄。
3.根据权利要求1所述的集成晶体管器件，更包括：
第一掺杂层以及第二掺杂层，布置在所述未掺杂层的所述p沟道器件区上方且直接接触所述未掺杂层的所述p沟道器件区，其中所述第二栅极电极在所述第一掺杂层与所述第二掺杂层之间。
4.根据权利要求1所述的集成晶体管器件，更包括：
第三掺杂层，布置在所述第二势垒层上方且低于所述第一栅极电极；以及
第一接触件以及第二接触件，布置在所述第二势垒层上方，其中所述第三掺杂层在所述第一接触件与所述第二接触件之间。
5.根据权利要求1所述的集成晶体管器件，更包括：
第三栅极电极，布置在所述第二势垒层以及所述未掺杂层的所述n沟道器件区上方，其中额外隔离区在所述第三栅极电极与所述第一栅极电极之间。
6.一种集成晶体管器件，包括：
第一III/V半导体层，布置在衬底上方；
未掺杂二元III/V半导体层，布置在所述第一III/V半导体层上方，其中所述未掺杂二元III/V半导体层具有在p沟道器件区横向旁侧的n沟道器件区，其中相较于所述p沟道器件区，所述n沟道器件区具有更大厚度；
第二III/V半导体层，布置在所述未掺杂二元III/V半导体层的所述n沟道器件区上方；
掺杂二元III/V源极区以及掺杂二元III/V漏极区，布置在所述未掺杂二元III/V半导体层的所述p沟道器件区上方；
第一栅极电极，布置在所述第二III/V半导体层上方；以及
第二栅极电极，布置在所述未掺杂二元III/V半导体层上方且布置在所述掺杂二元III/V源极区与所述掺杂二元III/V漏极区之间。
7.根据权利要求6所述的集成晶体管器件，其中所述第一栅极电极的顶面高于所述第二栅极电极的顶面。
8.一种形成集成晶体管器件的方法，包括：
将第一势垒层沉积在衬底上方，其中所述衬底包括横向紧接p沟道器件区且连续连接到所述p沟道器件区的n沟道器件区；
将未掺杂层沉积在所述第一势垒层上方；
将第二势垒层沉积在所述未掺杂层上方；
在所述衬底的所述p沟道器件区上执行第一刻蚀工艺来移除所述衬底的所述p沟道器件区上的所述第二势垒层且移除所述衬底的所述p沟道器件区上的所述未掺杂层的上部部分，其中所述衬底的所述p沟道器件区上的所述未掺杂层的下部部分具有上部表面，所述上部表面低于所述衬底的所述n沟道器件区上的所述未掺杂层的最上表面；
在所述衬底的所述p沟道器件区上的所述未掺杂层的所述下部部分上方选择性地形成掺杂层；
形成布置在所述第二势垒层上方的第一栅极电极；以及
形成布置在所述未掺杂层的所述下部部分上方的第二栅极电极。
9.根据权利要求8所述的形成集成晶体管器件的方法，更包括：
在所述衬底上方且在所述第一势垒层下方形成多个缓冲层，其中所述多个缓冲层以及所述第一势垒层包括相同四元III/V半导体材料。
10.根据权利要求8所述的形成集成晶体管器件的方法，更包括：
形成在所述第二势垒层上方并与所述第一栅极电极横向间隔开的第一组接触件；以及
在所述衬底的所述p沟道器件区上的所述掺杂层上方形成第二组接触件，其中所述第二栅极电极在所述第二组接触件之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024007443A1 (zh) * 2022-07-07 2024-01-11 广东中科半导体微纳制造技术研究院 具有多阈值电压的GaN基HEMT结构、其制备方法及应用
CN117690925A (zh) * 2024-02-01 2024-03-12 浙江大学 GaN基器件的单片集成结构及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116936645B (zh) * 2023-09-15 2024-01-30 河源市众拓光电科技有限公司 一种p沟道肖特基势垒二极管及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412581A (en) * 1987-07-02 1989-01-17 Ibm Semiconductor device structure
US5479033A (en) * 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
DE50112334D1 (de) * 2000-06-02 2007-05-24 Microgan Gmbh Heterostruktur mit rückseitiger donatordotierung
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2012094774A (ja) * 2010-10-28 2012-05-17 Sony Corp 半導体装置
WO2013080900A1 (en) * 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5991018B2 (ja) 2012-05-16 2016-09-14 ソニー株式会社 半導体装置
US9502401B2 (en) * 2013-08-16 2016-11-22 Infineon Technologies Austria Ag Integrated circuit with first and second switching devices, half bridge circuit and method of manufacturing
KR102290685B1 (ko) * 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
KR102613288B1 (ko) * 2016-07-26 2023-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024007443A1 (zh) * 2022-07-07 2024-01-11 广东中科半导体微纳制造技术研究院 具有多阈值电压的GaN基HEMT结构、其制备方法及应用
CN117690925A (zh) * 2024-02-01 2024-03-12 浙江大学 GaN基器件的单片集成结构及其制备方法
CN117690925B (zh) * 2024-02-01 2024-05-14 浙江大学 GaN基器件的单片集成结构及其制备方法

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