TW202115912A - 集成電晶體元件及形成其的方法 - Google Patents

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Abstract

在一些實施例中，本發明涉及一種集成電晶體元件，所述集成電晶體元件包含佈置在基底上方的第一阻障層。另外，未摻雜層可以佈置在第一阻障層上方且具有橫向緊接p-通道元件區的n-通道元件區。未摻雜層的n-通道元件區具有最頂部表面，所述最頂部表面高於未摻雜層的p-通道元件區的最頂部表面。集成電晶體元件可更包括未摻雜層的n-通道元件區上方的第二阻障層。第一閘極電極佈置在第二阻障層上方，且第二閘極電極佈置在未摻雜層的p-通道元件區上。

Description

無寄生通道的p通道和n通道增強模式場效電晶體III-V元件的集成電晶體元件
現代集成晶片包括形成於半導體基底（例如，矽）上的數百萬或數十億個半導體元件。集成晶片（integrated chips；IC）可取決於IC的應用而使用許多不同類型的電晶體元件。近年來，對於蜂窩式元件和射頻（radiofrequency，RF）元件的市場增大已引起高壓電晶體元件的使用顯著增加。因此，相較於矽類半導體元件，高電子遷移率電晶體（high electron mobility transistor，HEMT）元件已由於較高電子遷移率和寬帶隙而受到增加的關注。這類高電子遷移率和寬帶隙允許改良的性能（例如，快速切換速度、低噪聲）和高溫應用。
以下發明內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述組件和佈置的具體實例以簡化本發明。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可形成於第一特徵與第二特徵之間從而使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本發明可能在各個實例中重複附圖標記和/或字母。這一重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
以下發明內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述組件和佈置的具體實例以簡化本發明。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可形成於第一特徵與第二特徵之間從而使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本發明可能在各個實例中重複附圖標記和/或字母。這一重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
另外，為了易於描述，在本文中可使用例如「在…下面」、「低於」、 「下部」、 「高於」、 「上部」以及類似術語的空間相關術語，以描述如圖中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖中所描繪的定向外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相關描述詞因此可同樣地進行解釋。
高電子遷移率電晶體（HEMT）元件包含異質接面，所述異質接面位於具有不同帶隙的兩種材料之間的界面處且充當HEMT元件的通道區。在增強模式元件（例如，增強模式場效應電晶體（enhancement-mode field effect transistor，E-FET））中，HEMT元件使用閘極到源極電壓來將HEMT元件切換為「開啟」（例如，以「接通」源極與汲極之間的電流）。在耗盡模式元件（例如，耗盡模式場效應電晶體（depletion-mode field effect transistor，D-FET））中，HEMT元件使用閘極到源極電壓來將元件切換為「關閉」（例如，「斷開」源極與汲極之間的電流）。
舉例來說，在n通道HEMT元件的增強模式下，異質接面處的導電帶具有降至費米能階（Fermi level）以下且與費米能階相交的尖谷（sharp valley），進而在施加閘極到源極電壓時在異質接面處形成二維電子氣體（two-dimensional electron gas，2DEG）。舉例來說，在p通道HEMT元件的增強模式下，異質接面處的價帶展現在費米能階以上且與費米能階相交的峰，進而在施加閘極到源極電壓時在異質接面處形成二維電洞氣體（two-dimensional hole gas，2DHG）。在一些應用中，將p通道HEMT元件和n通道HEMT元件集成到同一基底上。然而，寄生2DEG和2DHG可能形成，干擾所需2DEG和2DHG且降低元件性能。
在集成HEMT元件的一些實施例中，可將第一未摻雜III-V層安置於基底上方且可將阻障層安置於第一未摻雜III-V層上方。可將n-通道元件安置在基底的n-通道元件區上，部分地包括將第二未摻雜III-V層安置在阻障層上方。在增強模式下，n-通道元件中的所需2DEG可形成於阻障層與第一未摻雜III-V層之間。然而，非所需寄生2DHG也可能形成於第二未摻雜III-V層與阻障層之間。寄生2DHG可與所需2DEG相互作用，輔助電子-電洞重組合，且因此減小所需2DEG的載流子密度。另外，寄生2DHG可能致使2DEG的薄層電阻減小且還可能致使在元件「關閉」時滲漏，從而降低元件性能。
可將p-通道元件安置在基底的n-通道元件區橫向旁側的p-通道元件區上，部分地包括將第三未摻雜III-V層安置在阻障層上方。在增強模式下，p-通道元件中的所需2DHG可形成於第三未摻雜III-V層與阻障層之間。然而，非所需寄生2DEG也可能形成於阻障層與第一未摻雜III-V層之間。寄生2DEG可與所需2DHG相互作用，輔助電子-電洞重組合，且因此減小所需2DHG的載流子密度。另外，寄生2DEG可能致使2DHG的薄層電阻減小且還可能致使在元件「關閉」時滲漏，從而降低元件性能。
本發明的各種實施例提供一種消除非所需寄生通道以產生可靠的集成HEMT元件的集成HEMT元件的方法和對應結構。在一些實施例中，第一阻障層形成於基底上方，第一未摻雜層形成於第一阻障層上方，第二阻障層形成於第一未摻雜層上方以及第一摻雜層形成於第二阻障層上方。執行選擇性蝕刻以移除第一摻雜層、第二阻障層以及基底的p-通道元件區上的第一未摻雜層的上部部分。通過外延生長製程在基底的p-通道元件區上的第一未摻雜層的下部部分上生長第二摻雜層。形成剩餘接觸件、閘極電極以及隔離結構，這類n-通道元件在基底的n-通道元件區上，且p-通道元件在基底的p-通道元件區上。
在這類實施例中，由於第二阻障層較薄（例如，小於30奈米），因此阻止或防止寄生2DHG通道形成於n-通道元件中，進而阻止或防止價帶與第一摻雜層與第二阻障層之間的界面處的費米能階相交。由於第一阻障層在基底上方且直接地接觸基底（而非未摻雜層），因此阻止或防止寄生2DEG通道形成於p-通道元件中，且因此不形成異質接面。因此，形成集成HEMT元件的所發明方法阻止或防止形成寄生通道，進而產生可靠的集成HEMT元件而不會損害（例如）載流子密度、薄層電阻或開/關閘極控制。
圖1示出了集成HEMT元件的一些實施例的截面圖100，所述集成HEMT元件包括n-通道元件和p-通道元件。
在一些實施例中，截面圖100中的集成HEMT元件包含安置於基底102上方的第一阻障層104。在一些實施例中，第一阻障層104可包括III-V半導體材料，如例如氮化銦鋁鎵（例如，InxAlyGa1-x-yN，其中x＋y＝1，且其中x可在0到1的範圍內）。在一些實施例中，基底102可包括例如矽、碳化矽或藍寶石。可將第一未摻雜層106安置於第一阻障層104上方。在一些實施例中，第一未摻雜層106可包括二元III-V半導體材料，如例如氮化鋁、氮化鎵或氮化銦。在一些實施例中，在基底102的n-通道元件區102a上，第一未摻雜層106具有最頂部表面106t，所述最頂部表面高於基底102的p-通道元件區102b上的第一未摻雜層106的中間上部表面106i。在一些實施例中，第一未摻雜層106的最頂部表面106t可在比第一未摻雜層106的中間上部表面106i高第一距離d1 的位置處。舉例來說，在一些實施例中，第一距離d1 可在約290奈米與約990奈米之間的範圍內。在一些實施例中，由於相較於基底102的n-通道元件區102a，p-通道元件區102b使用更薄第一未摻雜層106，因此第一未摻雜層106可具有不同厚度。在一些實施例中，第一未摻雜層106具有實質上共面的最底部表面。
在一些實施例中，可將n-通道元件110安置在基底102的n-通道元件區102a上。n-通道元件110可包含第一未摻雜層106的最頂部表面106t上方的第二阻障層108。在一些實施例中，第二阻障層108可包括四元III-V半導體材料，如例如氮化銦鋁鎵（例如，InmAlnGa1-m-nN，其中m＋n＝1，且其中m可在0到1的範圍內）。因此，在一些實施例中，第一阻障層104可包括與第二阻障層108相同的具有相同濃度的每一元素（例如，x＝m且y＝n）的材料，然而在其它實施例中，第一阻障層104可包括與第二阻障層108不同濃度的每一元素（例如，x≠m且y≠n）。因此，在一些實施例中，基底102可包括矽，第一阻障層104可包括氮化銦鋁鎵，第一未摻雜層106可包括氮化銦以及第二阻障層108可包括氮化銦鋁鎵。在一些實施例中，第一接觸件116a和第二接觸件116b可以佈置在第二阻障層108上方且通過第一摻雜層120彼此間隔開。在一些實施例中，第一摻雜層120可包括與第一未摻雜層106相同的材料；然而，第一摻雜層120還具有摻雜濃度。因此，在一些實施例中，第一摻雜層120可包括摻雜的氮化銦。在一些實施例中，第一摻雜層120可對應於摻雜的二元III/V閘極區。第一閘極電極118可以佈置在第一摻雜層120上方，佈置在第一接觸件116a與第二接觸件116b之間且由介電結構114包圍。
在增強模式下，由於第一未摻雜層106與第二阻障層108之間的帶隙的差，因此二維電子氣體（2DEG）可沿第一未摻雜層106與第二阻障層108之間的界面處的第一異質接面130形成。在一些實施例中，由於第二阻障層108足夠薄，因此寄生二維電洞氣體（2DHG）並未形成於第一未摻雜層106與第一阻障層104之間的界面處的第二阻障層108與第一摻雜層120之間的界面處。舉例來說，在一些實施例中，第二阻障層108可具有小於約20奈米的第一厚度t1 。在其它實施例中，第二阻障層108可具有小於約30奈米的第一厚度t1 。在一些實施例中，高效地阻止寄生2DHG形成的第二阻障層108的第一厚度t1 可取決於第二阻障層108中的每一元素的濃度。另外，在一些實施例中，由於第一摻雜層120可以足夠薄且/或具有足夠低的p型摻質劑濃度，因此寄生2DHG可能未形成於基底102的n-通道元件區102a上。舉例來說，在一些實施例中，第一摻雜層120可具有小於30奈米的第二厚度t2 且/或可包括約1018 個p型摻質劑/立方公分的摻質劑濃度。因此，在一些實施例中，第二阻障層108的第一厚度t1 、第二阻障層108中的每一元素的濃度、第一摻雜層120的第二厚度t2 和/或第一摻雜層120的摻質劑濃度可經設計使得導電帶在第二阻障層108與第一未摻雜層106之間的界面處的費米能階以下，以形成2DEG而不形成2DHG。因此，n-通道元件110可利用沿第一異質接面130的2DEG而無寄生2DHG的干擾。
在一些實施例中，可將p-通道元件112安置在基底102的p-通道元件區102b上。p-通道元件112可包含佈置在第一未摻雜層106的中間上部表面106i上方的第二摻雜層121。第三摻雜層123也可佈置在第一未摻雜層106的中間上部表面106i上方且通過第二閘極電極124與第二摻雜層121間隔開。在一些實施例中，第二摻雜層和第三摻雜層123可分別對應於摻雜二元III/V源極區和摻雜二元III/V汲極區，使得第二閘極電極124佈置在摻雜二元III/V源極區（例如，第二摻雜區121）與摻雜二元III/V汲極區（例如，第三摻雜區123）之間。在一些實施例中，第二閘極電極124通過介電結構114與第一未摻雜層106的中間上部表面106i間隔開。在一些實施例中，第三接觸件122a和第四接觸件122b可以分別佈置在第二摻雜層121和第三摻雜層123上方。
在增強模式下，二維電洞氣體（2DHG）可沿第一未摻雜層106與第一阻障層104之間的界面處的第二異質接面132形成。在一些實施例中，部分地由於基底102的p-通道元件區102b上的第一未摻雜層106具有在例如約10奈米與約30奈米之間的範圍內的厚度，2DHG形成，進而引起第二異質接面132處的價帶展現在費米能階以上且與費米能階相交的峰。在一些實施例中，如果基底106的p-通道元件區102b上的第一未摻雜層106具有大於30奈米的厚度，那麼在增強模式下，2DHG可能未形成於第二異質接面132處。另外，在一些實施例中，2DHG可部分地由於第一阻障層104的元素濃度而沿第二異質接面132形成。寄生2DEG未形成於p-通道元件112中，這是因為在基底102的p-通道元件區102b上，第一阻障層104不會上覆於未摻雜層。相反，第一未摻雜層106在第一阻障層104上方，進而形成2DHG而非2DEG。因此，p-通道元件可利用沿第二異質接面132的2DHG而無來自寄生2DEG的干擾。
因此，在一些實施例中，p-通道元件112和n-通道元件110可以集成於同一基底102上而不形成寄生2DHG和2DHG。另外，隔離區126可包圍p-通道元件112使得p-通道元件112與n-通道元件110隔離。在一些實施例中，隔離區126可延伸穿過第一未摻雜層106並延伸到第一阻障層104的至少一部分中，使得隔離區126與第二異質接面132相交。因此，在增強模式下，隔離區126防止沿n-通道元件110中的第一異質接面130的2DEG干擾沿p-通道元件112中的第二異質接面132的2DHG。
圖2示出了集成HEMT元件的一些其它實施例的截面圖200，所述集成HEMT元件包括n-通道元件和p-通道元件。
截面圖200中的集成HEMT元件包含嵌入於介電結構114內的接觸孔202。可將第一接觸件116a、第一閘極電極118、第二接觸件116b、第二閘極電極124以及第三接觸件122a中的每一個耦合到接觸孔202中的一個。可將接觸孔202耦合到電壓源來控制n-通道元件110和p-通道元件112的操作（例如，「開」、「關」）。在一些實施例中，可通過接觸孔202將至多20伏特施加到n-通道元件110和p-通道元件112兩端。在其它實施例中，施加到n-通道元件110和p-通道元件112的電壓偏壓可在例如約1伏特與約12伏特之間的範圍內。另外，不同於圖1中的截面圖100，在一些實施例中，可省略第一摻雜層（圖1的第一摻雜層120），使得第一閘極電極118直接地接觸介電結構114，其中介電結構114將第一閘極電極118與第二阻障層108分離。在不具有第一閘極電極118下面的第一摻雜層（圖1的第一摻雜層120）的這類實施例中，n-通道元件110可以是耗盡模式元件，其中對於第一閘極電極118的施加電壓偏壓致使n-通道元件110變成「斷開」。
圖3示出了集成HEMT元件的一些實施例的截面圖300，所述集成HEMT元件包括n-通道元件、p-通道元件以及高壓功率元件。
截面圖300中的集成HEMT元件包含集成於同一基底102上方的n-通道元件110和p-通道元件112。另外，在一些實施例中，高壓功率元件302可以佈置在基底102上方且橫向緊接n-通道元件110和p-通道元件112。在一些實施例中，高壓功率元件302可使用大於100伏特的電壓操作。舉例來說，在一些實施例中，高壓功率元件302可使用在約100伏特與約1000伏特之間的範圍內的電壓操作。因此，在一些實施例中，高壓功率元件302可使用比施加到n-通道元件110和/或p-通道元件112的電壓大100倍與1000倍之間的電壓來操作。
在截面圖300中，高壓功率元件302可以是n通道增強模式元件。因此，高壓功率元件302可包括佈置在第二阻障層108上方的第五接觸件316a和第六接觸件316b，且在一些實施例中，第四摻雜層330將第五接觸件316a與第六接觸件316b分離。第四摻雜層330可直接地接觸第二阻障層108。在一些實施例中，第三閘極電極318佈置在第四摻雜層330上方。
在一些實施例中，為容納大於100伏特的操作電壓，第六接觸件316b可與第四摻雜層330和/或第三閘極電極318間隔達第二寬度w2 ，所述第二寬度大於第五接觸件316a與第四摻雜層330和/或第三閘極電極318之間的第一寬度w1 。第五接觸件316a可對應於高壓功率元件302的源極區，且第六接觸件316b可對應於高壓功率元件302的汲極區。類似地，n-通道元件110的第一接觸件116a可對應於n-通道元件110的源極區，且n-通道元件110的第二接觸件116b可對應於n-通道元件110的汲極區。n-通道元件110的第二接觸件116b可與第一摻雜層120和/或第一閘極電極118間隔達第三寬度w3 。在一些實施例中，第二寬度w2 可大於第三寬度w3 ，這是因為相較於n-通道元件110，大功率電壓元件302利用更高操作電壓。
類似於n-通道元件110，在高壓功率元件302中，在足夠電壓偏壓施加到第三閘極電極318後，2DEG可形成於第二阻障層108與第一未摻雜層106之間的界面或第三異質接面340處。隔離區126可將第三異質接面340與第一異質接面130分離以便將高壓功率元件302與n-通道元件110隔離。在其它實施例中，高壓功率元件302可緊鄰p-通道元件112，且因此，隔離區126可將第三異質接面340與第二異質接面132分離。
在一些實施例中，可將緩衝堆疊320安置於基底102與第一阻障層104之間。緩衝堆疊320可包括第一緩衝層324上方的第二緩衝層322。第一緩衝層324和第二緩衝層322可各自包括砷化銦鋁鎵。在一些實施例中，第一緩衝層324和第二緩衝層322可包括相同濃度的每一元素、不同濃度的每一元素或其組合。緩衝堆疊320可減小由高壓功率元件302所引起的豎直電場影響。緩衝堆疊320中的總層數可取決於用於操作高壓功率元件302的操作電壓。舉例來說，在一些實施例中，如果高壓功率元件302的操作電壓是500伏特，那麼第一層數可用於緩衝堆疊320中，然而如果高壓功率元件302的操作電壓是100伏特，那麼小於第一層數的第二層數可用於緩衝堆疊320中。儘管如此，緩衝堆疊320允許高壓功率元件302承受並維持其高壓，而不分別干擾n-通道元件110的第一異質接面130和p-通道元件112的第二異質接面132。
圖4到圖20示出了形成集成HEMT元件的方法的一些實施例的截面圖400到截面圖2000，所述集成HEMT元件包括同一基底上的n-通道元件和p-通道元件。儘管相對於方法描述圖4到圖20，但應瞭解，圖4到圖20中所發明的結構不限於這種方法，而相反，可單獨作為獨立於方法的結構。
如圖4的截面圖400中所繪示，提供了基底102。在一些實施例中，基底102包括矽、藍寶石或碳化矽。在一些實施例中，基底102可包括p型矽，其是廣泛可用的基底，且因此降低了HEMT元件的成本。可將第一阻障層104沉積在基底102上方。在一些實施例中，第一阻障層104可包括四元III-V半導體材料，如例如砷化銦鋁鎵。第一阻障層104可以具有在約20奈米與約50奈米之間的範圍內的厚度。可將第一未摻雜材料406沉積在第一阻障層104上方且直接地接觸第一阻障層104。第一未摻雜材料406可包括III-V半導體材料或III-N半導體材料，如例如氮化鋁、氮化銦、氮化鎵或其類似物。在一些實施例中，第一未摻雜材料406可以具有在約0.3微米與約1微米之間的範圍內的厚度。可將第二阻障材料408沉積在第一未摻雜材料406上方。在一些實施例中，第二阻障材料408可包括四元III-V半導體材料，如例如砷化銦鋁鎵。在一些實施例中，第二阻障材料408可包括與第一阻障層104不同濃度的砷化銦鋁鎵中的每一元素，然而在其它實施例中，第二阻障材料408可包括與第一阻障層104相同濃度的砷化銦鋁鎵中的每一元素。在一些實施例中，第二阻障材料408可具有在約10奈米與約30奈米之間的範圍內的第一厚度t1 。因此，在一些實施例中，相較於第一阻障層104，第二阻障材料408可以是更薄的。第一厚度t1 可以小於30奈米以防止寄生通道形成於即將形成於基底102上方的n-通道元件中（參見圖1的n-通道元件110）。
在一些實施例中，可將摻雜材料420沉積在第二阻障材料408上方。摻雜材料420可包括與第一未摻雜材料406相同的材料，但具有摻雜濃度。舉例來說，在一些實施例中，摻雜材料420可包括p型III-V半導體材料，如例如氮化鋁、氮化銦、氮化鎵或其類似物。在一些實施例中，摻雜材料420經輕摻雜（例如，小於1018 個摻質劑/立方公分）以防止寄生通道形成於即將形成於基底102上方的n-通道元件中（參見，圖1的n-通道元件110）。類似地，在一些實施例中，摻雜材料420可具有小於30奈米的第二厚度t2 來防止寄生通道形成於即將形成於基底102上方的n-通道元件中（參見圖1的n-通道元件110）。在其它實施例中，應瞭解，可省略摻雜材料420，這類在包括n-通道元件（圖2的n-通道元件110）的實施例中，所述n-通道元件是耗盡模式元件，如在圖2中。
在一些實施例中，可通過外延製程和/或另一形式的沉積製程（例如，化學氣相沉積（chemical vapor deposition，CVD）、金屬有機化學氣相沉積（metal organic chemical vapor deposition，MO-CVD）、等離子增強式化學氣相沉積（plasma enhanced chemical vapor deposition，PE-CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）、濺鍍、電子束/熱蒸發等）來沉積第一阻障層104、第一未摻雜材料406、第二阻障材料408和/或摻雜材料420。
如圖5的截面圖500中所繪示，第一遮罩層502可形成於基底102的n-通道元件區102a上方，然而基底102的p-通道元件區102b可保持未被覆蓋。由於n-通道元件區102a和p-通道元件區102b是同一基底102的部分，因此基底102的n-通道元件區102a可在基底102的p-通道元件區102b的橫向旁側且連續地連接到基底102的p-通道元件區102b。在一些實施例中，第一遮罩層502可包括通過旋塗製程在摻雜材料420上方形成的感光材料（例如，光刻膠）。在這類實施例中，感光材料層根據光遮罩而選擇性地暴露於電磁輻射。電磁輻射可修改感光材料內的暴露區的可溶性以限定可溶區。接著，可使感光材料隨後顯影以通過移除可溶區來將開口限定在感光材料內。在其它實施例中，第一遮罩層502可包括硬遮罩層（例如，氮化矽層、碳化矽層或其類似物）。
如圖6的截面圖600中所繪示，可執行第一蝕刻製程602來移除基底102的p-通道元件區102b上的摻雜材料（圖5的摻雜材料420）且移除基底102的p-通道元件區102b上的第一未摻雜材料（圖5的第一未摻雜材料406）的上部部分。在一些實施例中，第一蝕刻製程602可以是濕式蝕刻或乾式蝕刻。在第一蝕刻製程602後，在基底102的n-通道元件區102a上，將圖案化摻雜層620佈置在第二阻障層108上方，將第二阻障層108佈置在第一未摻雜層106上方，以及將第一未摻雜層106佈置在第一阻障層104上方。在基底102的p-通道元件區102b上，將第一未摻雜層106的薄片106a佈置在第一阻障層104上方。在一些實施例中，第一未摻雜層106的薄片106a可具有在約10奈米與約30奈米之間的範圍內的第三厚度t3 。
因此，在一些實施例中，可控制第一蝕刻製程602來移除基底102的p-通道元件區102b上的第一未摻雜材料（圖5的第一未摻雜材料406）的第一距離d1 。在一些實施例中，第一距離d1 可在例如約270奈米與約990奈米之間的範圍內。在一些實施例中，由於薄片106a佈置在基底102的p-通道元件區102b上方，其橫向包圍佈置在基底102的n-通道元件區102a上方的第一未摻雜層106的部分（例如，第一未摻雜層106的n-通道元件區），因此薄片106a可對應於第一未摻雜層106的p-通道元件區。
薄片106a的第三厚度t3 可允許在以增強模式操作期間，基底102的p-通道元件區102b形成2DHG。在一些實施例中，如果第三厚度t3 過大（例如，大於30奈米），那麼2DHG可能未形成於基底102的p-通道元件區102b上，且因此基底102的p-通道元件區102b將是不可靠的。在一些實施例中，相較於薄片106a，基底102的n-通道元件區102a上的第一未摻雜層106更厚，這是因為基底102的n-通道元件區102a依賴於更厚（例如，大於30奈米）的第一未摻雜層106以在以增強模式操作期間形成2DEG。
如圖7的截面圖700中所繪示，在一些實施例中，可移除第一遮罩層（圖5的第一遮罩層502）且第二遮罩層702可形成於圖案化摻雜層620和第一未摻雜層106上方。第二遮罩層702還覆蓋圖案化摻雜層620、第二阻障層108以及第一未摻雜層106的側壁。第二遮罩層702中的開口704暴露了基底102的p-通道元件區102b上的第一未摻雜層106。在一些實施例中，可使用與形成第一遮罩層（圖5的第一遮罩層502）類似的光刻技術來沉積並圖案化第二遮罩層702。在一些實施例中，第二遮罩層702可以是硬遮罩且可以是非晶形材料。
如圖8的截面圖800中所繪示，可執行選擇性外延生長製程804以將選擇性摻雜層802選擇性地沉積在基底102的p-通道元件區102b上的第二遮罩層702的開口（圖7的開口704）內。選擇性外延生長製程804可以是外延製程或另一形式的沉積製程（例如，化學氣相沉積（CVD）、金屬有機化學氣相沉積（MO-CVD）、等離子增強式化學氣相沉積（PE-CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、濺鍍、電子束/熱蒸發等）。選擇性外延生長製程804對於第一未摻雜層106可以是選擇性的，使得選擇性摻雜層802直接地接觸第一未摻雜層106，這是因為第一未摻雜層106可以是結晶材料。選擇性外延生長製程804可防止選擇性摻雜層802形成於第二遮罩層702上，這是因為第二遮罩層702是非晶形材料。
在一些實施例中，選擇性摻雜層802包括p型二元III-V半導體材料，如例如氮化鋁、氮化銦、氮化鎵或其類似物。在一些實施例中，選擇性摻雜層802可包括與圖案化摻雜層620相同的材料，然而在其它實施例中，選擇性摻雜層802可包括與圖案化摻雜層620不同的材料。在一些實施例中，選擇性摻雜層802可以形成為小於例如約30奈米的厚度。在一些實施例中，選擇性摻雜層802低於圖案化摻雜層620。
如圖9的截面圖900中所繪示，第三遮罩層902可以形成於圖案化摻雜層620和選擇性摻雜層802的部分的上方，然而圖案化摻雜層620和選擇性摻雜層802的其它部分保持未被覆蓋。可使用與形成第一遮罩層（圖5的第一遮罩層502）類似的光刻技術來沉積並圖案化第三遮罩層902。
如圖10的截面圖1000中所繪示，可根據第三遮罩層902執行第二蝕刻製程1002。在一些實施例中，第二蝕刻製程1002可以是幹式蝕刻或濕式蝕刻且對於選擇性摻雜層（圖9的選擇性摻雜層802）和圖案化摻雜層（圖9的圖案化摻雜層620）可以是選擇性的。因此，在第二蝕刻製程1002後，移除選擇性摻雜層（圖9的選擇性摻雜層802）和圖案化摻雜層（圖9的圖案化摻雜層620）的部分，進而在第二阻障層108上方形成第一摻雜層120且在第一未摻雜層106上方形成第二摻雜層121和第三摻雜層123。
如圖11的截面圖1100中所繪示，第四遮罩層1104可以形成於第一摻雜層120、第二摻雜層121以及第三摻雜層123上方。第四遮罩層1104可包括第一開口1106。在一些實施例中，從俯視視角看，第一開口1106可以是包圍第二摻雜層121和第三摻雜層123的連續環狀形狀。可在第四遮罩層1104上方進行隔離植入製程1102，使得隔離區126形成於第四遮罩層1104中的第一開口1106內。第四遮罩層1104可阻止隔離植入製程1102影響截面圖1100的其它特徵。在一些實施例中，隔離植入製程1102可包含將鐵、氯、氟或其類似物植入到未由第四遮罩層1104覆蓋的第一未摻雜層106中。在其它實施例中，隔離植入製程1102可涉及形成淺溝槽隔離（shallow trench isolation，STI）結構，使得隔離區126包括二氧化矽。
在一些實施例中，隔離區126也可以是包圍第二摻雜層121和第三摻雜層123的連續環狀形狀。在一些實施例中，隔離區126可從基底102的p-通道元件區102b上的第一未摻雜層106的頂面延伸到第一阻障層104。在一些實施例中，隔離區126延伸穿過第一未摻雜層106與第二摻雜層121和第三摻雜層123之間的界面處的第二異質接面132並延伸到第一阻障層104中。因此，隔離區126可沿第二阻障層108與第一未摻雜層106之間的界面將第二異質接面132與第一異質接面130分離以防止基底102的n-通道元件區102a上的第一元件與基底102的p-通道元件區102b上的第二元件之間的交叉干擾和/或寄生通道。
如圖12的截面圖1200中所繪示，可形成限定接觸開口1204的介電層1202。可圖案化接觸開口1204，使得接觸開口1204上覆於第一摻雜層120的任一側上的第二阻障層108且上覆於第二摻雜層121和第三摻雜層123。可通過沉積和光刻製程來形成限定接觸開口1204的介電層1202。在一些實施例中，介電層1202可包括例如氮化物（例如氮化矽、氮氧化矽）、碳化物（例如碳化矽）、氧化物（例如氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如摻碳氧化物、SiCOH）或其類似物。
如圖13的截面圖1300中所繪示，導電層1302可形成於介電層1202上方和接觸開口1204內。在一些實施例中，導電層1302可包括例如產生與第二阻障層108以及第二摻雜層121和第三摻雜層123的歐姆接觸（Ohmic contact）的材料，如例如鈦或鋁。在其它實施例中，導電層1302可包括例如銅、鎢或其類似物。可以通過沉積製程（例如，化學氣相沉積（CVD）、等離子增強式化學氣相沉積（PE-CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）等）形成導電層1302。
如圖14的截面圖1400中所繪示，第五遮罩層1402可形成於導電層1302上方。在一些實施例中，可能已經通過沉積和光刻製程來形成第五遮罩層1402以上覆於接觸開口（圖12的接觸開口1204）。
如圖15的截面圖1500中所繪示，可執行第三蝕刻製程（對於導電層（圖14的導電層1302）為選擇性的）來移除未受第五遮罩層1402保護的導電層（圖14的導電層1302）。在一些實施例中，第三蝕刻製程可包括濕式蝕刻劑或幹式蝕刻劑。在第三蝕刻製程後，剩餘導電層（圖14的導電層1302）限定第一接觸件116a、第二接觸件116b、第三接觸件122a以及第四接觸件122b。因此，在一些實施例中，第一接觸件116a、第二接觸件116b、第三接觸件122a以及第四接觸件122b可包括相同材料。
如圖16的截面圖1600中所繪示，移除（例如，剝離）第五遮罩層（圖15的第五遮罩層1402），且將額外介電層1602沉積在介電層1202上方。額外介電層1602可以與形成介電層1202相同的方式形成且還包括與介電層1202相同的材料。
如圖17的截面圖1700中所繪示，第一閘極開口1702和第二閘極開口1704可以形成於多個介電層1706中。多個介電層1706包括介電層（圖16的介電層1202）和額外介電層（圖16的額外介電層1602）。在一些實施例中，遮罩層（未繪示）和後續蝕刻可用於移除多個介電層1706的部分來限定第一閘極開口1702和第二閘極開口1704。在一些實施例中，第一閘極開口1702可暴露基底的n-通道元件區102a上的第一摻雜層120，且第二閘極開口1704可以佈置在第二摻雜層121與第三摻雜層123之間。然而，在一些實施例中，第二閘極開口1704可能未完全地延伸穿過多個介電層1706。因此，在一些實施例中，第二閘極開口1704可具有由多個介電層1706限定的底面。
如圖18的截面圖1800中所繪示，閘極層1802可以沉積在多個介電層1706上方且填充第一閘極開口（圖17的第一閘極開口1702）和第二閘極開口（圖17的第二閘極開口1704）。在一些實施例中，閘極層1802可包括導電材料，如例如氮化鈦、鎳、鎢、鈦或鉑。在一些實施例中，閘極層1802可與第一摻雜層120和/或多個介電層1706形成肖特基接觸（Schottky contact）。然而，在其它實施例中，閘極層1802不限於形成肖特基接觸的材料。可以通過沉積製程（例如，化學氣相沉積（CVD）、等離子增強式化學氣相沉積（PE-CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）等）形成閘極層1802。
如圖19的截面圖1900中所繪示，可圖案化閘極層（圖18的閘極層1802）以在第一摻雜層120上方形成第一閘極電極118且在多個介電層1706上方和第二摻雜層121與第三摻雜層123之間形成第二閘極電極124。在一些實施例中，可以使用光刻和蝕刻製程來圖案化閘極層（圖18的閘極層1802）。在一些實施例中，第一閘極電極118和第二閘極電極124可具有比下部部分更寬的上部部分。
如圖20的截面圖2000中所繪示，額外介電材料可以沉積在多個介電層（圖19的介電層1706）上方，進而在基底102上方形成介電結構114。因此，介電結構114可覆蓋第一閘極電極118和第二閘極電極124，從而使得佈置在基底102的n-通道元件區102a上方的n-通道元件110與佈置在基底102的p-通道元件區102b上方的p-通道元件112隔離。另外，由於第二阻障層108較薄（例如，小於30奈米），因此在操作期間，2DEG沿第一異質接面130形成於n-通道元件110上，且2DHG寄生通道並未形成於基底102的n-通道元件區102a上。類似地，由於第一阻障層104直接地接觸基底102，因此在操作期間，2DHG沿第二異質接面132形成於p-通道元件上，且2DEG寄生通道並未形成於基底102的p-通道元件區102b上。通過將p-通道元件112與n-通道元件110隔離且通過防止寄生通道形成於p-通道元件112和n-通道元件中，圖20的截面圖2000中的集成HEMT元件是具有沿第一異質接面130和第二異質接面132的最佳薄層電阻和最小電流洩漏的可靠元件。
圖21示出了形成集成HEMT元件的方法2100的一些實施例的流程圖，所述集成HEMT元件包括同一基底上的n-通道元件和p-通道元件。
雖然方法2100在下文示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋此類動作或事件的所示出次序。舉例來說，除本文中所示出和/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序和/或同時出現。另外，可能需要並非所有的所示出動作以實施本文中的描述的一或多個方面或實施例。另外，本文中所描繪的動作中的一或多個可以一或多個單獨動作和/或階段進行。
在動作2102處，第一阻障層沉積在基底上方。
在動作2104處，第一未摻雜層沉積在第一阻障層上方。
在動作2106處，第二阻障層沉積在第一未摻雜層上方。圖4示出對應於動作2102、動作2104以及動作2106的一些實施例的截面圖400。
在動作2108處，在基底的p-通道元件區上執行第一蝕刻製程來移除第二阻障層和第一未摻雜層的上部部分，其中未摻雜層的下部部分保留在基底的p-通道元件區上。圖6示出對應於動作2108的一些實施例的截面圖600。
在動作2110處，摻雜層選擇性地生長在第一未摻雜層的下部部分上。圖8示出對應於動作2110的一些實施例的截面圖800。
在動作2112處，執行第二蝕刻製程來移除摻雜層的中心部分。圖10示出對應於動作2112的一些實施例的截面圖1000。
在動作2114處，隔離區形成於第一未摻雜層內以及基底的n-通道元件區與p-通道元件區之間。圖11示出對應於動作2114的一些實施例的截面圖1100。
在動作2116處，第一組接觸件形成於摻雜層的外圍部分上方。
在動作2118處，第二組接觸件形成於第二阻障層上。圖12到圖15示出了對應於動作2116和動作2118的一些實施例的截面圖1200到截面圖1500。
在動作2120處，第一閘極形成於基底的n-通道元件區上且形成於第二阻障層上方。
在動作2122處，第二閘極形成於摻雜層的外圍部分之間且形成於基底的p-通道元件區上的第一未摻雜層上方。圖16到圖19示出了對應於動作2120和動作2122的一些實施例的截面圖1600到截面圖1900。
因此，本發明涉及一種製造集成HEMT元件而不形成寄生通道的新方法以便產生可靠的集成HEMT元件，所述集成HEMT元件包括同一基底上的n-通道元件和p-通道元件。
因此，在一些實施例中，本發明涉及一種集成電晶體元件，包括：第一阻障層，佈置在基底上方；未摻雜層，佈置在第一阻障層上方，其中未摻雜層具有橫向緊接p-通道元件區的n-通道元件區，其中未摻雜層的n-通道元件區具有高於未摻雜層的p-通道元件區的最頂部表面的最頂部表面；第二阻障層，在未摻雜層的n-通道元件區上方；第一閘極電極，佈置在第二阻障上方；以及第二閘極電極，佈置在未摻雜層的p-通道元件區上方。
在其它實施例中，本發明涉及一種集成電晶體元件，包括：第一III/V半導體層，佈置在基底上方；未摻雜二元III/V半導體層，佈置在第一III/V半導體層上方，其中未摻雜二元III/V半導體層具有在p-通道元件區橫向旁側的n-通道元件區，其中相較於p-通道元件區，n-通道元件區具有更大厚度；第二III/V半導體層，佈置在未摻雜二元III/V半導體層的n-通道元件區上方；摻雜二元III/V源極區和摻雜二元III/V汲極區，佈置在未摻雜二元III/V半導體層的p-通道元件區上方；第一閘極電極，佈置在第二III/V半導體層上方；以及第二閘極電極，佈置在未摻雜二元III/V半導體層上方且佈置在摻雜二元III/V源極區與摻雜二元III/V汲極區之間。
在又其它實施例中，本發明涉及一種形成集成電晶體元件的方法，包括：將第一阻障層沉積在基底上方，其中基底包括橫向緊接p-通道元件區且連續連接到p-通道元件區的n-通道元件區；將未摻雜層沉積在第一阻障層上方；將第二阻障層沉積在未摻雜層上方；在基底的p-通道元件區上執行第一蝕刻製程來移除基底的p-通道元件區上的第二阻障層且移除基底的p-通道元件區上的未摻雜層的上部部分，其中基底的p-通道元件區上的未摻雜層的下部部分具有上部表面，所述上部表面低於基底的n-通道元件區上的未摻雜層的最上表面；在基底的p-通道元件區上的未摻雜層的下部部分上方選擇性地形成摻雜層；形成佈置在第二阻障層上方的第一閘極電極；以及形成佈置在未摻雜層的下部部分上方的第二閘極電極。
前文概述若干實施例的特徵使得本領域的技術人員可更好地理解本發明的各方面。本領域的技術人員應瞭解，他們可以容易地將本發明用作設計或修改用於實現本文中所引入的實施例的相同目的和/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這些等效構造並不脫離本發明的精神和範圍，且本領域的技術人員可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代和更改。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000:截面圖 102:基底 102a:n-通道元件區 102b:p-通道元件區 104:第一阻障層 106:第一未摻雜層 106a:薄片 106i:中間上部表面 106t:最頂部表面 108:第二阻障層 110:n-通道元件 112:p-通道元件 114:介電結構 116a:第一接觸件 116b:第二接觸件 118:第一閘極電極 120:第一摻雜層 121:第二摻雜層 122a:第三接觸件 122b:第四接觸件 123:第三摻雜層 124:第二閘極電極 126:隔離區 130:第一異質接面 132:第二異質接面 202:接觸孔 302:高壓功率元件 316a:第五接觸件 316b:第六接觸件 318:第三閘極電極 320:緩衝堆疊 322:第二緩衝層 324:第一緩衝層 330:第四摻雜層 340:第三異質接面 406:第一未摻雜材料 408:第二阻障材料 420:摻雜材料 502:第一遮罩層 602:第一蝕刻製程 620:圖案化摻雜層 702:第二遮罩層 704:開口 802:選擇性摻雜層 804:外延生長製程 902:第三遮罩層 1002:第二蝕刻製程 1102:隔離植入製程 1104:第四遮罩層 1106:第一開口 1202:介電層 1204:接觸開口 1302:導電層 1402:第五遮罩層 1602:額外介電層 1702:第一閘極開口 1704:第二閘極開口 1706:介電層 1802:閘極層 2100:方法 2102、2104、2106、2108、2110、2112、2114、2116、2118、2120、2122:動作 d1 :第一距離 t1 :第一厚度 t2 :第二厚度 t3 :第三厚度 w1 :第一寬度 w2 :第二寬度 w3 :第三寬度
當結合附圖閱讀時從以下詳細描述最好地理解本發明的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各個特徵的尺寸。 圖1示出了集成高電子遷移率電晶體（HEMT）元件的一些實施例的截面圖，所述集成高電子遷移率電晶體元件在同一基底上具有n-通道元件和p-通道元件。 圖2示出了集成HEMT元件的一些額外實施例的截面圖，所述集成HEMT元件在同一基底上具有n-通道元件和p-通道元件。 圖3示出了集成HEMT元件的一些實施例的截面圖，所述集成HEMT元件在同一基底上具有高壓功率元件、n-通道元件以及p-通道元件。 圖4到圖20示出了形成集成HEMT元件的方法的一些實施例的截面圖，所述集成HEMT元件在同一基底上具有n-通道元件和p-通道元件。 圖21示出了對應於圖4到圖20的方法的一些實施例的流程圖。
100:截面圖
102:基底
102a:n-通道元件區
102b:p-通道元件區
104:第一阻障層
106:第一未摻雜層
106a:薄片
106i:中間上部表面
106t:最頂部表面
108:第二阻障層
110:n-通道元件
112:p-通道元件
114:介電結構
116a:第一接觸件
116b:第二接觸件
118:第一閘極電極
120:第一摻雜層
121:第二摻雜層
122a:第三接觸件
122b:第四接觸件
123:第三摻雜層
124:第二閘極電極
126:隔離區
130:第一異質接面
132:第二異質接面
d1 :第一距離
t1 :第一厚度
t2 :第二厚度

Claims (20)

  1. 一種集成電晶體元件，包括： 第一阻障層，佈置在基底上方； 未摻雜層，佈置在所述第一阻障層上方，其中所述未摻雜層具有橫向緊接p-通道元件區的n-通道元件區，其中所述未摻雜層的所述n-通道元件區具有最頂部表面，所述最頂部表面高於所述未摻雜層的所述p-通道元件區的最頂部表面； 第二阻障層，在所述未摻雜層的所述n-通道元件區上方； 第一閘極電極，佈置在所述第二阻障層上方；以及 第二閘極電極，佈置在所述未摻雜層的所述p-通道元件區上方。
  2. 如申請專利範圍第1項所述的集成電晶體元件，更包括： 隔離區，在所述未摻雜層內且在所述第一閘極電極與所述第二閘極電極之間。
  3. 如申請專利範圍第1項所述的集成電晶體元件，其中所述第二阻障層比所述第一阻障層更薄。
  4. 如申請專利範圍第1項所述的集成電晶體元件，其中所述第一阻障層直接接觸所述基底。
  5. 如申請專利範圍第1項所述的集成電晶體元件，更包括： 第一摻雜層以及第二摻雜層，佈置在所述未摻雜層的所述p-通道元件區上方且直接接觸所述未摻雜層的所述p-通道元件區，其中所述第二閘極電極在所述第一摻雜層與所述第二摻雜層之間。
  6. 如申請專利範圍第1項所述的集成電晶體元件，更包括： 第三摻雜層，佈置在所述第二阻障層上方且低於所述第一閘極電極；以及 第一接觸件以及第二接觸件，佈置在所述第二阻障層上方，其中所述第三摻雜層在所述第一接觸件與所述第二接觸件之間。
  7. 如申請專利範圍第1項所述的集成電晶體元件，其中所述第二阻障層具有小於約30奈米的厚度。
  8. 如申請專利範圍第1項所述的集成電晶體元件，更包括： 緩衝層，佈置在所述第一阻障層與所述基底之間，其中所述緩衝層包括與所述第一阻障層相同的元素。
  9. 如申請專利範圍第8項所述的集成電晶體元件，更包括： 第三閘極電極，佈置在所述第二阻障層以及所述未摻雜層的所述n-通道元件區上方，其中額外隔離區在所述第三閘極電極與所述第二閘極電極之間。
  10. 一種集成電晶體元件，包括： 第一III/V半導體層，佈置在基底上方； 未摻雜二元III/V半導體層，佈置在所述第一III/V半導體層上方，其中所述未摻雜二元III/V半導體層具有在p-通道元件區橫向旁側的n-通道元件區，其中相較於所述p-通道元件區，所述n-通道元件區具有更大厚度； 第二III/V半導體層，佈置在所述未摻雜二元III/V半導體層的所述n-通道元件區上方； 摻雜二元III/V源極區以及摻雜二元III/V汲極區，佈置在所述未摻雜二元III/V半導體層的所述p-通道元件區上方； 第一閘極電極，佈置在所述第二III/V半導體層上方；以及 第二閘極電極，佈置在所述未摻雜二元III/V半導體層上方且佈置在所述摻雜二元III/V源極區與所述摻雜二元III/V汲極區之間。
  11. 如申請專利範圍第10項所述的集成電晶體元件，其中所述第一閘極電極的頂面高於所述第二閘極電極的頂面。
  12. 如申請專利範圍第10項所述的集成電晶體元件，其中隔離區佈置在所述第一閘極電極與所述第二閘極電極之間且從所述未摻雜二元III/V半導體層的所述p-通道元件區的頂面延伸到所述第一III/V半導體層。
  13. 如申請專利範圍第10項所述的集成電晶體元件，更包括： 摻雜二元III/V閘極區，佈置在所述第二III/V半導體層與所述第一閘極電極之間。
  14. 如申請專利範圍第13項所述的集成電晶體元件，其中所述摻雜二元III/V閘極區具有小於約1018 個p型摻質劑/立方公分的摻雜濃度。
  15. 一種形成集成電晶體元件的方法，包括： 將第一阻障層沉積在基底上方，其中所述基底包括橫向緊接p-通道元件區且連續連接到所述p-通道元件區的n-通道元件區； 將未摻雜層沉積在所述第一阻障層上方； 將第二阻障層沉積在所述未摻雜層上方； 在所述基底的所述p-通道元件區上執行第一蝕刻製程來移除所述基底的所述p-通道元件區上的所述第二阻障層且移除所述基底的所述p-通道元件區上的所述未摻雜層的上部部分，其中所述基底的所述p-通道元件區上的所述未摻雜層的下部部分具有上部表面，所述上部表面低於所述基底的所述n-通道元件區上的所述未摻雜層的最上表面； 在所述基底的所述p-通道元件區上的所述未摻雜層的所述下部部分上方選擇性地形成摻雜層； 形成佈置在所述第二阻障層上方的第一閘極電極；以及 形成佈置在所述未摻雜層的所述下部部分上方的第二閘極電極。
  16. 如申請專利範圍第15項所述的形成集成電晶體元件的方法，更包括： 執行隔離製程以形成穿過所述未摻雜層且在所述第一閘極電極與所述第二閘極電極之間的隔離區。
  17. 如申請專利範圍第15項所述的形成集成電晶體元件的方法，更包括： 在所述基底的所述n-通道元件區上的所述第二阻障層上方形成摻雜閘極區，其中所述摻雜閘極區在所述第一閘極電極與所述第二阻障層之間。
  18. 如申請專利範圍第17項所述的形成集成電晶體元件的方法，其中所述摻雜閘極區具有小於約30奈米的厚度。
  19. 如申請專利範圍第15項所述的形成集成電晶體元件的方法，更包括： 在所述基底上方且在所述第一阻障層下方形成多個緩衝層，其中所述多個緩衝層以及所述第一阻障層包括相同四元III/V半導體材料。
  20. 如申請專利範圍第15項所述的形成集成電晶體元件的方法，更包括： 形成在所述第二阻障層上方並與所述第一閘極電極橫向間隔開的第一組接觸件；以及 在所述基底的所述p-通道元件區上的所述摻雜層上方形成第二組接觸件，其中所述第二閘極電極在所述第二組接觸件之間。
    Figure 03_image001
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