TW202131517A - 積體晶片 - Google Patents

積體晶片 Download PDF

Info

Publication number
TW202131517A
TW202131517A TW110102575A TW110102575A TW202131517A TW 202131517 A TW202131517 A TW 202131517A TW 110102575 A TW110102575 A TW 110102575A TW 110102575 A TW110102575 A TW 110102575A TW 202131517 A TW202131517 A TW 202131517A
Authority
TW
Taiwan
Prior art keywords
barrier layer
layer
iii
doped
barrier
Prior art date
Application number
TW110102575A
Other languages
English (en)
Inventor
王雲翔
蔡俊琳
余俊磊
陳柏智
葉佳靈
陳京玉
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202131517A publication Critical patent/TW202131517A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本公開的各種實施例涉及一種積體晶片，其包含上覆於基底的未摻雜層。第一阻擋層上覆於未摻雜層。摻雜層上覆於第一阻擋層。此外，第二阻擋層上覆於第一阻擋層，其中第二阻擋層以非零距離從摻雜層的周邊橫向偏移。第一阻擋層與第二阻擋層包括相同的III-V半導體材料。第一阻擋層內的第一元素的第一原子百分比小於第二阻擋層內的第一元素的第二原子百分比。

Description

積體晶片
本公開是涉及一種積體晶片及形成積體晶片的方法。
現代積體晶片包括在半導體基底（例如矽）上形成的數百萬或數十億半導體元件。積體晶片（integrated chips，IC）可根據IC的應用而使用許多不同類型的電晶體元件。近年來，蜂窩式元件（cellular device）與射頻（radio frequency，RF）元件的不斷增長的市場已引起高電壓電晶體元件的使用顯著增長。因此，相較於矽類半導體元件，高電子遷移率電晶體（high electron mobility transistor，HEMT）元件已由於高電子遷移率與寬能隙而受到越來越多的關注。這種高電子遷移率與寬能隙實現改進的性能（例如快速切換速度、低雜訊）和高溫應用。
本公開實施例的一種積體晶片，包括未摻雜層、第一阻擋層、摻雜層以及第二阻擋層。未摻雜層上覆於基底。第一阻擋層上覆於所述未摻雜層。摻雜層上覆於所述第一阻擋層。第二阻擋層上覆於所述第一阻擋層，其中所述第二阻擋層以非零距離從所述摻雜層的周邊橫向偏移，其中所述第一阻擋層與所述第二阻擋層包括相同的III-V半導體材料，其中所述第一阻擋層內的第一元素的第一原子百分比小於所述第二阻擋層內的所述第一元素的第二原子百分比。
本公開提供用於實施本公開內容的不同特徵的許多不同實施例或實例。下文描述元件與佈置的具體實例來簡化本公開。當然，這些元件與佈置僅是實例且並不希望為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標記及/或字母。這種重複是出於簡化與清楚的目的並且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用例如“下方（beneath）”、“在…下方（below）”、“下部（lower）”、“在…上方（above）”、“上部（upper）”以及類似術語的空間相對術語來描述如各圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意圖涵蓋元件在使用或操作中的不同定向。設備可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
高電子遷移率電晶體（high electron mobility transistor，HEMT）元件包含異質接面，所述異質接面位於具有不同能隙的兩種材料之間的界面處且充當HEMT的溝道區。舉例來說，異質接面安置在半導體基底上方並且可以安置在未摻雜層（例如包括二元III-V半導體材料，例如氮化鎵）與阻擋層（例如包括III-V半導體材料，例如氮化鋁鎵）之間。此外，摻雜層（例如包括具有第一摻雜類型（例如p型）的二元III-V半導體材料）佈置在異質接面上方。此外，閘極電極佈置在摻雜層上方且佈置在源極接觸件與汲極接觸件之間以控制HEMT的源極接觸件與汲極接觸件之間的電流流動。
在HEMT元件的操作期間，當在閘極電極以及源極接觸件與汲極接觸件上施加合適的電壓偏壓時，電流沿著異質接面流動。如果HEMT元件在增強模式或耗盡模式中操作，那麼所施加的電壓偏壓進行控制。在增強模式中，HEMT元件使用閘極到源極電壓來“開啟”HEMT元件（例如“接通”源極與汲極之間的電流）。因此，在增強模式中，HEMT元件在某些方面是“常開型”的開關。在耗盡模式中，HEMT元件使用閘極到源極電壓來“關閉”元件（例如“切斷”源極與汲極之間的電流）。因此，在耗盡模式中，HEMT元件在某些方面是“常閉型”的開關。
舉例來說，在n溝道HEMT元件的增強模式下，異質接面處的導電帶具有下降到低於費米能級（Fermi level）且與費米能級相交的陡峭的能谷，進而在施加閘極到源極電壓時在異質接面處形成二維電子氣體（two-dimensional electron gas，2DEG）。歸因於摻雜層內的摻雜劑的低活化率，阻擋層內的第一元素（例如鋁）的濃度相對較低（例如在約7%到25%的範圍內）。舉例來說，二元III-V半導體材料（例如氮化鎵）內的p型摻雜劑的活化率小於矽基底內的p型摻雜劑的活化率。憑藉阻擋層中的第一元素的相對較低濃度，沿著異質接面的2DEG的濃度降低，進而確保閾值電壓為正。然而，沿著異質接面的2DEG的濃度的降低增大了HEMT在“開啟”狀態時的電阻，且增大了2DEG的消耗（例如導致更小的擊穿電壓），進而降低HEMT元件的性能。
在一些實施例中，本公開提供一種方法與一種HEMT元件的對應結構，所述HEMT元件包括具有不同濃度的第一元素（例如鋁）的第一阻擋層和第二阻擋層。舉例來說，未摻雜層形成在基底上方。第一阻擋層（例如包括氮化鋁鎵）形成在未摻雜層上方，其中第一元素（例如鋁）在第一阻擋層中的原子百分比相對較低（例如第一元素在第一阻擋層中介於約7原子%到25原子%的範圍內）。摻雜層形成在第一阻擋層上方。隨後，第二阻擋層（例如包括氮化鋁鎵）有選擇地形成在第一阻擋層上方，其中第一元素（例如鋁）在第二阻擋層中的原子百分比相對較高（例如第一元素在第二阻擋層中介於約10原子%到60原子%的範圍內）。在一些實施例中，第二阻擋層內的第一元素的原子百分比大於第一阻擋層內的第一元素的原子百分比。此外，第二阻擋層是按以非零距離從摻雜層的周邊橫向偏移的方式而形成的。最後，閘極電極形成在摻雜層上方，源極接觸件在摻雜層的第一側上形成在第二阻擋層上方，且汲極接觸件在摻雜層的與第一側相對的第二側上形成在第二阻擋層上方。因此，在摻雜層之下的第一元素（例如鋁）的濃度相對較低，進而降低摻雜層周圍的2DEG的濃度並且確保正閾值電壓。此外，在源極接觸件與汲極接觸件之下的第一元素的濃度相對較高，進而增加源極接觸件與汲極接觸件周圍的2DEG的濃度。這減小HEMT元件在“開啟”狀態時的電阻且減少2DEG的消耗，進而增加HEMT元件的耐久性和擊穿電壓。因此，增加了HEMT元件的整體性能。
圖1示出具有在第二阻擋層108之下的第一阻擋層106的積體晶片100的一些實施例的剖面圖。
積體晶片100包含上覆於基底102的未摻雜層104。在一些實施例中，未摻雜層104可以例如是二元III-V半導體材料或包括二元III-V半導體材料，例如氮化鋁、氮化鎵、氮化銦、其它合適的半導體材料或類似材料。此外，在一些實施例中，可將未摻雜層104稱作未摻雜二元III-V半導體層。在其它實施例中，基底102可例如包括矽、單晶矽、碳化矽、藍寶石、塊狀矽基底、絕緣體上矽（silicon-on-insulator，SOI）基底或其它合適的半導體基底材料。
阻擋結構109上覆於基底102，其中阻擋結構109包括第一阻擋層106與第二阻擋層108。第一阻擋層106上覆於未摻雜層104。在一些實施例中，第一阻擋層106可包括III-V半導體材料，例如氮化鋁鎵、氮化銦鋁鎵（indium aluminum gallium nitride）或其它合適的III-V半導體材料，及/或具有第一厚度t1。此外，第二阻擋層108上覆於第一阻擋層106。在一些實施例中，第二阻擋層108可包括III-V半導體材料，例如氮化鋁鎵、氮化銦鋁鎵或其它合適的III-V半導體材料，及/或具有第二厚度t2。在一些實施例中，第一阻擋層106與第二阻擋層108包括相同的III-V半導體材料（例如氮化鋁鎵）。在各種實施例中，第一阻擋層106內的第一元素（例如鋁）的濃度小於第二阻擋層108內的第一元素的濃度。在一些實施例中，第一元素是鋁，但其它元素是可接受的。在一些實施例中，第一厚度t1大於第二厚度t2。在其它實施例中，第一厚度t1比第二厚度t2大至少兩倍。在一些實施例中，第一厚度t1在約8奈米到25奈米的範圍、約8奈米到16奈米的範圍或約16奈米到25奈米的範圍內。應理解，第一厚度t1的其它值也在本公開的範圍內。在其它實施例中，第二厚度t2在約1奈米到10奈米的範圍、約1奈米到5奈米的範圍或約5奈米到10奈米的範圍內。應理解，第二厚度t2的其它值也在本公開的範圍內。
高電子遷移率電晶體（HEMT）元件112安置在第一阻擋層106上方。HEMT元件112可包含上覆於第一阻擋層106的摻雜層114。第一接觸件118在摻雜層114的第一側上上覆於第二阻擋層108，且第二接觸件120在摻雜層114的與第一側相對的第二側上上覆於第二阻擋層108。因此，第一接觸件118和第二接觸件120透過摻雜層114彼此分離。此外，閘極電極116上覆於摻雜層114且安置在介電結構122內。在一些實施例中，摻雜層114可包括與未摻雜層104相同的材料（例如氮化鎵）。然而，摻雜層114包括第一摻雜類型（例如p型）。在其它實施例中，摻雜層114可例如是二元III-V半導體材料或包括二元III-V半導體材料，例如氮化鋁、氮化鎵、氮化銦或其它合適的具有第一摻雜類型的半導體材料。此外，在一些實施例中，可將摻雜層114稱作摻雜二元III-V半導體層。此外，阻擋結構109內的第一元素的原子濃度可例如沿著第一方向離散增加，所述第一方向從中間區103延伸到橫向包圍中間區103的周邊區。第二阻擋層108安置在周邊區內，且第一方向指向從摻雜層114到第一接觸件118或第二接觸件120。
在一些實施例中，第一阻擋層106內的第一元素（例如鋁）的第一原子百分比在約7%到25%的範圍、約7%到16%的範圍或約16%到25%的範圍內。應理解，第一原子百分比的其它值也在本公開的範圍內。此外，在一些實施例中，第二阻擋層108內的第一元素（例如鋁）的第二原子百分比在約10%到60%的範圍、約10%到35%的範圍或約35%到60%的範圍內。應理解，第二原子百分比的其它值也在本公開的範圍內。在其它實施例中，第一阻擋層106內的第一元素的第一原子百分比小於第二阻擋層108內的第一元素的第二原子百分比。在又其它實施例中，第二阻擋層108具有與第一阻擋層106不同濃度的元素（例如第一元素的濃度更大）。此外，摻雜層114和閘極電極116橫向地安置在中間區103內，使得第二阻擋層108鄰接中間區103且以非零距離從摻雜層114的周邊橫向偏移。
在一些實施例中，HEMT元件112在增強模式中進行操作，其中將閾值電壓（例如閘極到源極電壓）施加到閘極電極116和第一接觸件118以“開啟”HEMT元件112（例如“接通”第一接觸件118與第二接觸件120之間的電流）。因此，在增強模式中，HEMT元件112在某些方面是“常開型”開關（即，在沒有施加電壓的情況下“常開”）。此外，在將閾值電壓施加到閘極電極116和第一接觸件118時，二維電子氣體（2DEG）可形成及/或沿著未摻雜層104與第一阻擋層106之間的界面處的異質接面111流動。在一些實施例中，可由於未摻雜層104與第一阻擋層106之間的能隙中的差異而形成異質接面111。此外，2DEG可以沿著異質接面111形成，這是因為在施加閾值電壓時，異質接面111處的導電帶具有下降到低於費米能級且與費米能級相交的陡峭的能谷。在一些實施例中，為了確保HEMT元件112為“常開型”開關，摻雜層114的p型摻雜濃度足夠高到足以在HEMT元件112處於均衡狀態（即，在沒有施加閾值電壓的情況下）時提升HEMT元件112的中間區103中的導電帶（例如高於費米能級）。這是因為足夠高摻雜濃度的p型摻雜劑確保在HEMT元件112處於均衡狀態時有足夠數量的可用電洞來將導電帶提升到高於費米能級。
在一些實施例中，二元III-V半導體材料（例如氮化鎵）內的p型摻雜劑（例如鎂（Mg））的摻雜劑活化比矽基底內的p型摻雜劑的摻雜劑活化更少及/或更慢。這可以導致摻雜層114中可用電洞的數量減少。因此，使中間區103內的沿著異質接面111的2DEG的濃度降低（例如第一阻擋層106中的鋁的原子百分比相對較低）縮減及/或減少來自摻雜層114的可用電洞與來自沿著異質接面111的2DEG的電子的複合。這確保在HEMT元件112處於均衡狀態時摻雜層114中有足夠數量的可用電洞以將傳導帶提升到費米能級以上，進而確保HEMT元件112的閾值電壓為正。此外，在一些實施例中，因為第二阻擋層108內的第一元素（例如鋁）的濃度大於第一阻擋層106內的第一元素的濃度，所以沿著處於第一接觸件118和第二接觸件120正下方的異質接面111的2DEG的濃度增加。這在某種程度上增大第一接觸件118和第二接觸件120附近的電荷載流子（例如2DEG）的數量，進而在處於“開啟”狀態時減小HEMT元件112的電阻且增大HEMT元件112的擊穿電壓。舉例來說，HEMT元件112的擊穿電壓可大於約200伏特（V）、在約200伏特到1,100伏特的範圍內或可以是其它合適的電壓值。因此，第一阻擋層106中的第一元素的相對較低濃度和第二阻擋層108中的第一元素的相對較高濃度提高了HEMT元件112的性能和可靠性。此外，在一些實施例中，可將第一元素（例如鋁）稱作載流子增強元素，這是因為其配置成增加沿著異質接面111安置的電荷載流子（例如2DEG）的濃度。
在一些實施例中，如果第一阻擋層106內的第一元素（例如鋁）的第一原子百分比實質上較低（例如小於約7%），那麼HEMT元件112的可靠性由於中間區103內的電子表面捕獲而降低。在其它實施例中，如果第一阻擋層106內的第一元素的第一原子百分比實質上較大（例如大於約25%），那麼HEMT元件112的閾值電壓可以在HEMT元件112處於均衡狀態時由於中間區103內的2DEG的濃度增加而為負，使得HEMT元件112可以不是“常開型”開關。在又其它實施例中，如果第二阻擋層108內的第一元素（例如鋁）的第二原子百分比實質上較小（例如小於約10%），那麼沿著異質接面111且位於第一接觸件118和第二接觸件120正下方的2DEG的濃度實質上較低，進而在處於“開啟”狀態時增大HEMT元件112的電阻。在各種實施例中，如果第二阻擋層108內的第一元素的第二原子百分比實質上較大（例如大於約60%），那麼2DEG的濃度增加，進而在處於“開啟”狀態時增大HEMT元件112中的電場且減小HEMT元件112的擊穿電壓。
在一些實施例中，如果第一厚度t1相對較小（例如小於約8奈米），那麼HEMT元件112的可靠性由於電子表面捕獲而降低。在其它實施例中，如果第一厚度t1相對較大（例如大於約25奈米），那麼在HEMT元件112處於均衡狀態時，HEMT元件112的閾值電壓可以由於中間區103內的2DEG的濃度增加而為負，使得HEMT元件112可以不是“常開型”開關。在又其它實施例中，如果第二厚度t2相對較小（例如小於約1奈米），那麼HEMT元件112的可靠性由於電子表面捕獲而降低。在又其它實施例中，如果第二厚度t2相對較高（例如大於約10奈米），那麼2DEG的濃度增加，進而在處於“開啟”狀態時增大HEMT元件112中的電場且減小HEMT元件112的擊穿電壓。因此，在一些實施例中，第一厚度t1與第二厚度t2之間的比率（即，t1:t2）可為約8:1、2.5:1或介於約1:1到10:1的範圍內。應理解，第一厚度t1與第二厚度t2之間的比率的其它值也在本公開的範圍內。
圖2示出根據圖1的積體晶片100的一些替代性實施例的積體晶片200的剖面圖，其中第二阻擋層108的底部表面108bs以距離d1安置於第一阻擋層106的頂部表面106ts下方。在這類實施例中，第一阻擋層106包括中間區103內的第一厚度t1，且第二阻擋層108包括中間區103的橫向外側的周邊區內的第二厚度t2。此外，第一阻擋層106可例如包括周邊區內的第三厚度t3，所述第三厚度t3小於第一厚度t1。在一些實施例中，第三厚度t3大於第二厚度t2。
在各種實施例中，距離d1可以在約0.5奈米到1.5奈米、約1.5奈米到3奈米、約0.5奈米到3奈米的範圍內或可以是其它合適的值。此外，距離d1可以是例如由於第二阻擋層108是在相對較高生長溫度（例如在約攝氏700度到攝氏1,200度的範圍內）的情況下透過選擇性生長製程（selective growth process）而形成的，使得第一阻擋層106的至少一部分在選擇性生長製程期間分解及/或被去除。這導致從中間區103橫向偏移的周邊區中的第二阻擋層108的第三厚度t3減小。
圖3示出根據圖1的積體晶片100的一些替代實施例的積體晶片300的橫截面。
下部緩衝層302安置在基底102與未摻雜層104之間。在一些實施例中，下部緩衝層302包括III-V半導體材料，例如氮化鋁、氮化銦、氮化鎵、氮化鋁鎵、其它合適的材料或前述內容的任何組合。在其它實施例中，下部緩衝層302可含有包括III-V半導體材料的單層或各自包括III-V半導體材料的多層堆疊（多層堆疊中的每一層可包括不同的III-V半導體材料）。下部緩衝層302可例如用來補償基底102與上覆層（例如未摻雜層104、第一阻擋層106、第二阻擋層108等）之間的晶格常數、晶體結構、熱膨脹係數或前述內容的任何組合中的差異。此外，鈍化層304安置在介電結構122與第一阻擋層106之間在一些實施例中，鈍化層304可例如是以下各項或包括以下各項：二氧化矽、氮化矽、氮氧化矽、碳氧化矽、其它合適的介電材料或前述內容的任何組合。
積體晶片300包含嵌入於介電結構122內的導通孔306。在一些實施例中，介電結構122可例如是以下各項或包括以下各項：二氧化矽、低k介電材料、極低k介電材料、其它合適的介電材料或前述內容的任何組合。在其它實施例中，導通孔306可例如是以下各項或包括以下各項：氮化鈦、氮化鉭、銅、鎢、鋁、釕、其它合適的導電材料或前述內容的任何組合。第一接觸件118、第二接觸件120以及閘極電極116可以電性耦合到導通孔306中的一個。導通孔306可以耦合到電壓源以控制HEMT元件112的操作（例如“開啟”及/或“斷開”）。在一些實施例中，可以在HEMT元件112上施加高達20伏特。在其它實施例中，施加到HEMT元件112的電壓偏壓可以介於約1伏特到12伏特的範圍內。應理解，施加到HEMT元件112的電壓偏壓的其它值也在本公開的範圍內。在其它實施例中，閘極電極116可以從摻雜層114（圖中未示）豎直地偏移，使得介電結構122安置在閘極電極116的底部表面與摻雜層114的頂部表面之間。
圖4到圖9示出根據本公開的用於形成具有HEMT元件的積體晶片的方法的一些實施例的剖面圖400到剖面圖900，所述HEMT元件具有在第二阻擋層之下的第一阻擋層。雖然參考方法描述圖4到圖9中所示的剖面圖400到剖面圖900，但應理解，圖4到圖9中所示的結構不限於所述方法而實際上可單獨獨立於所述方法。雖然圖4到圖9被描述為一系列動作，但應理解，這些動作不限於可以在其它實施例中更改的動作順序，且所公開的方法還適用於其它結構。在其它實施例中，說明及/或描述的一些動作可完全或部分地省略。
如圖4的剖面圖400中所示，提供基底102且下部緩衝層302沉積在基底102上方。在一些實施例中，基底102包括矽、藍寶石或碳化矽。在一些實施例中，下部緩衝層302包括III-V半導體材料，例如氮化鋁、氮化銦、氮化鎵、氮化鋁鎵、其它合適的材料或前述內容的任何組合。此外，未摻雜層104沉積在下部緩衝層302上方。在其它實施例中，未摻雜層104可例如是III-V半導體材料，例如氮化鋁、氮化銦、氮化鎵或類似物。
圖4中還示出，第一阻擋層106以第一厚度t1沉積在未摻雜層104上方。在一些實施例中，第一阻擋層106可例如是III-V半導體材料或包括III-V半導體材料，例如氮化鋁鎵或其它合適的III-V半導體材料。在一些實施例中，第一阻擋層106以如下方式形成：第一阻擋層106內的第一元素（例如鋁）的第一原子百分比例如在約7%到25%的範圍、約7%到16%的範圍或約16%到25%的範圍內。應理解，第一原子百分比的其它值也在本公開的範圍內。在一些實施例中，第一厚度t1在約8奈米到25奈米的範圍、約8奈米到16奈米的範圍或約16奈米到25奈米的範圍內。應理解，第一厚度t1的其它值也在本公開的範圍內。
此外，摻雜層114形成在第一阻擋層106上方。在一些實施例中，摻雜層114可包括與未摻雜層104的相同材料。然而，摻雜層114包括第一摻雜類型（例如p型）。在其它實施例中，摻雜層114可例如是III-V半導體材料或包括III-V半導體材料，例如氮化鋁、氮化鎵、氮化銦、其它合適的III-V半導體材料或具有第一摻雜類型的類似物。在一些實施例中，用於形成摻雜層114的製程可包含：在第一阻擋層106上方沉積III-V半導體層；在III-V半導體層上方形成罩幕層（圖中未示）；根據罩幕層圖案化III-V半導體層，進而定義摻雜層114；以及執行去除製程以去除罩幕層。在其它實施例中，在沉積III-V半導體層之後，可以對III-V半導體層執行選擇性離子植入製程，其中在III-V半導體層中有選擇地植入摻雜劑（例如鎂（Mg））以使得III-V半導體層包括第一摻雜類型（例如p型）。在又其它實施例中，用來形成摻雜層114的沉積製程可包含利用p型摻雜劑現場摻雜III-V半導體層。
在一些實施例中，下部緩衝層302、未摻雜層104、第一阻擋層106及/或摻雜層114可以透過以下製程進行沉積：磊晶製程（例如氣相磊晶（vapor-phase epitaxy，VPE）、液相磊晶（liquid-phase epitaxy，LPE）、分子束磊晶（molecular-beam epitaxy，MBE）、某一其它磊晶製程或前述內容的組合）及/或其它形式的沉積製程（例如化學氣相沉積（chemical vapor deposition，CVD）、金屬有機化學氣相沉積（metal organic chemical vapor deposition，MO-CVD）、電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition，PE-CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）、濺射、電子束/熱蒸發、前述內容的任何組合等）。舉例來說，第一阻擋層106可以透過VPE、LPE、MBE、某一其它磊晶製程或前述內容的組合來形成。在另一實例中，摻雜層114可以透過利用第一摻雜類型（例如p型）現場摻雜摻雜層114的磊晶製程（例如VPE、LPE、MBE、某一其它磊晶製程或前述內容的組合）來形成。
如圖5的剖面圖500中所示，罩幕層502形成在摻雜層114上方。罩幕層502與未摻雜層104在中間區103內橫向隔開。在一些實施例中，罩幕層502可例如是以下各項或包括以下各項：感光材料、硬罩幕材料、氮化矽、碳化矽、其它合適的罩幕材料或前述內容的任何組合。罩幕層502可例如是或包括氧化物（例如二氧化矽）或其它合適的材料。
如圖6的剖面圖600中所示，執行選擇性生長製程以在從罩幕層502橫向偏移的區中在第一阻擋層106上方有選擇地沉積第二阻擋層108，進而形成阻擋結構109。阻擋結構109包含第一阻擋層106與第二阻擋層108。在一些實施例中，以這種方式執行選擇性生長製程以確保第二阻擋層108並不形成在罩幕層502上方。在一些實施例中，第二阻擋層108可例如是III-V半導體材料或包括III-V半導體材料，例如氮化鋁鎵。在其它實施例中，第二阻擋層108內的第一元素（例如鋁）的第二原子百分比在約10%到60%的範圍、約10%到35%的範圍或約35%到60%的範圍內。應理解，第二原子百分比的其它值也在本公開的範圍內。在其它實施例中，第二阻擋層108形成為第二厚度t2，所述第二厚度t2在約1奈米到10奈米的範圍、約1奈米到5奈米的範圍或約5奈米到10奈米的範圍內。應理解，第二厚度t2的其它值也在本公開的範圍內。選擇性生長製程可以是在相對較高的再生長溫度下執行的磊晶製程或其它形式的沉積製程（例如CVD、MO-CVD、PE-CVD、ALD、PVD、濺射、電子束/熱蒸發等）。舉例來說，在一些實施例中，選擇性生長製程可透過MO-CVD來執行。因此，第一阻擋層106可以透過第一沉積製程（例如磊晶製程）來形成，而第二阻擋層108透過與第一沉積製程不同的第二沉積製程（例如MO-CVD的沉積製程）來形成。在一些實施例中，相對較高再生長溫度可以在約攝氏700度到攝氏1,200度的範圍內或可以是某一其它合適的溫度值。
在其它實施例中，由於用以形成第二阻擋層108的第二沉積製程及/或相對較高再生長溫度，從罩幕層502橫向偏移的第一阻擋層106的至少一部分分解及/或被去除。這使得第二阻擋層108的底部表面108bs以距離d1安置於第一阻擋層106的頂部表面106ts下方。在這類實施例中，第一阻擋層106包括中間區103內的第一厚度t1，且第一阻擋層106包括從中間區103橫向偏移的區內的第三厚度t3。第一厚度t1大於或等於第三厚度t3。在一些實施例中，第三厚度t3大於第二厚度t2。在各種實施例中，距離d1可以在約0.5奈米到1.5奈米、約1.5奈米到3奈米、約0.5奈米到3奈米的範圍內或可以是其它合適的值。此外，第三厚度t3可以在約7.5奈米到24.5奈米的範圍、約5奈米到22奈米的範圍內或可以是其它合適的厚度值。
如圖7的剖面圖700中所示，執行去除製程以去除罩幕層（圖6的502）。在一些實施例中，去除製程包含執行濕式蝕刻製程。
如圖8的剖面圖800中所示，鈍化層304形成在第一阻擋層106上方。在一些實施例中，鈍化層304可例如透過CVD、PVD、ALD或其它合適的沉積製程或生長製程進行沉積。隨後，閘極電極116形成在摻雜層114上方，且第一接觸件118和第二接觸件120形成在第二阻擋層108上方，進而形成HEMT元件112。在一些實施例中，用於形成閘極電極116、第一接觸件118以及第二接觸件120的製程可包含：圖案化鈍化層304以定義多個開口（圖中未示）；在鈍化層304上方（例如透過CVD、PVD、濺射、無電鍍覆、電鍍或其它合適的沉積製程或生長製程）沉積導電層（例如包括氮化鈦、鎳、鎢、鈦、鉑、鋁、銅、其它合適的導電材料或前述內容的任何組合），使得導電層填充多個開口；在導電層上方形成罩幕層（圖中未示）；根據罩幕層圖案化導電層，進而定義閘極電極116以及第一接觸件118和第二接觸件120；以及執行去除製程以去除罩幕層。
如圖9的剖面圖900中所示，介電結構122形成在HEMT元件112上方。隨後，多個導通孔306形成在介電結構122內。在一些實施例中，介電結構122可例如透過CVD、PVD、ALD或其它合適的生長製程或沉積製程進行沉積。在其它實施例中，介電結構122可例如是以下各項或包括以下各項：二氧化矽、低k介電材料、極低k介電材料、其它合適的介電材料或前述內容的任何組合。在其它實施例中，導通孔306可以透過單一鑲嵌製程來形成。此外，在各種實施例中，導通孔306可例如是以下各項或包括以下各項：銅、鋁、鎢、氮化鈦、氮化鉭、釕、其它合適的導電材料或前述內容的任何組合。
圖10示出形成具有HEMT元件的積體晶片的方法1000的一些實施例的流程圖，所述HEMT元件具有在第二阻擋層之下的第一阻擋層。
雖然方法1000在下文示出且描述為一系列動作或事件，但應理解，不應以限制意義來解釋這些動作或事件的所示出順序。舉例來說，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同順序及/或同時出現。另外，可能需要並非所有的所示出動作來實施本文中的描述的一或多個方面或實施例。此外，本文中所描繪的動作中的一或多個可在一或多個單獨動作及/或階段中進行。
在動作1002處，在基底上方沉積未摻雜層。
在動作1004處，在未摻雜層上方沉積第一阻擋層，使得第一阻擋層包括具有第一原子百分比的第一元素的III-V半導體材料。利用第一沉積製程沉積第一阻擋層。
在動作1006處，在第一阻擋層上方形成摻雜層，其中摻雜層安置在基底的中間區內。圖4示出對應於動作1002、動作1004以及動作1006的一些實施例的剖面圖400。
在動作1008處，在摻雜層上方形成罩幕層，其中罩幕層安置在中間區內。圖5示出對應於動作1008的一些實施例的剖面圖500。
在動作1010處，在第一阻擋層上方有選擇地生長第二阻擋層，使得第二阻擋層包括具有第二原子百分比的第一元素的III-V半導體材料。第二原子百分比大於第一原子百分比。第二阻擋層從中間區橫向偏移，且選擇性生長製程與第一沉積製程不同。圖6示出對應於動作1010的一些實施例的剖面圖600。
在動作1012處，在第二阻擋層上方形成第一接觸件和第二接觸件。
在動作1014處，在摻雜層上形成閘極電極，使得閘極電極在第一接觸件與第二接觸件之間橫向隔開。圖8示出對應於動作1012和動作1014的一些實施例的剖面圖800。
因此，在一些實施例中，本公開涉及一種具有在第二阻擋層之下的第一阻擋層的高電子遷移率電晶體（HEMT）元件。第一阻擋層包括具有第一原子百分比的第一元素的III-V半導體材料，且第二阻擋層包括具有第二原子百分比的第一元素的III-V半導體材料，其中第二原子百分比大於第一原子百分比。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包含：未摻雜層，上覆於基底；第一阻擋層，上覆於未摻雜層；摻雜層，上覆於第一阻擋層；以及第二阻擋層，上覆於第一阻擋層，其中第二阻擋層以非零距離從摻雜層的周邊橫向偏移，其中第一阻擋層和第二阻擋層包括相同的III-V半導體材料，其中第一阻擋層內的第一元素的第一原子百分比小於第二阻擋層內的第一元素的第二原子百分比。
在一些實施例中，所述第一元素是鋁。在一些實施例中，所述相同III-V半導體材料是氮化鋁鎵。在一些實施例中，所述第二阻擋層比所述第一阻擋層更薄。在一些實施例中，所述第二阻擋層的底部表面以非零距離安置在所述第一阻擋層的頂部表面下方。在一些實施例中，所述第一阻擋層在所述基底的中間區內具有第一厚度，其中所述第二阻擋層包括第二厚度並且從所述中間區橫向偏移，其中所述第一阻擋層在從所述中間區橫向偏移的周邊區內具有第三厚度，且其中所述第一厚度大於所述第二厚度和所述第三厚度。在一些實施例中，所述第三厚度大於所述第二厚度。在一些實施例中，所述積體晶片，更包括閘極電極、第一接觸件、以及第二接觸件。閘極電極上覆於所述摻雜層。第一接觸件上覆於所述第二阻擋層。第二接觸件上覆於所述第二阻擋層，其中所述第一接觸件和所述第二接觸件透過所述摻雜層彼此分離。在一些實施例中，所述第二原子百分比所述第一原子百分比大至少兩倍。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包含：緩衝層，上覆於基底；未摻雜二元III-V半導體層，上覆於緩衝層；摻雜二元III-V半導體層，上覆於未摻雜二元III-V半導體層，其中摻雜二元III-V半導體層安置在基底的中間區內；以及阻擋結構，上覆於未摻雜二元III-V半導體層，其中阻擋結構包括具有第一元素的III-V半導體材料，其中第一元素的原子濃度沿著從中間區到周邊區延伸的第一方向離散增加，其中周邊區橫向地圍繞中間區，且其中第一方向指向遠離摻雜二元III-V半導體層。
在一些實施例中，所述阻擋結構的厚度沿著所述第一方向離散增加。在一些實施例中，所述第一元素是鋁。在一些實施例中，所述的積體晶片，更包括：第一接觸件，上覆於所述阻擋結構且處於所述周邊區內，其中所述第一接觸件在所述摻雜二元III-V半導體層的第一側上；以及第二接觸件，上覆於所述阻擋結構且處於所述周邊區內，其中所述第二接觸件在所述摻雜二元III-V半導體層的第二側上，其中所述第一側與所述第二側相對。在一些實施例中，直接在所述摻雜二元III-V半導體層之下的所述第一元素的所述原子濃度小於直接在所述第一接觸件和所述第二接觸件之下的所述第一元素的所述原子濃度。在一些實施例中，所述第一接觸件和所述第二接觸件的底部表面安置在所述摻雜二元III-V半導體層的底部表面上方。在一些實施例中，所述阻擋結構包括：第一阻擋層，安置在所述未摻雜二元III-V半導體層與所述摻雜二元III-V半導體層之間，其中所述第一阻擋層包括所述III-V半導體材料；以及第二阻擋層，上覆於所述第一阻擋層，其中所述第二阻擋層從所述中間區橫向偏移，其中所述第二阻擋層包括相對於所述第一阻擋層具有更高所述第一元素的原子濃度的所述III-V半導體材料。
在一些實施例中，本申請提供一種形成積體晶片的方法，所述方法包含：在基底上方沉積未摻雜層；在未摻雜層上方沉積第一阻擋層，其中第一阻擋層包括具有第一原子百分比的第一元素的III-V半導體材料；在第一阻擋層上方形成摻雜層；在第一阻擋層上方有選擇地形成第二阻擋層以使得第二阻擋層以非零距離從摻雜層的周邊橫向偏移，其中第二阻擋層包括具有第二原子百分比的第一元素的III-V半導體材，其中第二原子百分比大於第一原子百分比；以及在摻雜層上方形成閘極電極。
在一些實施例中，其中有選擇地形成所述第二阻擋層包括：在所述摻雜層和所述第一阻擋層上方形成罩幕層；以及執行選擇性生長製程以在從所述罩幕層橫向偏移的區中在所述第一阻擋層上方形成所述第二阻擋層。在一些實施例中，其中所述第一阻擋層透過磊晶製程來沉積，且所述選擇性生長製程包含執行金屬有機化學氣相沉積（MO-CVD）製程。在一些實施例中，所述的形成積體晶片的方法，更包括：形成處於所述第二阻擋層上且由所述摻雜層彼此橫向間隔開的第一接觸件和第二接觸件。
前文概述若干實施例的特徵使得本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應理解，其可輕易地將本公開用作設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這些等效構造並不脫離本公開的精神和範圍，且其可以在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100、200、300:積體晶片 102:基底 103:中間區 104:未摻雜層 106:第一阻擋層 106ts:頂部表面 108:第二阻擋層 108bs:底部表面 109:阻擋結構 111:異質接面 112:高電子遷移率電晶體元件 114:摻雜層 116:閘極電極 118:第一接觸件 120:第二接觸件 122:介電結構 302:下部緩衝層 304:鈍化層 306:導通孔 400、500、600、700、800、900:剖面圖 502:罩幕層 1000:方法 1002、1004、1006、1008、1010、1012、1014:動作 d1:距離 t1:第一厚度 t2:第二厚度 t3:第三厚度。
當結合附圖閱讀時從以下詳細描述最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可以任意地增大或減小各種特徵的尺寸。 圖1示出包含高電子遷移率電晶體（HEMT）元件的積體晶片的一些實施例的剖面圖，所述高電子遷移率電晶體元件具有在第二阻擋層之下的第一阻擋層。 圖2與圖3示出圖1的積體晶片的一些替代實施例的剖面圖。 圖4到圖9示出形成具有HEMT元件的積體晶片的方法的一些實施例的剖面圖，所述HEMT元件具有在第二阻擋層之下的第一阻擋層。 圖10示出對應於圖4到圖9中的方法的一些實施例的流程圖。
100:積體晶片
102:基底
103:中間區
104:未摻雜層
106:第一阻擋層
108:第二阻擋層
109:阻擋結構
111:異質接面
112:高電子遷移率電晶體元件
114:摻雜層
116:閘極電極
118:第一接觸件
120:第二接觸件
122:介電結構
t1:第一厚度
t2:第二厚度

Claims (1)

  1. 一種積體晶片，包括： 未摻雜層，上覆於基底； 第一阻擋層，上覆於所述未摻雜層； 摻雜層，上覆於所述第一阻擋層；以及 第二阻擋層，上覆於所述第一阻擋層，其中所述第二阻擋層以非零距離從所述摻雜層的周邊橫向偏移，其中所述第一阻擋層與所述第二阻擋層包括相同的III-V半導體材料，其中所述第一阻擋層內的第一元素的第一原子百分比小於所述第二阻擋層內的所述第一元素的第二原子百分比。
TW110102575A 2020-01-31 2021-01-22 積體晶片 TW202131517A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062968212P 2020-01-31 2020-01-31
US62/968,212 2020-01-31
US16/872,551 US11715792B2 (en) 2020-01-31 2020-05-12 Barrier structure configured to increase performance of III-V devices
US16/872,551 2020-05-12

Publications (1)

Publication Number Publication Date
TW202131517A true TW202131517A (zh) 2021-08-16

Family

ID=77062343

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102575A TW202131517A (zh) 2020-01-31 2021-01-22 積體晶片

Country Status (3)

Country Link
US (2) US11715792B2 (zh)
CN (1) CN113284946A (zh)
TW (1) TW202131517A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI842078B (zh) 2022-09-02 2024-05-11 力晶積成電子製造股份有限公司 高電子遷移率電晶體元件及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100219452A1 (en) * 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
US10707322B2 (en) * 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN109585545B (zh) * 2019-01-15 2020-11-06 中山大学 一种增强型半导体器件及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI842078B (zh) 2022-09-02 2024-05-11 力晶積成電子製造股份有限公司 高電子遷移率電晶體元件及其製造方法

Also Published As

Publication number Publication date
US11715792B2 (en) 2023-08-01
US20210242337A1 (en) 2021-08-05
US20220376086A1 (en) 2022-11-24
CN113284946A (zh) 2021-08-20

Similar Documents

Publication Publication Date Title
US11437485B2 (en) Doped gate dielectrics materials
US10756207B2 (en) Lateral III-nitride devices including a vertical gate module
US11171228B2 (en) Nitride semiconductor device and method for manufacturing the same
CN109037324B (zh) 在断态期间具有高应力顺应性的hemt晶体管及其制造方法
CN102648527A (zh) 半导体器件及其制造方法
JP2014511032A (ja) 半導体デバイスの電極構造
CN100568530C (zh) 半导体器件
JP2007273856A (ja) 半導体装置
US20220285540A1 (en) Integration of p-channel and n-channel e-fet iii-v devices without parasitic channels
US20230387281A1 (en) Integration of p-channel and n-channel e-fet iii-v devices with optimization of device performance
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
US8558242B2 (en) Vertical GaN-based metal insulator semiconductor FET
CN110875383B (zh) 半导体装置及其制造方法
TW202329461A (zh) 高電子遷移率電晶體及其製作方法
JP2009289827A (ja) へテロ接合を有する半導体装置とその製造方法
TW202131517A (zh) 積體晶片
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
US20220005944A1 (en) Semiconductor device structures and methods of manufacturing the same
JP2010267881A (ja) 電界効果トランジスタ及びその製造方法
TW202406146A (zh) 高電子遷移率電晶體及其製作方法