TWI842078B - 高電子遷移率電晶體元件及其製造方法 - Google Patents

高電子遷移率電晶體元件及其製造方法 Download PDF

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Abstract

一種高電子遷移率電晶體元件，包括通道層、第一阻障層與P型氮化鎵層。第一阻障層設置在通道層上。P型氮化鎵層設置在第一阻障層上。位在P型氮化鎵層的正下方的第一阻障層的第一厚度大於位在P型氮化鎵層的兩側的第一阻障層的第二厚度。

Description

高電子遷移率電晶體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種高電子遷移率電晶體(high electron mobility transistor device，HEMT)元件及其製造方法。
高電子遷移率電晶體為一種場效應電晶體，且可具有較高的崩潰電壓與可靠度。然而，在高電子遷移率電晶體的閘極邊緣常會產生較大電場，因此會增加高電子遷移率電晶體的漏電流，進而使得高電子遷移率電晶體的可靠度下降。
本發明提供一種高電子遷移率電晶體元件及其製造方法，其可提升高電子遷移率電晶體元件的可靠度。
本發明提出一種高電子遷移率電晶體元件，包括通道層、第一阻障層與P型氮化鎵(P-type gallium nitride (P-type GaN))層。第一阻障層設置在通道層上。P型氮化鎵層設置在第一阻障層上。位在P型氮化鎵層的正下方的第一阻障層的第一厚度大於位在P型氮化鎵層的兩側的第一阻障層的第二厚度。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第一厚度可為14 nm(奈米)至24 nm。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第二厚度可為2 nm至22 nm。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，位在P型氮化鎵層的正下方的第一阻障層的第一上表面可高於位在P型氮化鎵層的兩側的第一阻障層的第二上表面。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第一阻障層的材料例如是氮化鋁鎵(AlGaN)。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，氮化鋁鎵中的鋁含量可為5原子%至50原子%。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括第二阻障層。第二阻障層設置在第一阻障層上。第二阻障層與P型氮化鎵層可彼此分離。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，第二阻障層的材料例如是氮化鋁鎵。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，氮化鋁鎵中的鋁含量可為5原子%至50原子%。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括間隙壁。間隙壁設置在P型氮化鎵層的側壁與第一阻障層上。間隙壁可位在第二阻障層與P型氮化鎵層之間。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，間隙壁的寬度可為0.1 μm(微米)至0.5 μm。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括保護層。保護層設置在P型氮化鎵層、間隙壁與第二阻障層上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，更可包括功函數層。功函數層設置在P型氮化鎵層上。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件中，功函數層的寬度可小於P型氮化鎵層的寬度。
本發明提出一種高電子遷移率電晶體元件的製造方法，包括以下步驟。提供通道層。在通道層上形成第一阻障層。在第一阻障層上形成P型氮化鎵層。位在P型氮化鎵層的正下方的第一阻障層的第一厚度大於位在P型氮化鎵層的兩側的第一阻障層的第二厚度。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，更可包括以下步驟。在第一阻障層上形成第二阻障層。第二阻障層與P型氮化鎵層可彼此分離。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，更可包括以下步驟。在P型氮化鎵層的側壁與第一阻障層上形成間隙壁。間隙壁可位在第二阻障層與P型氮化鎵層之間。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，更可包括以下步驟。在P型氮化鎵層、間隙壁與第二阻障層上形成保護層。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，更可包括以下步驟。在P型氮化鎵層上形成功函數層。
依照本發明的一實施例所述，在上述高電子遷移率電晶體元件的製造方法中，更可包括以下步驟。對功函數層進行側向蝕刻製程(lateral etching process)，以縮小功函數層的寬度。
基於上述，在本發明所提出的高電子遷移率電晶體元件及其製造方法中，位在P型氮化鎵層的正下方的第一阻障層的第一厚度大於位在P型氮化鎵層的兩側的第一阻障層的第二厚度。因此，可降低位在P型氮化鎵層的邊緣的二維電子氣(two-dimensional electron gas，2DEG)的濃度，藉此可降低高電子遷移率電晶體元件的漏電流以及提升高電子遷移率電晶體元件的可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1K為根據本發明的一些實施例的高電子遷移率電晶體元件的製造流程剖面圖。
請參照圖1A，提供通道層100。在一些實施例中，可將通道層100提供至基底(未示出)上。基底可為半導體基底，如矽基底。在一些實施例中，在通道層100與基底之間可具有緩衝層(buffer layer)(未示出)。緩衝層的材料例如是氮化鋁、氮化鋁鎵、碳摻雜氮化鎵(C-doped GaN)或其組合。通道層100的材料例如是氮化鎵。通道層100的形成方法例如是磊晶成長法。
接著，在通道層100上形成阻障層102。阻障層102的材料例如是氮化鋁鎵。阻障層102的形成方法例如是磊晶成長法。
然後，可在阻障層102上形成P型氮化鎵材料層104。P型氮化鎵材料層104的形成方法例如是磊晶成長法。
接下來，可在P型氮化鎵材料層104上形成功函數材料層106。此外，當功函數材料層106與P型氮化鎵材料層104的介面形成歐姆接觸時，功函數材料層106的材料可為鉭(Ta)、鋁(Al)或鈦(Ti)。另外，當功函數材料層106與P型氮化鎵材料層104的介面形成蕭特基接觸時，功函數材料層106的材料可為氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鎳(Ni)或金(Au)。功函數材料層106的形成方法例如是原子層沉積(atomic layer deposition，ALD)法或物理氣相沉積(physical vapor deposition，PVD)法。
之後，可在功函數材料層106上形成硬罩幕材料層108。硬罩幕材料層108的材料例如是氧化矽。硬罩幕材料層108的形成方法例如是化學氣相沉積(chemical vapor deposition，CVD)法。
再者，可在硬罩幕材料層108上形成硬罩幕材料層110。硬罩幕材料層110的材料例如是氮化矽。硬罩幕材料層110的形成方法例如是化學氣相沉積法。
請參照圖1B，可對硬罩幕材料層110、硬罩幕材料層108、功函數材料層106與P型氮化鎵材料層104進行圖案化，而形成硬罩幕層110a、硬罩幕層108a、功函數層106a與P型氮化鎵層104a。藉此，可在阻障層102上形成P型氮化鎵層104a，可在P型氮化鎵層104a上形成功函數層106a，可在功函數層106a上形成硬罩幕層108a，且可在硬罩幕層108a上形成硬罩幕層110a。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)對硬罩幕材料層110、硬罩幕材料層108、功函數材料層106與P型氮化鎵材料層104進行圖案化。此外，可移除部分阻障層102。藉此，位在P型氮化鎵層104a的正下方的阻障層102的厚度T1大於位在P型氮化鎵層104a的兩側的阻障層102的厚度T2。在一些實施例中，部分阻障層102可在對硬罩幕材料層110、硬罩幕材料層108、功函數材料層106與P型氮化鎵材料層104進行圖案化的製程中被移除。
請參照圖1C，可移除硬罩幕層110a。硬罩幕層110a的移除方法例如是濕式蝕刻法。
接著，可在P型氮化鎵層104a的側壁SW1與阻障層102上形成間隙壁112。此外，間隙壁112更可形成在阻障層102的側壁SW2、功函數層106a的側壁SW3與硬罩幕層108a的側壁SW4上。間隙壁112可為單層結構或多層結構。間隙壁112的材料例如是氧化矽、氮化矽或其組合。在一些實施例中，間隙壁112的形成方法可包括以下步驟，但本發明並不以此為限。首先，可在阻障層102、P型氮化鎵層104a、功函數層106a與硬罩幕層108a上共形地形成間隙壁材料層(未示出)。接著，可對間隙壁材料層進行乾式蝕刻製程，而形成間隙壁112。
請參照圖1D，可在阻障層102上形成阻障層114。阻障層114與P型氮化鎵層104a可彼此分離。此外，間隙壁112可位在阻障層114與P型氮化鎵層104a之間。在一些實施例中，阻障層114的形成方法例如是磊晶成長法。在一些實施例中，阻障層114的形成方法例如是有機金屬化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)法。
請參照圖1E，可降低間隙壁112的高度，藉此可暴露出功函數層106a的側壁SW3與硬罩幕層108a的側壁SW4。降低間隙壁112的高度的方法例如是乾式蝕刻法。
請參照圖1F，可對功函數層106a進行側向蝕刻製程，以縮小功函數層106a的寬度。藉此，功函數層106a的側壁SW3可不對準P型氮化鎵層104a的側壁SW1。側向蝕刻製程例如是乾式蝕刻製程。
請參照圖1G，可移除硬罩幕層108a。硬罩幕層108a的移除方法例如是乾式蝕刻法。在一些實施例中，移除硬罩幕層108a之後，可進行預清洗製程(pre-clean process)。
接著，可在P型氮化鎵層104a、間隙壁112、阻障層114與功函數層106a上形成保護層116。保護層116的材料例如是氧化鋁或氮化鋁。保護層116的形成方法例如是原子層沉積法。
請參照圖1H，可在保護層116上形成介電層118。介電層118的材料例如是氧化矽。介電層118的形成方法例如是化學氣相沉積法。
接著，可在介電層118與保護層116中形成開口OP1。開口OP1可暴露出功函數層106a。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)來移除部分介電層118與部分保護層116，而形成開口OP1。
請參照圖1I，可在開口OP1中形成接觸窗120。接觸窗120可電性連接至P型氮化鎵層104a。在一些實施例中，接觸窗120可電性連接至功函數層106a，且接觸窗120可藉由功函數層106a來電性連接至P型氮化鎵層104a。接觸窗120的材料例如是鈦、氮化鈦、鋁銅合金(AlCu)或其組合。在一些實施例中，可藉由沉積製程、微影製程與蝕刻製程來形成接觸窗120。
請參照圖1J，可在介電層118與接觸窗120上形成介電層122。介電層122的材料例如是氧化矽。介電層122的形成方法例如是化學氣相沉積法。
接著，可在介電層122、介電層118、保護層116、阻障層114與阻障層102中形成開口OP2與開口OP3。開口OP2與開口OP3可暴露出部分通道層100。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)來移除部分介電層122、部分介電層118、部分保護層116、部分阻障層114與部分阻障層102，而形成開口OP2與開口OP3。
請參照圖1K，可分別在開口OP2與開口OP3中形成源極124與汲極126。源極124與汲極126的材料例如是鈦、氮化鈦、鋁銅合金或其組合。在一些實施例中，可藉由沉積製程、微影製程與蝕刻製程來形成源極124與汲極126。
以下，藉由圖1K來說明上述實施例的高電子遷移率電晶體元件10。此外，雖然高電子遷移率電晶體元件10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。
請參照圖1K，高電子遷移率電晶體元件10包括通道層100、阻障層102與P型氮化鎵層104a。通道層100的材料例如是氮化鎵。
阻障層102設置在通道層100上。阻障層102的材料例如是氮化鋁鎵。在一些實施例中，上述氮化鋁鎵中的鋁含量可為5原子%至50原子%。上述氮化鋁鎵中的鋁含量可用以調整二維電子氣的濃度。在一些實施例中，在阻障層102的材料為氮化鋁鎵，且上述氮化鋁鎵中的鋁含量為5原子%至50原子%的情況下，可提升高電子遷移率電晶體元件10的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流(On-current，I on)與電性表現。
P型氮化鎵層104a設置在阻障層102上。P型氮化鎵層104a可用以作為閘極。在一些實施例中，P型氮化鎵層104a的厚度可為80 nm至100 nm。
此外，位在P型氮化鎵層104a的正下方的阻障層102的厚度T1大於位在P型氮化鎵層104a的兩側的阻障層102的厚度T2。因此，可降低位在P型氮化鎵層104a的邊緣的二維電子氣的濃度，藉此可降低高電子遷移率電晶體元件10的漏電流以及提升高電子遷移率電晶體元件10的可靠度。在一些實施例中，阻障層102的厚度T1可為14 nm至24 nm，且阻障層102的厚度T2可為2 nm至22 nm。另外，位在P型氮化鎵層104a的正下方的阻障層102的上表面S1可高於位在P型氮化鎵層104a的兩側的阻障層102的上表面S2。
高電子遷移率電晶體元件10更可包括功函數層106a、間隙壁112、阻障層114、保護層116、介電層118、接觸窗120、介電層122、源極124與汲極126中的至少一者。功函數層106a設置在P型氮化鎵層104a上。在一些實施例中，功函數層106a的寬度W2可小於P型氮化鎵層104a的寬度W1，藉此可減少漏電路徑(leakage path)。在一些實施例中，功函數層106a的側壁SW3可不對準P型氮化鎵層104a的側壁SW1。此外，當功函數層106a與P型氮化鎵層104a的介面形成歐姆接觸時，功函數層106a的材料可為鉭(Ta)、鋁(Al)或鈦(Ti)。另外，當功函數層106a與P型氮化鎵層104a的介面形成蕭特基接觸時，功函數層106a的材料可為氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鎳(Ni)或金(Au)。在一些實施例中，功函數層106a的厚度可為30 nm至50 nm。
間隙壁112設置在P型氮化鎵層104a的側壁SW1與阻障層102上。在一些實施例中，間隙壁112更可設置在阻障層102的側壁SW2上。間隙壁112可為單層結構或多層結構。間隙壁112的材料例如是氧化矽、氮化矽或其組合。在一些實施例中，間隙壁112的寬度可為0.1 μm至0.5 μm。
阻障層114設置在阻障層102上。阻障層114與P型氮化鎵層104a可彼此分離。間隙壁112可位在阻障層114與P型氮化鎵層104a之間。阻障層114可提升位在阻障層114下方的二維電子氣的濃度，藉此可提升高電子遷移率電晶體元件10的開啟電流與電性表現。阻障層114的材料例如是氮化鋁鎵。在一些實施例中，上述氮化鋁鎵中的鋁含量可為5原子%至50原子%。上述氮化鋁鎵中的鋁含量可用以調整二維電子氣的濃度。在一些實施例中，在阻障層114的材料為氮化鋁鎵，且上述氮化鋁鎵中的鋁含量為5原子%至50原子%的情況下，可提升高電子遷移率電晶體元件10的二維電子氣的濃度，進而可提升高電子遷移率電晶體元件10的開啟電流與電性表現。在一些實施例中，阻障層114的厚度可為5 nm至20 nm。
保護層116設置在P型氮化鎵層104a、間隙壁112、阻障層114與功函數層106a上。保護層116可用以阻擋水氣。保護層116的材料例如是氧化鋁或氮化鋁。
介電層118設置在保護層116上。介電層118的材料例如是氧化矽。接觸窗120電性連接至P型氮化鎵層104a。在一些實施例中，接觸窗120可電性連接至功函數層106a，且接觸窗120可藉由功函數層106a來電性連接至P型氮化鎵層104a。在一些實施例中，接觸窗120可穿過介電層118與保護層116而電性連接至功函數層106a。在一些實施例中，部分接觸窗120可設置在介電層118上。接觸窗120的材料例如是鈦、氮化鈦、鋁銅合金或其組合。
介電層122設置在介電層118與接觸窗120上。介電層122的材料例如是氧化矽。源極124與汲極126設置在P型氮化鎵層104a的兩側。在一些實施例中，源極124與汲極126可分別連接至通道層100。在一些實施例中，源極124與汲極126可分別穿過介電層122、介電層118、保護層116、阻障層114與阻障層102而連接至通道層100。此外，部分源極124與部分汲極126可設置在介電層122上。源極124與汲極126的材料例如是鈦、氮化鈦、鋁銅合金或其組合。
基於上述實施例可知，在高電子遷移率電晶體元件10及其製造方法中，位在P型氮化鎵層104a的正下方的阻障層102的厚度T1大於位在P型氮化鎵層104a的兩側的阻障層102的厚度T2。因此，可降低位在P型氮化鎵層104a的邊緣的二維電子氣的濃度，藉此可降低高電子遷移率電晶體元件10的漏電流以及提升高電子遷移率電晶體元件10的可靠度。
綜上所述，在上述實施例的高電子遷移率電晶體元件及其製造方法中，由於位在P型氮化鎵層的正下方的阻障層的厚度大於位在P型氮化鎵層的兩側的阻障層的厚度，因此可降低高電子遷移率電晶體元件的漏電流以及提升高電子遷移率電晶體元件的可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10: 高電子遷移率電晶體元件 100: 通道層 102, 114: 阻障層 104: P型氮化鎵材料層 104a: P型氮化鎵層 106: 功函數材料層 106a: 功函數層 108, 110: 硬罩幕材料層 108a, 110a: 硬罩幕層 112: 間隙壁 116: 保護層 118, 122: 介電層 120: 接觸窗 124: 源極 126: 汲極 OP1, OP2, OP3: 開口 S1, S2: 上表面 SW1~SW4: 側壁 T1, T2: 厚度 W1, W2: 寬度
圖1A至圖1K為根據本發明的一些實施例的高電子遷移率電晶體元件的製造流程剖面圖。
10: 高電子遷移率電晶體元件 100: 通道層 102, 114: 阻障層 104a: P型氮化鎵層 106a: 功函數層 112: 間隙壁 116: 保護層 118, 122: 介電層 120: 接觸窗 124: 源極 126: 汲極 OP1, OP2, OP3: 開口 S1, S2: 上表面 SW1~SW3: 側壁 T1, T2: 厚度 W1, W2: 寬度

Claims (11)

  1. 一種高電子遷移率電晶體元件，包括：通道層；第一阻障層，設置在所述通道層上；P型氮化鎵層，設置在所述第一阻障層上，其中位在所述P型氮化鎵層的正下方的所述第一阻障層的第一厚度大於位在所述P型氮化鎵層的兩側的所述第一阻障層的第二厚度；功函數層，設置在所述P型氮化鎵層上，其中所述功函數層的最大寬度小於所述P型氮化鎵層的最大寬度；第二阻障層，設置在所述第一阻障層上，其中所述第二阻障層與所述P型氮化鎵層彼此分離；間隙壁，設置在所述P型氮化鎵層的側壁與所述第一阻障層上，且位在所述第二阻障層與所述P型氮化鎵層之間；以及保護層，設置在所述P型氮化鎵層、所述間隙壁與所述第二阻障層上，其中所述保護層直接接觸所述P型氮化鎵層與所述第二阻障層。
  2. 如請求項1所述的高電子遷移率電晶體元件，其中所述第一厚度為14奈米至24奈米。
  3. 如請求項2所述的高電子遷移率電晶體元件，其中所述第二厚度為2奈米至22奈米。
  4. 如請求項1所述的高電子遷移率電晶體元件，其中位在所述P型氮化鎵層的正下方的所述第一阻障層的第一上表面高於位在所述P型氮化鎵層的兩側的所述第一阻障層的第二上表面。
  5. 如請求項1所述的高電子遷移率電晶體元件，其中所述第一阻障層的材料包括氮化鋁鎵。
  6. 如請求項5所述的高電子遷移率電晶體元件，其中所述氮化鋁鎵中的鋁含量為5原子%至50原子%。
  7. 如請求項1所述的高電子遷移率電晶體元件，其中所述第二阻障層的材料包括氮化鋁鎵。
  8. 如請求項7所述的高電子遷移率電晶體元件，其中所述氮化鋁鎵中的鋁含量為5原子%至50原子%。
  9. 如請求項1所述的高電子遷移率電晶體元件，其中所述間隙壁的寬度為0.1微米至0.5微米。
  10. 一種高電子遷移率電晶體元件的製造方法，包括：提供通道層；在所述通道層上形成第一阻障層；在所述第一阻障層上形成P型氮化鎵層，其中位在所述P型氮化鎵層的正下方的所述第一阻障層的第一厚度大於位在所述P型氮化鎵層的兩側的所述第一阻障層的第二厚度；在所述P型氮化鎵層上形成功函數層，其中所述功函數層的最大寬度小於所述P型氮化鎵層的最大寬度；在所述第一阻障層上形成第二阻障層，其中所述第二阻障層 與所述P型氮化鎵層彼此分離；在所述P型氮化鎵層的側壁與所述第一阻障層上形成間隙壁，其中所述間隙壁位在所述第二阻障層與所述P型氮化鎵層之間；以及在所述P型氮化鎵層、所述間隙壁與所述第二阻障層上形成保護層，其中所述保護層直接接觸所述P型氮化鎵層與所述第二阻障層。
  11. 如請求項10所述的高電子遷移率電晶體元件的製造方法，更包括：對所述功函數層進行側向蝕刻製程，以縮小所述功函數層的寬度。
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