TW202042393A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體裝置及其製造方法。半導體裝置包含基板、經摻雜III-V族層、導體結構、及金屬層。該經摻雜III-V族層設置於該基板上。該導體結構設置於該經摻雜III-V族層上。該金屬層設置於該導體結構及該經摻雜III-V族層之間。

Description

半導體裝置及其製造方法
本揭露係關於一半導體裝置及其製造方法，特別係關於具有經摻雜III-V族層、導體結構、及金屬層之一半導體裝置。
包括直接能隙(direct bandgap)半導體之元件，例如包括三五族材料或III-V族化合物(Category: III-V compounds)之半導體元件，由於其特性而可在多種條件或環境(例如不同電壓、頻率)下操作(operate)或運作(work)。
上述半導體元件可包括異質接面雙極電晶體(heterojunction bipolar transistor，HBT) 、異質接面場效電晶體(heterojunction field effect transistor，HFET)、高電子遷移率電晶體(high-electron-mobility transistor，HEMT)，或調變摻雜場效電晶體(modulation-doped FET，MODFET)等。
本公開的一些實施例提供一種半導體裝置，其包含基板、經摻雜III-V族層、導體結構、及金屬層。該經摻雜III-V族層設置於該基板上。該導體結構設置於該經摻雜III-V族層上。該金屬層設置於該導體結構及該經摻雜III-V族層之間。
本公開的一些實施例提供一種半導體裝置，其包含超晶格層、第一部分、第二部分、及將該第一部分及該第二部分隔開的絕緣區域。該第一部分形成於該超晶格層上且包含如前述之半導體裝置。該第二部分形成於該超晶格層上。該第二部分之電壓小於該第一部分之電壓。
本公開的一些實施例提供一種導體裝置之製造方法。該方法包含提供基板、形成經摻雜III-V族層於該基板上。該半導體裝置之製造方法還包括形成導體結構於該經摻雜III-V族層上，並且形成金屬層，其位於該導體結構及該經摻雜III-V族層之間。
以下公開內容提供用於實施所提供的標的物的不同特徵的許多不同實施例或實例。下文描述元件和佈置的具體實例。當然，這些只是實例且並不意欲為限制性的。在本公開中，在以下描述中對第一特徵形成在第二特徵上或上方的敘述可包含第一特徵與第二特徵直接接觸形成的實施例，並且還可包含額外特徵可形成於第一特徵與第二特徵之間從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可以在各種實例中重複參考標號和/或字母。此重複是出於簡化和清楚的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
下文詳細論述本公開的實施例。然而，應瞭解，本公開提供的許多適用概念可實施在多種具體環境中。所論述的具體實施例僅僅是說明性的且並不限制本公開的範圍。
直接能隙材料，例如III-V族化合物，可包括但不限於，例如砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、砷化銦鎵(InGaAs)、砷化鋁鎵(InAlAs)等。
圖1所示為根據本案之某些實施例之半導體裝置100。
如圖1所示，半導體裝置100可包括基板102、經摻雜III-V族層108、金屬層110及導體結構112。
基板102可包括，例如但不限於，矽(Si)、經摻雜矽(doped Si)、碳化矽(SiC)、矽化鍺(SiGe)、砷化鎵(GaAs)、或其他半導體材料。基板102可包括，例如但不限於，藍寶石(sapphire)、絕緣層上覆矽(silicon on insulator，SOI)或其他適合之材料。在一些實施例中，基板102還可包括經摻雜區域(圖1未標示)，例如p阱(p-well)、n阱(n-well)等。基板102具有一有源面(active layer)102a及與有源面102a相對的背面102b。有源面102a上方可形成積體電路。
經摻雜III-V族層108可設置於基板102上。經摻雜III-V族層108可沿一方向D1堆迭或設置於基板102上。方向D1與另一方向D2實質上互相垂直。
經摻雜III-V族層108可包括，例如但不限於，經摻雜氮化鎵(doped GaN)、經摻雜氮化鋁鎵(doped AlGaN)、經摻雜氮化銦鎵(doped InGaN)、及其他經摻雜的III-V族化合物。經摻雜III-V族層108可包括，例如但不限於，p型摻雜物(dopant)、n型摻雜物或其他摻雜物。在一些實施例中，例示性摻雜物可包括，例如但不限於，鎂(Mg)、鋅(Zn)、鎘(Cd)、矽(Si)、鍺(Ge)等。
金屬層110位於經摻雜III-V族層108上。在一些實施例中，金屬層110可包括，例如但不限於，難熔金屬(refractory metal)或其化合物。舉例來說，金屬層110可包括，例如但不限於，鈮(Nb)、鉬(Mo)、鉭(Ta)、鎢(W)、錸(Re)、鈦(Ti)、釩(V)、鉻(Cr)、鋯(Zr)、鉿(Hf)、釕(Ru)、鋨(Os)、銥(Ir)等金屬或該等金屬的化合物，例如氮化鉭(TaN)、氮化鈦(TiN)、碳化鎢(WC)等。
導體結構112設置於金屬層110上。導體結構112可包括閘極結構。導體結構112可包括閘極金屬。在一些實施例中，閘極金屬可包括，例如但不限於，鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、鈷(Co)、銅(Cu)、鎳(Ni)、鉑(Pt)、鉛(Pb)、鉬(Mo)及其化合物(例如但不限於，氮化鈦(TiN)、氮化鉭(TaN)、其他傳導性氮化物(conductive nitrides)、或傳導性氧化物(conductive oxides))、金屬合金(例如鋁銅合金(Al-Cu))、或其他適當的材料。
經摻雜III-V族層108可與金屬層110直接接觸。經摻雜III-V族層108可與金屬層110電性連接。經摻雜III-V族層108在方向D1上位於金屬層110的下方。金屬層110在方向D1上位於經摻雜III-V族層108的上方。
導體結構112與金屬層110直接接觸。導體結構112可與金屬層110電性連接。導體結構112在方向D1上位於金屬層110的上方。金屬層110在方向D1上位於導體結構112的下方。金屬層110位於導體結構112與經摻雜III-V族層108之間。
半導體裝置100還可包括設置於基板102上的III-V族層105。半導體裝置100還可包括設置於基板102上的超晶格層103。超晶格層103可位於III-V族層105與基板102之間。III-V族層105可包含單一層結構(single-layer structure)。III-V族層105可包括多層結構(multi-layer structure)。
超晶格層103可包含單一層結構(single-layer structure)。超晶格層103可包括多層結構(multi-layer structure)或複數層堆迭(multi-layer stack)，例如AlN/GaN對的複數迭層。在一些實施例中，超晶格層103可降低半導體裝置100的張應力(tensile stress)。在一些實施例中，超晶格層103可捕獲從基板102基板擴散至III-V族層105的電子，進而提升裝置效能與可靠性。在一些實施例中，超晶格層103可減少電子捕獲(electron trap)。在一些實施例中，超晶格層103可增加III-V族層105之厚度。在一些實施例中，超晶格層103可提高崩潰電壓(breakdown voltage)。
在一些實施例中，半導體裝置100還可包括設置於基板102與超晶格層103之間的緩衝層(buffer layer)(圖未示)。在一些實施例中，緩衝層可用以促進基板102與超晶格層103之間的晶格匹配(lattice match)。在一些實施例中，緩衝層可包括(但不限於)氮化物(nitrides)，例如氮化鋁(AlN)、氮化鋁鎵(AlGaN)等。
相對較厚的超晶格層(約1µm至4µm)可能增加半導體裝置或結構的整體尺寸。若要加入超晶格層可能還需考慮與相鄰層間材料差異所導致的缺陷，例如分層(delamination)或剝離(peel off)。此外，若要加入超晶格層可能還會提高成本。
雖然加入超晶格層可能增加半導體裝置或結構的整體尺寸、需考慮與相鄰層間材料差異所導致的缺陷、且可能會提高成本，但由於超晶格層可阻擋在相對高電壓環境中(例如大於200伏(V))所產生晶體缺陷(crystallographic defect)(例如差排(dislocation))的擴散，所以會在半導體裝置100設置超晶格層。
為了防止缺陷(例如差排(dislocation))從下方的層(如基板102與緩衝層)行進(propagate)到III-V族層105，可於基板102與III-V族層105之間加入超晶格層103，以避免半導體裝置100失效(dysfunction)。
半導體裝置100還可包括設置於金屬層110上的鈍化層114。在一些實施例中，鈍化層114可包括，例如但不限於，氧化物(oxides)或氮化物(nitrides)，例如氮化矽(SiN)、氧化矽(SiO2 )等。鈍化層114可包括，例如但不限於，氧化物及氮化物之複合層，例如Al2 O3 /SiN、Al2 O3 /SiO2 、AlN/SiN、AlN/SiO2 等。
鈍化層114可圍繞(surround)經摻雜III-V族層108。鈍化層114可覆蓋(cover)經摻雜III-V族層108。鈍化層114可圍繞金屬層110。鈍化層114可覆蓋金屬層110。鈍化層114可覆蓋部分金屬層110。鈍化層114可圍繞導體結構112。鈍化層114可圍繞部分導體結構112。
半導體裝置100還包括鈍化層116，設置於鈍化層114上。鈍化層116可圍繞導體結構112。鈍化層116可圍繞部分導體結構112。
半導體裝置100還可包括其他導體結構。例如，半導體裝置100還可包括設置於基板102上的源極接觸118、汲極接觸120或其他導體結構。雖然源極接觸118與汲極接觸120在圖1中分別地設置在導體結構112的兩側，但源極接觸118、汲極接觸120及導體結構112的可因設計需求而在本案其他實施例中有不同的配置。
在一些實施例中，源極接觸118與汲極接觸120可包括，例如但不限於，導體材料。導體材料可包括，例如但不限於，金屬、合金 、經摻雜半導體材料(例如經摻雜多晶矽(doped crystalline silicon))或其他合適的導體材料。
部分源極接觸118可位於III-V族層105中。部分汲極接觸120可位於III-V族層105中。在另一些實施例中，源極接觸118可設置於III-V族層104上。在另一些實施例中，汲極接觸120可設置於III-V族層104上。源極接觸118穿過鈍化層114而接觸III-V族層106。汲極接觸120穿過鈍化層114而接觸III-V族層106。
半導體裝置100還可包括介電層152、介電層154、介電層156、介電層158、介電層160、介電層162。
半導體裝置100還可包括場板(field plate)122、場板124、場板126、場板132。
場板122、場板124、場板126、及場板132彼此未接觸。場板122、場板124、場板126、及場板132彼此被間隔開。場板122可為零電位。場板124可為零電位。場板126可為零電位。場板132可為零電位。
場板122可透過其他導體結構連接源極接觸118及/或汲極接觸120。場板124可透過其他導體結構連接源極接觸118及/或汲極接觸120。場板126可透過其他導體結構連接源極接觸118及/或汲極接觸120。場板132可透過其他導體結構連接源極接觸118及/或汲極接觸120。場板122未直接接觸源極接觸118。場板122未直接接觸汲極接觸120。場板124未直接接觸源極接觸118。場板124未直接接觸汲極接觸120。場板126未直接接觸源極接觸118。場板126未直接接觸汲極接觸120。場板132未直接接觸源極接觸118。場板132未直接接觸汲極接觸120。
介電層152在方向D1上位於場板122及源極接觸118之間。介電層152在方向D1上位於場板124及源極接觸118之間。介電層154在方向D1上位於場板124及源極接觸118之間。介電層152在方向D1上位於場板126及源極接觸118之間。介電層154在方向D1上位於場板126及源極接觸118之間。介電層156在方向D1上位於場板126及源極接觸118之間。介電層152在方向D1上位於場板132及源極接觸118之間。介電層154在方向D1上位於場板132及源極接觸118之間。介電層156在方向D1上位於場板132及源極接觸118之間。介電層158在方向D1上位於場板132及源極接觸118之間。
場板122在方向D2上與導體結構112相鄰。場板124在方向D2上與導體結構112相鄰。
場板124與場板122在方向D1上部分重合。場板126與場板122在方向D1上部分重合。場板132與場板122在方向D1上部分重合。
半導體裝置100還可包括互連結構(interconnect structure)170。半導體裝置100還可包括金屬層172、金屬層176。半導體裝置100還包括導體穿孔(conductive via)174。
III-V族層105可具有如虛線所示之電子通道區域105a。電子通道區域105a可包括二維電子氣(Two-dimensional electron gas，2DEG)區域，2DEG區域一般容易在異質結構中獲得，在2DEG區域中，電子氣可以自由在二維方向(例如方向D2)移動，而在第三維(例如方向D1)上受到限制。
III-V族層105可包含單一層結構(single-layer structure)。III-V族層105可包括多層結構(multi-layer structure)。III-V族層105可包括異質結構。
III-V族層105可包括III-V族層104。III-V族層104可包括，例如但不限於，III族氮化物，例如化合物Inx Aly Ga1−x−y N，其中 x+y≦1。III族氮化物還可包括，例如但不限於，化合物Aly Ga(1-y) N，其中 y≦1。
半導體裝置100還包括設置於III-V族層104上的III-V族層106。III-V族層106可包括，例如但不限於，III族氮化物，例如化合物Inx Aly Ga1−x−y N，其中 x+y≦1。III族氮化物還可包括，例如但不限於，化合物Aly Ga(1-y) N，其中 y≦1。III-V族層106可具有較III-V族層104相對較大之能帶間隙(bandgap)。例如， III-V族層104可包括GaN層，GaN可具有約3.4 V的能帶間隙。III-V族層106可包括AlGaN，AlGaN可具有約4)的能帶間隙。2DEG區域通常在能帶間隙較小的層(例如GaN)中形成。III-V族層106及III-V族層104之間形成異質接面(heterojunction)，不同氮化物的異質接面的極化現象(polarization)在III-V族層104中形成2DEG區域。III-V族層104可提供或移除2DEG區域中的電子，進而可控制半導體裝置100的導通。
在一些實施例中，III-V族層105因為在導體結構112下方已產生實際的通道(電子通道區域105a)，在導體結構112為零偏壓狀態下預設是ON狀態，這樣的裝置又可稱為空乏型(depletion mode)裝置。
與空乏型裝置相對的為增強型(enhancement mode)裝置。增強型裝置在當導體結構112為零偏壓狀態下預設是OFF狀態。在導體結構112上施加電壓，會在導體結構112下方區域感應出電子或電荷，此區域可稱為電子或電荷反轉層(inversion layer)。電壓增加，則感應出的電子或電荷數目也會增加。能形成反轉層所需加上的最小電壓被稱為閾值電壓(threshold voltage)，以Vth表示。
當導體結構112為零偏壓狀態下，電子通道區域105a被空乏或移除時，半導體裝置100可為一增強型裝置。在一些實施例中，經摻雜III-V族層108可與III-V族層105形成PN接面，PN接面可用於空乏電子通道區域105a。由於PN接面空乏電子通道區域105a，當導體結構112為零偏壓狀態下，沒有電流通過半導體裝置100，即半導體裝置100之閾值電壓為正值。經摻雜III-V族層108可有助於減少漏電流(leakage current)，並且提高閾值電壓。
金屬層110在裝置100的製造過程中可作為經摻雜III-V族層108的停止層(stop layer)或保護層。例如金屬層110可使得經摻雜III-V族層108之未經曝露的表面在使用移除技術(例如蝕刻技術)過程中維持大致上相對平坦。金屬層110有助於提高對導體結構112的偏壓控制。金屬層110有助於提升閘極的切換速度。金屬層110有助於減少漏電流(leakage current)，並且提高閾值電壓。
導體結構112可降低閘極接觸結構的整體組值，並且用於提供低電阻導線,可進一步用於電性連接至其他導體。閘極接觸結構可包括，例如但不限於，導體結構112、金屬層110、及經摻雜III-V族層108。
圖2A所示為圖1中虛線框A內結構之一放大圖。
參照圖2A，經摻雜III-V族層108在方向D2上具有寬度w1。方向D2又可稱為寬度方向。在一些實施例中，寬度w1可大於約0.5微米(micrometer，µm)。在一些實施例中，寬度w1可介於約0.5µm至約1.5µm之間。在一些實施例中，寬度w1可介於約0.8µm至約1.2µm之間。在一些實施例中，寬度w1約為1.0µm。
在一些實施例中，金屬層110在方向D2上可具有寬度w2。在一些實施例中，寬度w2可大於約0.4µm。在一些實施例中，寬度w2可介於約0.4µm至約1.2µm之間。在一些實施例中，寬度w2可小於寬度w1。
在一些實施例中，導體結構112在方向D2上可具有寬度w3。在一些實施例中，寬度w3可大於約0.3µm。在一些實施例中，寬度w3可介於約0.3µm至約0.8µm之間。在一些實施例中，寬度w3可小於寬度w2。在一些實施例中，寬度w3可小於寬度w1。在一些實施例中，寬度w2可小於寬度w1且寬度w2可大於寬度w3。
在一些實施例中，經摻雜III-V族層108可具有頂部表面108s。頂部表面108s具有一部分108s1及圍繞部分108s1之另一部分108s2。在一些實施例中，經摻雜III-V族層108的部分108s1直接接觸金屬層110，而第二部分108s2直接接觸鈍化層114。
圖2B所示為圖2A中虛線框D內結構之一放大圖。參照圖2B，部分108s1與部分108s2具有不同的表面粗糙度。在一些實施例中，部分108s1具有較部分108s2相對較小之表面粗糙度。金屬層110可在半導體裝置100的製造過程中作為經摻雜III-V族層108的停止層或保護層，使得經摻雜III-V族層108之未經曝露的表面108s1 (或被金屬層110覆蓋之部分表面108s1)在執行移除操作(例如但不限於蝕刻操作)後維持相對平坦。未被金屬層110遮蔽的摻雜III-V族層108的表面108s2可能在執行移除操作(例如但不限於蝕刻操作)後而較為相對粗糙，例如圖中所示的相對不平坦表面。表面108s2可具有突起與凹陷。
參照圖3A及圖3B，圖3A根據本案之一實施例描繪圖1之半導體裝置100之放大圖。圖3B根據本案之一實施例描繪圖3A沿切線AA’之俯視剖面圖。在一些實施例中，導體結構112可包括單一材料所組成的結構。在一些實施例中，導體結構112可包括異質材料所組成的結構。在一些實施例中，如圖3B所示，導體結構112可包括數圈異質接面。在一些實施例中，導體結構112可包括複數層，例如層190、層192、層194、及層196。雖然圖3A及圖3B描繪導體結構112具有4層，但本案不限於此。在其他實施例中，導體結構112可包括大於或小於4層的結構。
在一些實施例中，層190可包括，例如但不限於，難熔金屬或其化合物。層190可包括相同或相似於金屬層110的材料。層190可包括相異於金屬層110的材料。在一些實施例中，層192可包括，例如但不限於，金屬或金屬化合物，例如鈦、鉻、鈦化鎢等。層192可做為潤濕層(wetting layer)，説明後續金屬填充。在一些實施例中，層194可包括，例如但不限於，閘極金屬。層194可包括相同或相似於導體結構112的材料。層194可包括相異於導體結構112的材料。在一些實施例中，層196可包括，例如但不限於，難熔金屬或其化合物。層196可包括相同或相似於金屬層110的材料。層196可包括相異於金屬層110的材料。
圖4所示為圖1中虛線框C內部分結構之放大圖。參照圖4，在一些實施例中，導體結構112具有突出部(overhang)113，其寬度大於寬度w3，此時寬度w3係指導體結構112之相對較小寬度。導體結構112可具有穿過其寬度w3的中心點的中心線112c。在一些實施例中，中心線112c可能未穿過其突出部113的中心點。在一些實施例中，中心線112c可穿過其突出部113的中心點。
邊界線112b可通過或重迭導體結構112之邊界。在其他實施例中，導體結構112可不具有突出部113，且邊界線112b與中心線112c的距離約為寬度w3的一半。
如圖4所示，在一些實施例中，場板126在方向D1上與導體結構112部分重迭(overlap)。場板126在方向D1具有部分位元元在邊界線112b與中心線112c之間。邊界線112b在方向D2上穿過場板126。
在其他實施例中，場板126在方向D1上可與導體結構112不重合。在其他實施例中，場板126在方向D1上與導體結構112的中心線112c可不重合。
場板122在方向D2上位在導體結構112與汲極接觸120之間。場板124在方向D2上位在導體結構112與汲極接觸120之間。場板126在方向D2上位在導體結構112與汲極接觸120之間。場板132在方向D2上位在導體結構112與汲極接觸120之間。
在一些實施例中，邊界線112b到場板122之邊界的距離介於約0.5µm至2.5µm之間。邊界線112b到場板124之邊界的距離介於約2µm至4µm。邊界線112b到場板126之邊界的距離介於約3µm至5µm。邊界線112b到場板132之邊界的距離介於約6µm至8µm。
在一些實施例中，場板(例如場板122、場板124、場板126、及/或場板132)在方向D2上的寬度介於約50奈米(nm)至150 nm之間。在一些實施例中，場板在方向D2上的寬度介於約80nm至120 nm之間。在一些實施例中，場板在方向D2上的寬度介於約90nm至110nm之間。應注意的係，本案中描述的寬度、距離等數值僅為例示性，而本案並不限於此。在一些實施例中，在不悖離本案發明精神的情況下，可根據發明實際應用的情況調整這些數值。
在相對高電壓(例如閘極和汲極之間的電壓)元件(例如適用大於或等於600V的元件)中，為了提高對電壓之耐受度(tolerance)，導體結構之間的距離(例如閘極和汲極之間的距離)通常會設計成15µm以上，這樣的距離通常為相對低電壓的元件(例如適用於10V~100V之間的元件)的5倍長。舉例來說，若半導體元件100適用於600V以上，則導體結構112與汲極接觸120之間的距離通常大於15µm。
場板122可降低閘極接觸結構的電場，並且提高閾值電壓。場板124可降低閘極接觸結構的電場，並且提高閾值電壓。場板126可降低閘極接觸結構的電場，並且提高閾值電壓。場板132可降低閘極接觸結構的電場，並且提高閾值電壓。
場板122可使導體結構(例如導體結構112、源極接觸118、與汲極接觸120)之間的電場平均分配，提高對電壓之耐受度，讓電壓平緩地釋放，進而提高裝置可靠性(reliability)。場板124可使導體結構(例如導體結構112、源極接觸118、與汲極接觸120)之間的電場平均分配，提高對電壓之耐受度，讓電壓平緩地釋放，進而提高裝置可靠性(reliability)。場板126可使導體結構(例如導體結構112、源極接觸118、與汲極接觸120)之間的電場平均分配，提高對電壓之耐受度，讓電壓平緩地釋放，進而提高裝置可靠性(reliability)。場板132可使導體結構(例如導體結構112、源極接觸118、與汲極接觸120)之間的電場平均分配，提高對電壓之耐受度，讓電壓平緩地釋放，進而提高裝置可靠性(reliability)。
在一些實施例中，場板122、場板124、場板126、及/或場板132與導體結構之間存在至少一介電層(例如介電層152、介電層154、介電層156及介電層158)。如此配置可使導體結構之間的距離較小，避免阻值增加。
雖然本案圖式描繪半導體裝置100具有4個場板，但本案不限於此。在一些實施例中，半導體裝置100可包括多於或少於4個的場板。
參照圖5，圖5根據本案之某實施例描繪半導體裝置100'。 半導體裝置100'具有與圖1之半導體裝置100類似之結構，其不同之處僅在於半導體裝置100之金屬層110被金屬層110'取代而形成半導體裝置100'。金屬層110'具有大於金屬層110之寬度。金屬層110'可覆蓋經摻雜III-V族層108。金屬層110'可完全覆蓋經摻雜III-V族層108。金屬層110'之邊緣可對齊(align)經摻雜III-V族層108之邊緣。
圖6所示為圖5中虛線框E內結構之放大圖。如圖6所示經摻雜III-V族層108的寬度w1可與金屬層110'的寬度w2'實質上相等。經摻雜III-V族層108具有實質上平坦之頂部表面108s。
在半導體裝置100'中，金屬層110'可做為停止層或保護層以保護經摻雜III-V族層108的整個頂表面(top surface)，使得經摻雜III-V族層108的表面不會因為移除操作(例如蝕刻)而產生突起與凹陷(或相對不平坦之表面)。在半導體裝置100中，因為寬度w2小於寬度w1，相較於半導體裝置100'中寬度w2'等於寬度w1的情況，電子從導體結構112到電子通道區域105a的流動路徑較長，有助於減少漏電流。
參照圖7，圖7根據本案之一實施例描繪半導體裝置200。在一些實施例中，半導體裝置200具有一部分202、另一部分204、及將部分202與部分204隔開的絕緣區域128。在一些實施例中，部分202之結構可相同或相似於半導體裝置100。在其他實施例中，部分202亦可相同或相似於半導體裝置100'。在一些實施例中，部分202可適用於500V以上的電壓在一些實施例中，部分202可適用於550V以上的電壓。在一些實施例中，部分202可適用於600V以上的電壓。在一些實施例中，部分204可適用於10V~40V之間的電壓。在一些實施例中，部分204可適用電壓相對小於部分202之電壓。
部分202中配置場板。部分204中未配置場板。部分202可形成在超晶格層103上。部分204可形成在超晶格層103上。
在一些實施例中，絕緣區域128可包括介電質材料。在一些實施例中，絕緣區域128可包括低介電常數(低k值)介電質材料。在一些實施例中，絕緣區域128可包括氮化物、氧化物、或氟化物。在一些實施例中，絕緣區域128可包括氧化矽、氮化矽、氮氧化矽、或氟摻雜矽玻璃(fluorine-doped silicate glass (FSG))。
圖8A、圖8B、圖8C、圖8D、圖8E、圖8F、圖8G、圖8H、圖8I、圖8J、圖8K、圖8L及圖8M所示為製造根據本案之某些實施例的一半導體裝置之若干操作。雖然圖8A至8M係描繪製造半導體裝置200之若干操作，但相似的操作亦可用於製造半導體裝置100或100'。
參照圖8A，提供基板102。在一些實施例中，基板102上設置有超晶格層103。在一些實施例中，經由磊晶成長(epitaxial growth)在基板102上設置III-V族層105。
在一些實施例中，形成經摻雜III-V族層108'及金屬層110'於基板102上。在一些實施例中，經摻雜III-V族層108'可透過以下方式形成: 有機金屬化學氣相沉積(metal organic chemical vapor deposition，MOCVD)磊晶成長(epitaxial growth)，並將摻雜物摻雜其中。之後在經摻雜III-V族層108'上沉積金屬層110'。在一些實施例中，金屬層110可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、電鍍(plating)、及/或其他適當的沉積步驟形成。應注意的係，金屬層110'在極先制(Gate First)的流程中形成，亦即在形成源極接觸118與汲極接觸120之前形成。
參照圖8B，在金屬層110'上方形成經圖案化(patterned)硬遮罩197。之後可透過如黃光微影的方式移除部分金屬層110'，而形成金屬層110。在一些實施例中，經圖案化硬遮罩197可包括(但不限於)氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)等。在一些實施例中，可使用幹式蝕刻(dry etching)、濕式蝕刻(wet etching)、或幹式與濕式蝕刻的組合進行蝕刻步驟。
參照圖8C及圖8D，繼續將經圖案化硬遮罩197作為光罩移除部分經摻雜III-V族層108'，而形成經摻雜III-V族層108。如前述，在高電壓元件中，由於電壓的耐受力會受到汲極接觸120與導體結構112之間的距離的影響，汲極接觸120與導體結構112之間的距離通常會大於約15µm。當經摻雜III-V族層108的寬度愈小，則汲極接觸120與導體結構112之間的距離可愈大，則耐高電壓的能力可愈高。此外，當經摻雜III-V族層108的寬度愈小，高電壓元件的元件阻值也愈小。
在圖8C中，如同半導體裝置100'，經摻雜III-V族層108的寬度w1與金屬層110的寬度w2實質上相等。在圖8D中，如同半導體裝置100， 經摻雜III-V族層108的寬度w1大於金屬層110的寬度w2。
圖8D中經摻雜III-V族層108的寬度w1大於金屬層110的寬度w2的特徵係透過自我對準製程(self-aligned manufacturing process)形成。透過自我對準製程，可僅使用一個光罩形成具有最小臨界尺寸(critical dimension，CD)的經摻雜III-V族層108。在一些實施例中，蝕刻金屬層110的蝕刻劑可為氨水(NH4 OH)、雙氧水(H2 O2 )、硫酸(H2 SO4 )、氫氟酸(HF)、氟化銨(NH4 F)、或前述化合物的混合物。經摻雜III-V族層108可透過幹蝕刻的方式進行非等向性蝕刻(anisotropic etching)。透過兩者不同的蝕刻方式，可形成經摻雜III-V族層108的寬度w1大於金屬層110的寬度w2的特徵。
參照圖8E，移除經圖案化硬遮罩197，之後在金屬層110上形成鈍化層114及鈍化層116。參照圖8F，形成源極接觸孔洞與汲極接觸孔洞，並填入材料，形成源極接觸118與汲極接觸120。在一些實施例中，這涉及複數步驟，包括黃光微影(photolithography)、蝕刻(etching)、及沉積(deposition)等步驟。黃光微影及蝕刻包括在鈍化層116上形成經圖案化遮罩，並蝕刻鈍化層114、鈍化層116、III-V族層105，形成源極接觸孔洞與汲極接觸孔洞。部分的III-V族層105從源極接觸孔洞與汲極接觸孔洞底部暴露。之後在孔洞中透過CVD、PVD、電鍍等沉積步驟將材料填入孔洞中。在一些實施例中，在材料填入孔洞中之後，還會透過一光罩再次蝕刻所沉積之材料，而形成所需要的電極結構。在一些實施例中，會透過快速熱退火(rapid thermal anneal，RTA)，使所沉積之材料與III-V族層105形成金屬互化物(intermetallic compound)，進而形成到電子通道區域105a的歐姆接觸(ohmic contacts)。
參照圖8G，將介電質層152沉積於鈍化層116上。在一些實施例中，介電質層152(及介電質層154、156、158、160、及162)可透過以下方式沉積: CVD、高密度電漿(high density plasma，HDP)CVD、旋轉塗布(spin-on)、噴濺(sputtering)等。接著以化學機械平坦化(Chemical-Mechanical Planarization，CMP)處理介電質層152表面。
參照圖8H，形成絕緣區域128將左右兩個元件的源極接觸118與汲極接觸120隔開。在一些實施例中，可使用布植隔離製程(implant isolation process)，並使用經圖案化光阻151，在未被經圖案化光阻151遮蓋的面積中布植氮、氧、或氟等，這些元素會停留在III-V族層105中，阻隔兩側的電子通道。
參照圖8I，在介電層152上形成場板122。介電層152在第一方向(D1)將場板122及源極接觸118隔開。
在一些實施例中，場板122(包括場板124、126、132)可透過先沉積導體材料再定義圖案的方式形成，舉例來說，可透過噴濺(sputtering)沉積金屬，並使用幹蝕刻定義圖案。應注意的係，因場板122的位置不可位於在接下來的步驟中形成的導體結構112的位置。此外，由於相對低電壓的元件適用電壓較小，導體結構之間的電場對元件的效能影響較小，所以相對低電壓的元件的場板可省略。
參照圖8J，形成開口110t。開口110t暴露金屬層110之局部表面。在一些實施例中，可透過幹式蝕刻或濕式蝕刻的方式形成開口110t。
例如，濕式蝕刻包括暴露到含氫氧化物的溶液、去離子水、及/或其他蝕刻劑。幹式蝕刻包括使用感應耦合電漿(inductively coupled plasma)。金屬層110在此步驟中可做為經摻雜III-V族層108的停止層。
在形成半導體元件200的製程中，包括第一部分202及第二部分204。在製程進行到形成絕緣區域128之前(包含形成絕緣區域128之步驟)，第一部分202及第二部分204具有相同的結構及流程，且可在相同的步驟中形成相同的元件。
在一些實施例中，第一部分202屬於相對高電壓的元件而第二部分204屬於相對低電壓的元件。低電壓元件是屬於極先制(Gate First)的流程。在兩者之間形成絕緣區域128之後，低電壓元件上不會形成形成開口110t並形成導體結構112。高電壓元件則是極先制(Gate First)的流程與極後制(Gate Last)的流程混合。在兩者之間形成絕緣區域128之後，高電壓元件繼續形成場板122、形成開口110t、並形成導體結構112。
參照圖8K，將導體結構112之各層沉積、填充至開口110t中，形成導體結構112。關於導體結構112之各層的材料選用，已於前文描述，在此不再贅述。
在一些實施例中，導體結構112之各層可透過PVD、CVD、ALD、電鍍、及/或其他適當的步驟形成。在一些實施例中，當填充完導體結構112之各層後，不使用CMP處理導體結構112之表面，使得突出物113(如圖4所示)保留在介電質層154上。
在一些實施例中，場板124可與導體結構112一起形成。在一些實施例中，場板124可與導體結構112具有相同的材料。
參照圖8L，在一些實施例中，製造半導體裝置200、100、及100'的操作還包括形成介電質層156及場板126。
參照圖8M，在一些實施例中，製造半導體裝置200、100、及100'的操作還包括形成介電質層158並形成互連結構170穿過介電質層158至152，連接至源極接觸118與汲極接觸120。
在一些實施例中，製造半導體裝置200、100、及100'的操作還包括形成金屬層172及場板132在介電質層158上。
在一些實施例中，製造半導體裝置200、100、及100'的操作還包括形成介電質層160覆蓋金屬層172及場板132。在一些實施例中，製程流程還包括形成導體穿孔174，其穿過介電質層160而連接至金屬層172或互連結構170。在一些實施例中，製造半導體裝置200、100、及100'的操作還包括形成金屬層176連接至導體穿孔174，並形成介電質層162覆蓋金屬層176。
參照圖9，圖9所示為根據本案之某些比較實施例之半導體裝置850。半導體裝置850包括基板800、過渡層(transition layer)802、未摻雜GaN阻障材料(un-doped GaN buffer material)804、未摻雜AlGaN阻障材料(un-doped AlGaN buffer material)806、p型GaN材料(p-type GaN material)808、閘極金屬(gate metal)810。半導體裝置850還包括源極歐姆接觸(source ohmic contact)812與汲極歐姆接觸(drain ohmic contact)814、介電質材料811、及場板816。
半導體裝置850可應用於相對低電壓的環境(例如10V~100V)或是用於相對低電壓的操作(相對低電壓的環境中，半導體裝置850厚度(例如約4µm以下)較小)。半導體裝置850未包含超晶格層。
在半導體裝置850中，為了降低裝置阻值，閘極結構808的寬度通常約0.5µm或更短，而閘極金屬層810通常約0.4µm或更短，因此若要在閘極金屬層810上方設置其他導體可需要相對較為複雜的製程或是相對精密的設備(例如可達到相對較小的臨界尺寸(critical dimension，CD)之設備)，可能導致產品良率下降或可靠度(reliability)較差。
此外，在相對低電壓的環境(例如10V~100V)或是用於相對低電壓的操作(相對低電壓的環境中，為了進一步降低裝置850之阻值，半導體裝置850的汲極歐姆接觸814到閘極金屬810的距離通常為3µm以下。在這樣短的距離下，若要透過場板816降低電場，由於場板816需要儘量靠近基板800，且場板816通常會直接接觸並連接源極歐姆接觸812，從源極歐姆接觸812接出而跨過閘極金屬810上方。在如此配置中，最好在閘極金屬810上方保持淨空(例如不要在閘極金屬810上方某些距離內設置導體)，若閘極金屬810上方再設置其他導體，可能會破壞場板816而不利地影響裝置850之效能(performance)。
參照圖10，圖10所示為根據本案之某些比較實施例之另一半導體裝置860。半導體裝置860包括基板800、主動層(active layer)804'、通道層(channel layer)806'、阻障層(barrier layer)807、閘極結構808'、閘極電極813。半導體裝置860還包括源極電極812'與汲極電極814'。
如同半導體裝置850，半導體裝置860為相對低電壓(例如10V~100V)的元件，其未包含超晶格層。
在半導體裝置860中，閘極電極813會直接接觸閘極結構808'，因為兩者直接接觸，在暴露出閘極結構808'以形成其上方之閘極電極813的過程中，可能無法避免在閘極結構808'以表面上產生缺陷，而產生漏電流。
參照圖10A，圖10A所示為圖10中虛線框F內結構之放大圖。閘極結構808'與閘極電極813之間可具有相對粗糙的介面或介面。閘極結構808'與閘極電極813之間可具有相對不平坦的介面或介面。
閘極結構808'可具有相對粗糙的表面。閘極結構808'可具有相對不平坦的表面。閘極電極813可具有相對粗糙的表面。閘極電極813可具有相對不平坦的表面。
如本文中所使用，為易於描述可在本文中使用空間相對術語例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左側”、“右側”等描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語意圖涵蓋在使用或操作中的裝置的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。應理解，當一元件被稱為“連接到”或“耦合到”另一元件時，其可直接連接或耦合到該另一元件，或可存在中間組件。
如本文中所使用，術語“大約”、“基本上”、“大體”以及“約”用以描述和考慮小的變化。當與事件或情形結合使用時，該術語可以指其中事件或情形明確發生的情況以及其中事件或情形極接近於發生的情況。如在本文中相對於給定值或範圍所使用，術語“約”通常意指在給定值或範圍的±10%、±5%、±1%或±0.5%內。範圍可在本文中表示為從一個端點到另一端點或在兩個端點之間。除非另外指定，否則本文中所公開的所有範圍包括端點。術語“基本上共面”可指在數微米(μm)內沿同一平面定位，例如在10 μm內、5 μm內、1 μm內或0.5 μm內沿著同一平面的的的兩個表面。當參考“基本上”相同的數值或特徵時，術語可指處於該值的平均值的±10%、±5%、±1%或±0.5%內的值。
前文概述本公開的若干實施例和細節方面的特徵。本公開中描述的實施例可容易地用作用於設計或修改其它過程的基礎以及用於執行相同或相似目的和/或獲得引入本文中的實施例的相同或相似優點的結構。這些等效構造不脫離本公開的精神和範圍並且可在不脫離本公開的精神和範圍的情況下作出不同變化、替代和改變。
100:半導體裝置 100':半導體裝置 102:基板 102a:有源面 102b:背面 103:超晶格層 104:III-V族層 105:III-V族層 105a:電子通道區域 106:III-V族層 108:經摻雜III-V族層 108':經摻雜III-V族層 108s:頂部表面 108s1:部分 108s2:部分 110:金屬層 110':金屬層 110t:開口 112:導體結構 112b:邊界線 112c:中心線 113:突出部 114:鈍化層 116:鈍化層 118:源極接觸 120:汲極接觸 122:場板 124:場板 126:場板 128:絕緣區域 132:場板 152:介電層 154:介電層 156:介電層 158:介電層 160:介電層 162:介電層 170:互連結構 172:金屬層 174:導體穿孔 176:金屬層 190:層 192:層 194:層 196:層 197:經圖案化硬遮罩 200:半導體裝置 202:部分 204:部分 800:基板 802:過渡層 804:未摻雜GaN阻障材料 804':主動層 806:未摻雜AlGaN阻障材料 806':通道層 808:p型GaN材料 808':閘極結構 810:閘極金屬 811:介電質材料 812:源極歐姆接觸 812':源極電極 813:閘極電極 814:汲極歐姆接觸 814':汲極電極 816:場板 A:虛線框 B:虛線框 C:虛線框 D:虛線框 E:虛線框 F:虛線框 D1:方向 D2:方向 w1:寬度 w2:寬度 w2':寬度 w3:寬度
當結合附圖閱讀時，從以下具體實施方式容易理解本公開的各方面。應注意，各個特徵可以不按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1所示為根據本案之某些實施例之一半導體裝置之側視圖(side view)； 圖2A所示為圖1中虛線框A內結構之放大圖(enlarged view)； 圖2B所示為圖2A中虛線框D內結構之放大圖； 圖3A所示為圖1中虛線框B內結構之放大圖； 圖3B所示為圖3A中沿切線AA’之導體結構112之俯視剖面圖(plan and cross-sectional view)； 圖4所示為圖1中虛線框C內部分結構之放大圖； 圖5所示為根據本案之某些實施例之另一半導體裝置； 圖6所示為圖5中虛線框E內結構之放大圖； 圖7所示為根據本案之某些實施例之另一半導體裝置； 圖8A、圖8B、圖8C、圖8D、圖8E、圖8F、圖8G、圖8H、圖8I、圖8J、圖8K、圖8L及圖8M所示為製造根據本案之某些實施例的一半導體裝置之若干操作； 圖9所示為根據本案之某些比較實施例之一半導體裝置； 圖10所示為根據本案之某些比較實施例之另一半導體裝置； 圖10A所示為圖10中虛線框F內結構之放大圖。
100:半導體裝置
102:基板
102a:有源面
102b:背面
103:超晶格層
104:III-V族層
105:III-V族層
105a:電子通道區域
106:III-V族層
108:經摻雜III-V族層
108s:頂部表面
110:金屬層
112:導體結構
114:鈍化層
116:鈍化層
118:源極接觸
120:汲極接觸
122:場板
124:場板
126:場板
132:場板
152:介電層
154:介電層
156:介電層
158:介電層
160:介電層
162:介電層
170:互連結構
172:金屬層
174:導體穿孔
176:金屬層
A:虛線框
B:虛線框
C:虛線框
D1:方向
D2:方向

Claims (20)

  1. 一種半導體裝置，包含： 基板； 經摻雜III-V族層，設置於該基板上； 一導體結構，設置於該經摻雜III-V族層上；及 一金屬層，位於該導體結構及該經摻雜III-V族層之間。
  2. 根據請求項1所述的半導體裝置，其中該經摻雜III-V族層在一寬度方向上具有第一寬度，且該金屬層在該寬度方向上具有第二寬度；且其中該第二寬度小於或等於該第一寬度。
  3. 根據請求項1所述的半導體裝置，其中該導體結構與該金屬層直接接觸。
  4. 根據請求項1所述的半導體裝置，其中該金屬層與該經摻雜III-V族層直接接觸。
  5. 根據請求項1所述的半導體裝置，更包括第一鈍化層，設置於該金屬層上。
  6. 根據請求項5所述的半導體裝置，其中該第一鈍化層局部地圍繞該導體結構。
  7. 根據請求項5所述的半導體裝置，其中該經摻雜III-V族層具有一頂部表面，其具有一第一部分及圍繞該第一部分之一第二部分，其中該第一部分具有較該第二部分小之一表面粗糙度。
  8. 根據請求項7所述的半導體裝置，其中該第一部分直接接觸該金屬層且該第二部分直接接觸該第一鈍化層。
  9. 根據請求項5所述的半導體裝置，更包括第二鈍化層，設置於該第一鈍化層上；且其中該第二鈍化層局部地圍繞該導體結構。
  10. 根據請求項1所述的半導體裝置，更包括一源極接觸及一汲極接觸，設置於該第一III-V族層上。
  11. 根據請求項10所述的半導體裝置，更包括一第一場板及一介電層，其中該介電層在一第一方向上位於該第一場板及該源極接觸之間。
  12. 根據請求項11所述的半導體裝置，其中該第一場板，其在與該第一方向垂直的一第二方向上與該導體結構相鄰。
  13. 根據請求項11所述的半導體裝置，更包括一第二場板，其在該第一方向上與該第一場板部分重合。
  14. 根據請求項1所述的半導體裝置，更包括一場板，其在一第一方向上與該導體結構不重合。
  15. 根據請求項1所述的半導體裝置，更包括一場板，其在一第一方向上與該導體結構部分重合。
  16. 根據請求項1所述的半導體裝置，更包括一第一III-V族層，設置於該基板上。
  17. 根據請求項16所述的半導體裝置，更包括一第二III-V族層，設置於該第一III-V族層上，其中該第二III-V族層具有較該第一III-V族層大之能帶間隙。
  18. 根據請求項1所述的半導體裝置，更包括一超晶格層，設置於該基板上。
  19. 一種半導體裝置，其包括： 一超晶格層； 第一部分，形成於該超晶格層上且包含如請求項1之半導體裝置； 第二部分，形成於該超晶格層上，其中該第二部分之電壓小於該第一部分之電壓；及 一絕緣區域，將該第一部分及該第二部分隔開。
  20. 一種半導體裝置之製造方法，包含： 提供一基板； 形成一經摻雜III-V族層於該基板上； 形成一導體結構於該經摻雜III-V族層上；並 形成一金屬層，位於該導體結構及該經摻雜III-V族層之間。
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