CN106169470B - 具有形成于空腔之上的导电特征的装置及其对应的方法 - Google Patents

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Abstract

一种装置的实施例包括：半导体衬底；形成于第一衬底表面处的晶体管；形成于所述第一衬底表面之上且电耦合到所述晶体管的第一导电特征；以及仅覆盖第二衬底表面的一部分以限定第一无导体区的第二导电特征。与所述第一无导体区内的所述第一导电特征垂直对准的空腔延伸到所述半导体衬底中。电介质可安置于所述空腔内，且具有小于所述半导体衬底的介电常数的介电常数。一种用于形成所述装置的方法可包括：形成半导体衬底；在所述半导体衬底上形成晶体管；形成所述第一导电特征；形成所述第二导电特征；形成所述无导体区；形成所述空腔；以及用所述电介质填充所述空腔。

Description

具有形成于空腔之上的导电特征的装置及其对应的方法
技术领域
本文中所描述的标的物的实施例大体上涉及用于射频(RF)应用的装置。
背景技术
氮化镓(GaN)RF功率晶体管提供比其硅(Si)对应物高2到3倍的输出阻抗和功率密度。对于较低成本、高性能的RF应用，需要Si基GaN技术。然而，Si基GaN技术需要越来越薄的衬底(例如，50微米或更小)，以有效地耗散GaN晶体管中产生的热。同时，应用要求集成无源装置(IPD)和较高等级的集成以降低组合成本。较薄的衬底使无源组件(例如，电感器、传输线)的品质因子(Q)降低，并且进一步减小IPD中的传输线的特性阻抗。较低Q无源组件导致较高的整个系统损耗。另外，例如感应组件、偏置网络和分布式放大器以及其它者等许多应用需要高阻抗传输线。然而，较薄的Si衬底需要使传输线迹线较窄，以实现具有所要阻抗的传输线。较窄迹线限制Si基GaN加工技术的最大可实现阻抗。另外，电-迁移效应限制这些窄的高阻抗传输线的使用。此电-迁移限制可将这些传输线的载流能力限制在每毫米导体宽度2毫安与10毫安之间，这取决于所使用的金属和线的厚度。因此，功率高效和高性能设计需要较高Q无源组件，例如用于Si基GaN装置的电感器和较高阻抗传输线。
发明内容
本发明提供了半导体装置及形成半导体装置的方法。
附图说明
可结合以下图式考虑，通过参考详细描述和权利要求书导出标的物的较完整理解，图式中类似参考标号遍及各图指代相似元件。
图1为根据实施例的装置的俯视图。
图2为根据实施例的沿着线2-2的图1的装置的横截面图。
图3为根据实施例的沿着线3-3的图1的装置的横截面图。
图4为根据实施例的电子组合件的横截面图。
图5为在各种实施例中与图1到4的装置的电感器相关联的品质因子(Q)对频率与常规电感器的Q对频率相比较的图表。
图6为在各种实施例中与图1到4的装置的电感器相关联的电感对频率与常规电感器的电感对频率相比较的图表。
图7为在各种实施例中与图1到4的装置的传输线相关联的阻抗对导体宽度与常规传输线的阻抗对导体宽度相比较的图表。
图8为在各种实施例中图1到4的装置的传输线的Q对导体宽度与常规传输线的Q对导体宽度相比较的图表。
图9为根据实施例的制造图1的装置的方法的流程图。
图10到24显示根据实施例的用于形成图1的装置的一系列制造步骤的简化横截面图。
具体实施方式
以下详细描述本质上仅为说明性的，且并不希望限制标的物的实施例或此类实施例的应用和使用。本文中所使用的词语“示例性”和“例子”意味着“充当例子、实例或说明”。本文中描述为示例性或例子的任何实施方案未必应被解释为比其它实施方案优选或有利。此外，不希望受先前技术领域、背景技术或以下详细描述中呈现的任何所表达或暗示的理论的限定。
图1为根据实施例的示例性装置100的俯视图。在实施例中，装置100包括半导体衬底110、一个或多个晶体管120、一个或多个第一导电特征(例如，电感器130、传输线132和/或顶部互连结构134)、一个或多个第二导电特征140(例如，背垫金属140和/或背面接触件142)、一个或多个第一无导体区150和在第一无导体区160中的一个或多个下方且与对应第一导电特征130、132对准的一个或多个空腔160。如本文中所使用，“第一导电特征”是指形成于图2的顶部衬底表面219上或之上的导电结构，且“第二导电特征”是指形成于图2的底部衬底表面210上或之上的导电结构。
为了说明的清楚起见，尽管将在俯视图中隐藏背垫金属140和背面接触件142，但在图1的俯视图中将背垫金属140和背面接触件142描绘为具有以虚线限定的边界的交叉影线区。类似地，在俯视图中也将隐藏空腔160和贯穿晶片的通孔168，且因此也用虚线指示空腔160和贯穿晶片的通孔168的边界。此外，尽管装置100被示出为包括两个空腔160，但其它装置实施例可包括较多或较少空腔，和/或空腔可位于装置的不同于图1到4中所描绘的那些部分的部分中。应了解，装置100和其元件(例如晶体管120、第一及第二导电特征130、132、134、140和142、无导体区150、空腔160和贯穿晶片的通孔168)的布置和连接的描述为示例性的，且并不希望将本发明标的物的范围限于所说明的实施例。
在实施例中，且同样参考图2和3(其分别为沿着线2-2和3-3的图1的装置的横截面图)，半导体衬底110包括顶部衬底表面219和底部衬底表面210。半导体衬底110可包括硅、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)、蓝宝石、金刚石、氮化镓(GaN)、碳化硅(SiC)、玻璃、金属或其它适当金属、绝缘体或半导体中的一个。根据实施例，且如结合图2将进行更全面解释，半导体衬底110包括隔离区112，所述隔离区将可包含晶体管120的一个或多个有源区域114与其它附近有源区域分离，因此将个别晶体管120彼此隔离。如图11的描述和方法步骤1100中将进一步详述，可通过蚀刻或离子轰击半导体衬底110的顶部表面219的部分或其它合适技术形成隔离区112。
晶体管120为装置100中的首要有源组件。晶体管120包括第一及第二导电电极，其中导电电极由可变导电性通道在空间上和电学上分离。举例来说，晶体管120可包括一个或多个场效应晶体管，包括(但不限于)金属-氧化物半导体晶体管(MOSFET)、金属-半导体场效应晶体管(MESFET)、高电子迁移率晶体管(HEMT)、横向扩散金属-氧化物半导体晶体管(LDMOS)或其它合适的场效应晶体管(FET)或双极结型晶体管(BJT)。在FET实施例中，晶体管120可包括漏极(第一导电电极)、源极(第二导电元件)和栅极(控制电极)。在其它实施例中，晶体管120可包括双极结型晶体管(BJT)、异质结双极晶体管(HBT)或其它合适的双极晶体管。本文中表示为“漏极”、“源极”和“栅极”的描述不将本发明标的物限于FET，因为FET的漏极、源极和栅极类似于双极晶体管的集电极、发射极和基极。
根据实施例且在实施为FET时，晶体管120包括多个电极，所述电极包括漏极电极122(第一导电电极)、源极电极124(第二导电电极)和栅极电极126(控制电极)。漏极电极122和源极电极124形成于半导体衬底110之上在有源区114内。装置100还包括互连金属化物128或将漏极电极122、源极电极124和栅极电极126电耦合到在电耦合到晶体管120的电路中的电路节点的其它适当导体。
根据实施例，一个或多个电感器130和/或传输线132(第一导电特征)形成于半导体衬底110之上，且可电耦合到漏极电极122、源极电极124或栅极电极126中的至少一个。在实施例中，电感器130可包括矩形螺旋电感器或圆形螺旋电感器、曲折或蛇形电感器(未图示)或这些或其它类型的电感器的组合。根据实施例，第一导电特征还可包括传输线132。在实施例中，传输线132可包括，但不限于，微带传输线、带状传输线(未图示)、共平面波导(CPW)传输线(未图示)、具有有限接地平面的CPW传输线或其它平面合适传输线结构。结合术语“第一导电特征”130、132、134表示“电感器”、“传输线”和“顶部互连结构”的描述不仅仅将本发明标的物限于电感器、传输线和导电垫。应了解，在不脱离本发明标的物的情况下，在其它实施例中，“第一导电特征”可包括其它类型的导电和/或无源元件，包括但不限于，微波耦合器、分支线组合器、功率组合器、功率分配器、蓝基耦合器(Lange coupler)、高通滤波器、低通滤波器、带通滤波器、螺旋平衡-不平衡转换器、马昌德平衡-不平衡转换器(Marchand baluns)、阻抗变压器、无源匹配网络、天线、接合线或其它无源微波结构。例如电感器130和传输线132等导电特征可使用第一互连金属128电耦合到晶体管120。另外且根据实施例，可使用与电感器130和传输线132相同或不同的金属层形成顶部互连结构134以形成导电结构，例如但不限于，迹线、垫和用以将来自电感器130和/或传输线132的电信号电耦合到背垫金属140和背面接触件142(例如，使用贯穿晶片的通孔168)的其它特征。
在实施例中，本文中被称作背垫金属140和背面接触件142的“第二导电特征”耦合到底部衬底表面210，如图2中所示。应了解对表示“背垫金属”和“背面接触件”的“第二导电特征”的参考不限制本发明标的物，且在其它实施例(未图示)中，“第二导电特征”可包括其它导电结构，例如但不限于，电感器、耦合器、传输线、天线、平衡-不平衡转换器、接合线和耦合到底部衬底表面210的其它无源电或微波结构。
根据实施例，一个或多个第一无导体区150可形成于用以形成背垫金属140和背面接触件142的金属层内，且无导体区150可用以将这些导电结构彼此电隔离。如本文中所使用，术语“无导体区”的意思是缺乏任何导电材料(确切地说电耦合此区的相对侧的导电材料)的表面(例如，底部衬底表面210)上的区。在实施例中，第一无导体区150可与一个或多个第一导电特征(例如，如图2中所示的电感器130和/或如图3中所示的传输线132)对准(在图2和3中，在垂直方向上)。在其它实施例(未图示)中，第一无导体区150可用以将形成于底部衬底表面210之上的其它导电结构彼此电隔离，所述导电结构例如但不限于，电感器、耦合器、传输线、天线、平衡-不平衡转换器、接合线和经形成为第二导电特征的部分的其它无源电或微波结构。
在实施例中且如结合图2和3将更全面解释，一个或多个空腔160在垂直方向上与一个或多个第一无导体区150对准，其中每一空腔160从底部衬底表面210朝向顶部衬底表面219或到顶部衬底表面219延伸到半导体衬底110中。在一些实施例中，每一空腔160可与第一无导体区150自对准。而且，如图2和3中将更全面解释，每一空腔160可形成于一个或多个加工层下方，所述加工层上覆于半导体衬底110和/或半导体衬底110内的半导体层的顶部表面219上。在实施例中，每一空腔160可在垂直方向上与第一导电特征130、132对准且完全重叠。在其它实施例(未图示)中，空腔160可与第一导电特征130、132部分重叠。在实施例中且如将与图2和3相关联更详细描述，电介质166可安置于空腔160中的一些或全部的至少一部分内。根据实施例，一个或多个贯穿晶片的通孔168可用以将顶部互连结构134电耦合到背垫金属140或背面接触件142。
图2为沿着剪切线2-2的装置100的横截面图，其示出装置100的另外细节。根据实施例，如沿着剪切线2-2所见到，装置100包括半导体衬底110、晶体管120、第一导电特征或电感器130、第二导电特征或背垫金属140、第一无导体区150和空腔160。
半导体衬底110可包括顶部衬底表面219和底部衬底表面210、主衬底212、缓冲层214、沟道层216和势垒层218。在实施例中，主衬底212包括上表面213，且由碳化硅(SiC)形成。在其它实施例中，主衬底212可包括其它材料，例如蓝宝石、硅(Si)、氮化镓(GaN)、氮化铝(AlN)、金刚石、氮化硼(BN)、聚-SiC、绝缘体上硅、砷化镓(GaAs)、磷化铟(InP)和其它基本上绝缘或高电阻率材料。缓冲层214形成于主衬底212的上表面213上。缓冲层214可包括一个或多个第III-N族半导体层，且由主衬底212支撑。缓冲层214可为多层结构，其中缓冲层214的半导体层中的每一个可包括例如外延生长第III族氮化物外延层。构成缓冲层214的第III族氮化物外延生长层可包括例如氮(N)-极性(即N面)或镓(Ga)-极性(即Ga面)材料。在其它实施例中，可不外延生长缓冲层214的半导体层。在另外其它实施例中，缓冲层214的半导体层可包括Si、GaAs、InP或其它合适的材料。
缓冲层214可包括至少一个AlGaN混合晶体层，其具有由AlXGa1-XN表示的组成，其中铝摩尔分数X可取0与1之间的值。缓冲层214的总厚度(具有其所有层)可在约200埃与约100,000埃之间，但可使用其它厚度。界限X值0得到纯GaN，而值1得到纯氮化铝(AlN)。在实施例中，缓冲层214可包括由AlN组成的晶核区。晶核区在主衬底212与缓冲层214之间的接口处开始，且延伸约100埃到约2000埃到缓冲层214中。缓冲层214可包括形成于晶核区之上的额外AlXGa1-XN层。额外AlXGa1-XN层的厚度可在约100埃与约50,000埃之间，但可使用其它厚度。在实施例中，额外AlXGa1-XN层可被配置成GaN(X＝0)，其中并非有意掺杂(NID)AlXGa1- XN。或者，额外AlXGa1-XN层可被配置成一个或多个GaN层，其中一个或多个GaN层有意掺杂有掺杂剂，所述掺杂剂可包括铁(Fe)、铬(Cr)、碳(C)或使缓冲层214呈现为基本上绝缘或高电阻率的其它合适的掺杂剂。掺杂剂浓度可在约1017与1019cm-3之间，但可使用其它较高或较低浓度。额外AlXGa1-XN层可被配置成X＝0.01到0.10，其中AlXGa1XN为NID，或作为替代，其中AlXGa1-XN有意掺杂有Fe、Cr、C、这些的组合或其它合适的掺杂物质。在其它实施例中，额外层可被配置成超晶格，其中额外层包括一系列交替的NID或经掺杂AlXGa1-XN层，其中X的值取0与1之间的值。在另外其它实施例中，缓冲层214可包括一个或多个氮化铟镓(InGaN)层，其中组成表示为InYGa1-YN，其中Y(铟摩尔分数)可取0与1之间的值。InGaN层的厚度可在约10埃与约2000埃之间，但可使用其它厚度。
在实施例中，沟道层216形成于缓冲层214之上。沟道层216可包括一个或多个第III-N族半导体层，且由缓冲层214支撑。沟道层216可包括AlXGa1-XN层，其中X取0与1之间的值。在实施例中，沟道层216被配置为GaN(X＝0)，但可在不脱离本发明标的物的范围的情况下使用X的其它值。沟道层216的厚度可在约50埃与约10,000埃之间，但可使用其它厚度。沟道层216可为NID，或作为替代可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016与约1019cm-3之间，但可使用其它较高或较低浓度。在其它实施例中，沟道层216可包括NID或经掺杂InYGa1-YN，其中Y(铟摩尔分数)可取0与1之间的值。
根据实施例，势垒层218形成于沟道层216之上。势垒层218可包括一个或多个第III-N族半导体层，且由沟道层216支撑。与沟道层216相比，势垒层218可具有较大带隙和/或较大自发极化，且在势垒层218在沟道层216之上时，在沟道层216内在沟道层216与势垒层218之间的接口附近形成呈二维电子气(2-DEG)形式的通道217。另外，势垒层218与沟道层216之间的抗拉应变可导致将额外压电电荷引入到2-DEG和通道217中。势垒层218可为多层结构，其中势垒层218的第一层可包括至少一个NID AlXGa1-XN层，其中X取0与1之间的值。在一些实施例中，X可取0.1到0.35的值，但可使用X的其它值。势垒层218的第一层的厚度可在约50埃与约1000埃之间，但可使用其它厚度。势垒层218可为NID，或作为替代，可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016与1019cm-3之间，但可使用其它较高或较低浓度。在一些实施例中，可存在形成于沟道层216与势垒层218之间的额外AlN势垒间层(未图示)。AlN势垒间层可引入额外自发和压电极化，从而增加通道电荷且改进所得2-DEG的电子约束。在其它实施例中，势垒层218可包括表示为InYAl1-YN的一个或多个氮化铟铝(InAlN)层，其中Y(铟摩尔分数)可取约0.1与约0.2之间的值，但可使用Y的其它值。在使用InAlN以形成势垒层218的状况下，势垒层218的厚度可在约50埃与约2000埃之间，但可使用其它厚度。在使用InAlN以形成势垒层218的状况下，InAlN可为NID，或作为替代可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016cm-3与约1019cm-3之间，但可使用其它较高或较低浓度。
顶盖层(未图示)可形成于势垒层218之上。顶盖层呈现用于半导体衬底110的稳定表面，且用以保护顶部衬底表面219免于进行晶片处理所附带的化学和环境暴露。顶盖层可包括一个或多个第III-N族半导体层，且由势垒层218支撑。在实施例中，顶盖层包括GaN。顶盖层的厚度可在约5埃与约100埃之间，但可使用其它厚度。顶盖层可为NID，或作为替代可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016cm-3与1019cm-3之间，但可使用其它较高或较低浓度。
在不脱离本发明标的物的范围的情况下，应了解，用以形成半导体衬底110的层的材料和布置的选择为示例性的。在半导体衬底110中包括主衬底212、缓冲层214、沟道层216和势垒层218为示例性的，且各种层的功能和操作可组合，且可取决于用于任何特定实施例中的材料而改变。在使用N-极性材料(未图示)的其它实施例中，沟道层216可安置在势垒层218之上以在任选的GaN顶盖和控制电极126的正下方形成2-DEG和通道。其它另外实施例可包括由包括以下各项的材料形成的半导体层以形成半导体衬底110：GaAs、磷化铟(InP)、砷化铝镓(AlGaAs)、磷化铟镓(InGaP)、砷化铟镓(InGaAs)和砷化铝铟(AlInAs)。
根据实施例，一个或多个隔离区112可形成于半导体衬底110内以限定在顶部衬底表面219附近的有源区域114。可经由被配置成损坏外延和/或其它半导体层的植入程序形成隔离区112，以形成半导体衬底110的高电阻率半导体区222，使半导体衬底110呈现为高电阻率或高电阻率半导体区222中的半绝缘性，同时使晶体结构在有源区域114中是完整的。在其它实施例(未图示)中，隔离区112可通过以下操作形成：移除对应于隔离区112的区域中的半导体衬底110的外延和/或其它半导体层中的一个或多个，因此移除隔离区112中的通道217，使半导体衬底110的剩余层呈现为半绝缘的，且留下被高电阻率或半绝缘隔离区112包围的有源区域114“台面”。
如部分地结合图1的描述进行论述，晶体管120形成于半导体衬底110的顶部表面218之上。晶体管120可包括半导体衬底110内的有源区114、漏极电极122、源极电极124(导电电极)、栅极电极126、第一介电层220、第二介电层224和第一互连金属128。
在实施例中，第一介电层220可形成于有源区域114和隔离区112之上。根据实施例，且如稍后结合图11中所描绘的描述制造步骤1100的方法将描述，第一介电层220可包括一个或多个基本上绝缘的介电层。在实施例中，第一介电层220可包括氮化硅(SiN)、二氧化硅(SiO2)、氮氧化硅(SiON)、二氧化铪(HfO2)或其它绝缘材料。在其它实施例中，第一介电层220可包括导热材料，例如金刚石、聚-金刚石、AlN、BN、SiC或其它高热导率基本上绝缘或半绝缘材料。在实施例中，第一介电层220具有在约100埃到约3000埃的范围内的厚度值，但可使用其它厚度值，这取决于用以实现第一介电层220的材料的热导率。
在实施例中，例如源极电极124和漏极电极122等导电电极可形成于半导体衬底110之上且接触半导体衬底110，邻近于有源区域114中的栅极电极126。根据实施例，在第一介电层220中形成的开口中形成源极电极124和漏极电极122。
在实施例中，由与通道217的欧姆接触形成漏极电极122和源极电极124(导电电极)。如稍后将描述，在用于形成漏极电极122和源极电极124的方法的实施例中，如结合图13和14以及下文步骤1300和1400描绘和描述，根据实施例，低功函数材料可与金属堆叠中的高导电性材料和耐火势垒材料组合，以形成耦合到通道217的漏极电极122和源极电极124。根据实施例，漏极电极122和源极电极124可形成于顶部衬底表面219之上，且接触顶部衬底表面219。在其它实施例中，源极电极124和漏极电极122可在顶部衬底表面219下方凹入，且部分延伸到势垒层218中。在另外其它实施例中，Si、Ge或其它适当掺杂剂的离子植入可用以形成与通道217的欧姆接触。
在实施例中，栅极电极126(控制电极)形成于有源区114中的半导体衬底110之上。栅极电极126经由上表面219和势垒层218电耦合到通道217。栅极电极126上的电势的改变使势垒层218的准费米电平(quasi Fermi level)与沟道层216的准费米电平相比较发生位移，且由此调制半导体衬底110的在栅极电极126下方的的部分内的通道217中的电子浓度。在实施例中，栅极电极126被配置为肖特基栅极，且可使用肖特基材料层和导电金属层形成于顶部衬底表面219之上，且直接接触顶部衬底表面219。在实施例中，导电低应力金属沉积在肖特基材料层之上以形成栅极电极126。栅极电极126可具有如图所示的正方形横截面形状，或可在其它实施例中具有T形横截面，其中在半导体衬底110之上具有垂直杆，且在垂直杆之上具有较宽部分。在其它实施例中，栅极电极126可经由顶部衬底表面219凹入，且部分延伸到势垒层218中，从而增加栅极电极126经由势垒层218到通道217的电耦合。如稍后将描述，在用于形成栅极电极126的方法的实施例中，如图15中所描绘且结合下文步骤1500所描述，根据实施例，肖特基或其它合适的材料可与金属堆叠中的高导电材料组合，以形成电耦合到通道217的低损耗栅极电极的栅极电极126。在其它实施例中，栅极电极126可形成于栅极电介质或栅极氧化物之上，从而形成经由栅极电介质或栅极氧化层电耦合到通道117的金属-绝缘体-半导体(MIS)结或金属氧化物半导体(MOS)结。
在实施例中，第一互连金属128可电耦合到晶体管120。在实施例中，第一互连金属128可形成于顶部衬底表面219和第一介电层220之上，且电耦合到漏极电极122、源极电极124和/或栅极电极126中的一个或多个。第一互连金属128可包括粘附层和与粘附层接触的主要导电层。粘附层可选自钛(Ti)、钛钨(TiW)、Cr或其它合适的低应力材料中的一个或多个。粘附层的厚度可在约50埃与约1微米之间，但可使用其它厚度。导电层可选自金(Au)、铝(Al)、银(Ag)或铜(Cu)中的一个或多个。导电层的厚度可在约0.1与约20微米之间，但可使用其它厚度。
在实施例中，电感器130(第一导电特征)可电耦合到第一互连金属128，所述第一互连金属128电耦合到晶体管120。用以形成电感器130的金属化可包括安置在第一电介质220之上的粘附层和安置在粘附层之上的主要导电层。粘附层可选自Ti、TiW、Cr或其它合适的低应力材料中的一个或多个。粘附层的厚度可在约50埃与约1微米之间，但可使用其它厚度。导电层可选自Au、Al、Ag或Cu中的一个或多个。导电层的厚度可在约0.1与约20微米之间，但可使用其它厚度。应了解，电感器130(第一导电特征)相对于第一互连金属128的配置和布置为示例性的，且可根据装置100的特定设计重新布置。举例来说，在其它实施例中，电感器130可形成在第一互连金属128之下(即，在第一互连金属128与顶部衬底表面219之间)。在另外其它实施例中，可使用与第一互连金属128相同的金属化层形成电感器130。此外，尽管电感器130被示出为由单个金属层形成，但电感器的替代实施例可由多个金属层(例如，多个金属层中的多个线圈)形成，所述金属层与导电通孔互连。
在实施例中，背垫金属140和/或背面接触件142(第二导电特征)可包括接触底部衬底表面210的粘附层和接触粘附层的主要导电层。粘附层可选自Ti、TiW、Cr或其它合适的低应力材料中的一个或多个。粘附层的厚度可在约50埃与约2微米之间，但可使用其它厚度。导电层可选自Au、Al、Ag、Cu、这些的组合或其它导电材料中的一个或多个。导电层的厚度可在约0.1与约50微米之间，但可使用其它厚度。在实施例中，蚀刻背垫金属140和背面接触件142以暴露底部衬底表面210，且在被蚀刻区中形成第一无导体区150。
在实施例中，空腔160形成于半导体衬底110中，邻近于晶体管120(即，紧靠晶体管120但不在其下面)。根据实施例，空腔160由以下各者部分限定：内腔表面262，其具有限定空腔160的上表面的内腔尺寸263；腔壁264，其由下衬底表面210以腔壁角度265对向，限定空腔160的侧壁；以及无导体区150中的一个，其具有将空腔160的开口限定在下衬底表面210内的外腔尺寸267。内腔尺寸263可通过蚀刻到半导体衬底110中来限定，且可在约5微米与约1000微米之间，但可使用其它合适的尺寸。在实施例中，由腔壁264和下衬底表面210对向的腔壁角度265可在约80度与约150度之间。在其它实施例中，腔壁角度265可在约90度与约110度之间，但可使用其它角度。外腔尺寸267可通过蚀刻到半导体衬底110中来限定，且可在约5微米与约1000微米之间，但可使用其它合适的尺寸。由内腔尺寸263、腔壁角度265、外腔尺寸267和背垫金属140的厚度限定的空腔高度268可在约1与约50微米之间，但可使用其它合适的尺寸。在实施例中，空腔160可从底部衬底表面210垂直地延伸到主衬底212中。在一些实施例中，空腔160可在主衬底212的上表面213上终止，从而形成限定空腔160的垂直尺寸的凹入表面262。在其它实施例中，限定空腔160的垂直尺寸的凹入表面262可在半导体衬底110内的主衬底212之上的半导体层218、216、214中的一个内或上终止。在另外其它实施例中，空腔160可仅部分延伸穿过主衬底212到在上表面213下方的深度。在更多其它另外实施例中，空腔160可延伸穿过顶部衬底表面219，且可在第一介电层220或第二介电层224中终止。
在不脱离本发明标的物的范围的情况下，在其它实施例(未图示)中，空腔160可位于晶体管120的一部分之下。在这些实施例中，漏极122、源极124和/或栅极126的至少一部分充当上覆于空腔160之上且与空腔160对准的第一导电区。
在实施例中，电介质166可填充空腔160。在实施例中，电介质166具有比主衬底212的介电常数低的介电常数。举例来说，在实施例中，主衬底212的介电常数可在约9到约14的范围内，且电介质166的介电常数可在约1到约8的范围内。在替代实施例中，主衬底212和电介质166的介电常数可低于或高于上文给定的范围。根据实施例，术语“小于”在用以描述主衬底212和电介质166的介电常数之间的相对关系时，其意思是电介质166的介电常数约为主衬底212的介电常数的90％或更小，或电介质166的介电常数约为主衬底212的介电常数的50％或更小。
在实施例中，使用苯并环丁烯(BCB)、聚酰亚胺、环氧树脂、旋涂式玻璃、这些的组合或其它合适的介电材料中的一个或多个形成电介质166。在其它实施例中，电介质166为空气。在实施例中，电介质166填充在电介质表面167上终止的空腔160和无导体区150。在其它实施例中，电介质166部分填充空腔160和/或无导体区150。在这些实施例中，在背垫金属表面242的平面与电介质表面167之间可能留下空隙(未图示)，使空气成为空腔160和/或无导体区150的未填充部分中的电介质。
在实施例中，贯穿晶片的通孔168形成于半导体衬底110中，邻近于晶体管120。在实施例中，每一贯穿晶片的通孔168通过蚀刻主衬底212且上覆于隔离区112中的半导体层之上以暴露第一互连金属128和/或顶部互连结构134而形成。在其它实施例中，贯穿晶片的通孔168形成于半导体衬底110中，在晶体管120下方，且与漏极电极122或源极电极124垂直对准。在这些实施例中，每一贯穿晶片的通孔168通过蚀刻主衬底212且上覆于隔离区112中的半导体层之上以暴露漏极电极122、源极电极122、第一互连金属128和/或顶部互连结构134的至少一部分而形成。用以形成背垫金属140和/或背面接触件142的金属可用以填充或涂布贯穿晶片的通孔168内部的侧壁，且接触漏极电极122、源极电极124、第一互连金属128和/或顶部互连结构134，以提供漏极电极122、源极电极122、第一互连金属128、顶部互连结构134、背垫金属140和/或背面接触件142之间的电耦合。
图3为沿着图1的剪切线3-3的装置100的横截面图，其示出装置100的另外方面。更确切地说，图3示出根据实施例的具有传输线132的局部视图和顶部互连结构134与背面接触件142之间的导电连接的装置100的视图。在实施例中，传输线132在垂直方向上与空腔160对准。根据实施例，用电介质166填充空腔160。在实施例中，第一互连金属128和顶部互连结构134到背面接触件142的连接可使用贯穿晶片的通孔168使用形成背垫金属140和背面接触件142两者的金属层将背面接触件142电耦合到第一互连金属128和顶部互连结构134来实现。根据实施例，无导体区150将背面接触件142与背垫金属140电隔离。在实施例中，电介质166可填充空腔160内的无导体区150且填满隔离背垫金属140与背面接触件142的无导体区150。
图4为电子组合件400的横截面图，其示出根据实施例的本发明标的物的其它方面。在实施例中，电子组合件400可包括图1到3的装置100、一个或多个印刷电路板(PCB)410和凸缘420。在实施例中，装置100耦合到PCB 410。
在实施例中，PCB 410可包括一个或多个PCB介电区412、一个或多个PCB顶部导体414和一个或多个PCB底部导体416。在实施例中，PCB电介质412可包括，但不限于，聚四氟乙烯(PTFE)(随机玻璃或陶瓷)复合层合物、陶瓷、氧化铝、氧化铍(BEO)、这些的组合和/或其它合适的介电衬底。在实施例中，PCB顶部导体414可被图案化以容纳装置100的背面接触件142。举例来说，PCB顶部导体414可被图案化以形成PCB无导体区418，所述PCB无导体区418在垂直方向上与同电感器132垂直对准的空腔160之下的无导体区150对准。PCB顶部导体414可使用适当焊料或其它接合材料419接合到背面接触件142和/或背垫金属140。可将PCB410安装到合适的封装或模块(未图示)。
在实施例中，凸缘420可在使用焊料或其它接合材料419时接合到装置100的背垫金属140。在实施例中，在晶体管120的下方垂直地将凸缘420安装到背垫金属140，以提供允许热从晶体管120流经主衬底212到适当散热片或耦合到凸缘420的其它热储集器(未图示)中的热路径。
应了解，因为电感器130由用电介质166填充的下伏空腔160背衬，如图1到4中所示，所以与缺乏此下伏空腔的常规电感器相比，电感器130具有较高品质因子(Q)、较低电容和较高自谐振频率。同样，由包含电介质166的空腔160背衬的传输线132的特性阻抗高于缺乏下伏空腔的常规传输线。
电感器130和/或传输线132的Q增加，因为电介质166可包括绝缘材料(例如，BCB)，所述绝缘材料与Si(例如，10到5000欧姆-cm)相比较具有极高的电阻率(例如，105到1010欧姆-cm)。因此，与电感器130和/或传输线132相关联的电介质损耗和涡电流损耗下降，且电感器130和/或传输线132的Q增加。
图1到3的电感器130与空腔160下方的电压参考平面或接地平面之间的电容由于电介质166与主衬底212相比较较低的介电常数而减小。电压参考平面或接地平面可由装置100所安装到的封装或凸缘(例如，凸缘420)或由PCB 410的导体(例如，PCB顶部导体414或PCB底部导体416)在用于电子组合件(例如图4中的电子组合件)或其它电路(未图示)时提供。另外，电感器130的较低电容增加其自谐振频率。与没有空腔160的常规电感器相比较，较高自谐振频率增加电感器132的电势操作频率。同样，传输线132的较低电容也使其特性阻抗升高。传输线132的特性阻抗可由每单元长度电感除以每单元长度电容的比率的平方根来估算。使用空腔160内的电介质166的较低介电常数降低传输线132的每单元长度的电容使传输线132的特性阻抗升高。
为了说明较高Q和较低电容，图5和6描绘装置100的电感器132与常规电感器相比较的模拟特性。对于这些图表，假设主衬底为800欧姆-cm Si，且主衬底的厚度约为100微米。除了常规电感器之外，图4具有PCB 420的状况也进行了比较，且由540、640、740和840示出。对于420，PCB介电常数为3.48，PCB电介质的厚度约为500微米，且损耗角正切或耗散因子tanδ为0.0037。
图5为在各种实施例中与由空腔160背衬的图1到4的装置100的电感器130相关联的品质因子(Q)对频率与由主衬底212(例如，由4密耳厚800欧姆-cm高电阻率Si背衬的电感器)而不是空腔160背衬的常规电感器的品质因子(Q)对频率相比较的图表。迹线510描绘由Si背衬的常规螺旋电感器的Q对频率以及位于电感器的正下方在底部衬底表面处(例如，安装到凸缘)的电压参考平面，且示出在约4千兆赫(GHz)达成约18的峰值Q。相比之下地，迹线520示出在空腔(例如，空腔160)背衬螺旋电感器(例如，螺旋电感器130)，且将BCB用作空腔内的电介质(例如，电介质166)时，且在电压参考平面在下部背垫金属表面(例如，表面242)处的情况下，在约5GHz达成约21的峰值Q。迹线530示出在那些相同条件下将电介质改变为空气时稍高的Q(超过21)。与对应于迹线510的常规装置相比较，对应于迹线520和530的装置中的Q增加，因为BCB和空气两者皆具有低于Si衬底的损耗，并且还因为下伏于电感器的空腔(例如，空腔160)内的BCB或空气的较低介电常数使电压参考平面距电感器的电气距离较大。迹线540示出在厚度为20密耳的PCB材料下伏于用BCB作为电介质填充的空腔之下时，电感器(例如，电感器130)的峰值Q在约4.4GHz增加到24，如结合图4所描述的电子组合件400中。在此类实施例中，电压参考平面进一步移动而更远离电感器到PCB底部导体，因此进一步增加电感器与电压参考平面之间的电气距离。
图6为在各种实施例中与具有用电介质或空气填充的下伏空腔的电感器(例如，图1到4的装置100的电感器130)相关联的电感对频率与没有此下伏空腔的常规电感器的电感对频率相比较的图表。迹线610示出结合上文图5所描述的相同常规螺旋电感器的电感对频率。此迹线示出常规电感器具有约处于8.5GHz的自谐振点612。迹线620示出装置的电感器(例如，电感器130)的电感对频率，所述电感器包括用BCB作为电介质填充的下伏空腔。在此类实施例中，自谐振点622约处于9.5GHz。迹线630示出装置的电感器的电感对频率，所述电感器具有包括空气作为空腔内部的电介质的下伏空腔。在此类实施例中，自谐振点632约处于10GHz。迹线640示出在厚度为20密耳的PCB材料替代金属来背衬用BCB作为电介质填充的空腔时的电感对频率，如在结合图4所描述的电子组合件400中。在此类实施例中，自谐振642在约9GHz处发生。
图7和图8示出具有空腔160的图1到4的背衬传输线132的效果。图7为在各种实施例中与传输线(例如，图1到4的装置100的传输线132)相关联的阻抗对导体宽度与常规传输线的阻抗对导体宽度相比较的图表。在本文中，常规传输线是指由用以实现主衬底的相同材料背衬的传输线。对应于常规传输线的迹线710示出此常规传输线的阻抗在10微米导体宽度下约为90欧，且在100微米导体宽度下低到约45欧。相比之下，表示由用BCB作为电介质填充的空腔背衬的传输线(例如，传输线132)的阻抗对导体宽度的迹线720指示此传输线在10微米导体宽度下具有约140欧的阻抗，且在100微米导体宽度下约为76欧。同样，表示由用空气填充的空腔背衬的传输线(例如，传输线132)的阻抗对导体宽度的迹线730在10微米导体宽度下具有约170欧的阻抗，且在100微米的导体宽度下具有约97欧的阻抗。在这些前述状况中的每一个中，假设传输线的电压参考平面在下部背垫金属表面(例如，表面242)处。相比之下，迹线740表示在厚度为20密耳的PCB材料替代金属来背衬用BCB作为电介质填充的空腔时的传输线(例如，传输线132)的阻抗对导体宽度，如在结合图4所描述的电子组合件400中。迹线740示出传输线的阻抗在10微米宽导体下约为198欧，且阻抗在100微米宽导体下约为135欧。因此在与迹线720、730和740相关联的实施例中的每一个中，传输线阻抗的范围介于比没有空腔且由主衬底背衬的常规传输线高超过50％到超过100％之间。
图8为在各种实施例中传输线(例如，图1到4的装置100的传输线132)的Q对导体宽度与常规传输线的Q对导体宽度相比较的图表。迹线810示出常规传输线的Q在10微米导体宽度下约为8，且在100微米导体宽度下约为13。相比之下，表示由用BCB作为电介质填充的空腔背衬的传输线的Q的迹线820示出传输线在10微米导体宽度下具有约14的Q，且在100微米导体宽度下具有约44的Q。同样，表示由用空气填充的空腔背衬的传输线的Q对导体宽度的迹线730示出传输线在10微米导体宽度下具有约12的Q，且在100微米的导体宽度下具有约43的Q。在这些前述状况中的每一个中，假设传输线的电压参考平面为下部背垫金属表面(例如，表面242)的平面中的导体。迹线840表示在厚度为20密耳的PCB材料替代金属来背衬用BCB作为电介质填充的空腔时传输线(例如，传输线132)的Q对导体宽度，如在结合图4所描述的电子组合件400中。迹线740示出传输线的Q在10微米宽导体下约为16，且Q在100微米宽导体下约为67。因此在与迹线820、830和840相关联的实施例中的每一个中，传输线Q的范围介于比没有空腔且由主衬底背衬的常规传输线高超过100％到超过500％之间。
图9为描绘根据实施例的制造装置(例如，装置100)的方法的简化流程图。在框910中，如结合图10和步骤1000将详细描述，形成半导体衬底(例如，衬底110)。在框920中，如将在图11到17和步骤1100到1700中描述，形成晶体管(例如，晶体管120)。在框930中，如将在图18和步骤1800中描述，形成一个或多个第一导电特征(例如，电感器130和/或传输线132)。在框940中，如将在图19和步骤1900中描述，形成一个或多个第二导电特征(例如，背垫金属140和背面接触件142)。在框950中，如将在图20和步骤2000中描述，形成一个或多个无导体区(例如，区150)。在框960中，如将在图21到23和步骤2100到2300中描述，形成且用电介质(例如，电介质166)填充一个或多个空腔(例如，空腔160)。
图10到24显示根据实施例的用于形成图1的装置100的一系列制造步骤1000到2400的简化横截面图。首先参看图10，根据实施例，方法的步骤1000包括形成半导体衬底110，且接着在顶部衬底表面219之上沉积第一介电层220。在实施例中，形成半导体衬底110包括提供主衬底212和在主衬底212之上及其顶部沉积缓冲层214、沟道层216、势垒层218和顶盖层(未图示)，以形成半导体衬底110。主衬底212可包括Si、蓝宝石、SiC、GaN、AlN、金刚石、聚-SiC、绝缘体上Si、GaAs、InP或其它合适的材料。根据实施例，缓冲层214可沉积在主衬底212的上表面213上或之上。缓冲层214可包括GaN、AlGaN、InGaN、这些的组合或其它合适的材料中的一个。根据实施例，沟道层216可沉积在缓冲层214的上表面上或之上。沟道层216可包括GaN、AlGaN、InGaN、这些的组合或其它合适的材料中的一个。根据实施例，势垒层218可沉积在沟道层216上或之上。势垒层218可包括AlGaN、InAlN、这些的组合或其它合适的材料中的一个。根据实施例，顶盖层(未图示)可沉积在势垒层218上或之上。顶盖层可包括GaN或其它合适的材料。缓冲层214、沟道层216、势垒层218和顶盖层中的每一个可使用以下各者中的一个生长在主衬底212的上表面213之上：金属-有机化学气相沉积(MOCVD)、分子束外延法(MBE)、氢化物-气相外延法(HVPE)或这些技术的组合，但可使用其它合适的技术。
根据实施例，所述方法进一步包括在顶部衬底表面219之上沉积第一介电层220。在实施例中，第一介电层220可包括以下各者中的一层或多层：氮化硅、SiO2、HfO2、Al2O3、金刚石、聚-金刚石、AlN、BN、SiC、这些的组合或其它绝缘材料。用以形成第一介电层220的层的总厚度可在厚度约100埃与约10,000埃之间，但可使用其它厚度值。在实施例中，第一介电层220可通过在半导体衬底110之上沉积Al2O3并接触半导体衬底110且接着在Al2O3层之上沉积SiN而形成。在另一实施例中，第一介电层220可通过在半导体衬底110之上沉积Al2O3或SiN或这些的组合并接触半导体衬底110且接着在Al2O3层之上沉积金刚石、AlN或另一合适的基本上绝缘材料而形成。第一介电层220可使用以下各者进行沉积：低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、溅射、物理气相沉积(PVD)、原子层沉积(ALD)、催化化学气相沉积(Cat-CVD)、热丝化学气相沉积(HWCVD)、电子-回旋谐振(ECR)CVD、电感耦合等离子体(ICP)CVD、这些的组合或其它合适的介电沉积技术。结果形成结构1001。
现参看图11和步骤1100，制造装置100的方法进一步包括在图10的结构1001之上分配光致抗蚀剂层1110，图案化抗蚀剂层1110，且接着经由抗蚀剂层1110中形成的开口1120将离子物质植入到第一介电层220中和半导体衬底110中，以形成隔离区112，所述隔离区112限定有源区域114。根据实施例，光致抗蚀剂层1110可包括厚度范围介于约0.2微米到约10微米之间的光致抗蚀剂的一层或多层，但也可使用具有其它厚度的电子束抗蚀剂或其它合适的图案化材料。图案化抗蚀剂层1110可包括在光致抗蚀剂层1110之上涂覆掩模，使光致抗蚀剂层1110的未遮蔽部分暴露于适当剂量的光子或电子束辐射，且接着通过适当显影剂显影光致抗蚀剂层1110。
根据实施例，隔离区112可通过以下操作形成：以足以驱动物质穿过介电层220且到势垒层218、沟道层216和缓冲层214中的能量植入离子物质，因此损坏这些层的晶格，破坏隔离区112内的通道217，且形成半导体衬底110内的高电阻率半导体区222。根据实施例，N、硼(B)、氦(He)、氢(H)或这些的组合中的一个或其它合适离子物质中的一个或组合可经由光致抗蚀剂层1110中的开口1120植入以在半导体衬底110的上表面219下方形成高电阻率半导体区222。高电阻率半导体区222的深度取决于第一介电层220、势垒层218、沟道层216和缓冲层214的厚度以及植入到半导体衬底110中的离子物质的加速电势和质量。植入物质的存在以及半导体衬底110内的晶格内所造成的损坏两者皆使受影响的高电阻率区222为半绝缘的，因此形成隔离区112。结果形成结构1101。有源区域114中包括受抗蚀剂层1110保护的剩余区域，所述剩余区域不暴露于离子植入、蚀刻或以其它方式呈现为高电阻率或被移除。在形成隔离区112之后使用适当溶剂(未图示)从结构1101移除抗蚀剂层1110。
在其它实施例(未图示)中，通过在隔离区112内移除(例如，蚀刻)介电层220、势垒层218、沟道层216和缓冲层214以在隔离区112内移除通道217而形成隔离区112。在这些实施例中，使用蚀刻隔离，上覆于主衬底212之上的包括势垒层218、沟道层216和缓冲层214的半导体层的蚀刻可在这些层中的一个内终止。或者，蚀刻可在主衬底212的上表面213上终止，或可延伸到上表面213下方的主衬底212中。在一些实施例中，可结合离子植入使用蚀刻以形成隔离区112。在其它实施例中，由经由蚀刻进行的隔离形成的上部蚀刻表面可充当图2中所参考的内腔表面262。
现参看图12到14和步骤1200到1400，制造装置100的方法进一步包括形成图2的漏极电极122和源极电极124。根据实施例，图12和步骤1200描绘且描述形成用于形成图1到3的源极电极124和漏极电极122的开口1220。在实施例中，通过在图11的结构1101之上分配抗蚀剂层1210和图案化抗蚀剂层1210来形成抗蚀剂层1210中的开口1220。根据实施例，抗蚀剂层1210可包括厚度的范围介于约0.5微米到约10微米之间的光致抗蚀剂的一层或多层，但可使用具有其它厚度的电子束抗蚀剂或其它合适的图案化材料。图案化抗蚀剂层1210以形成开口1220可包括在抗蚀剂层1210之上涂覆掩模，使抗蚀剂层1210的未遮蔽部分暴露于适当剂量的光子和/或电子束辐射，且接着通过适当显影剂显影抗蚀剂层1210。在实施例中，开口1220可使用对准标记或使用也与隔离区112对准的单独对准标记电平(未图示)形成的其它适当手段与隔离区112对准。在其它实施例中，步骤1200可为方法中的第一步骤，不需要与先前加工层对准。在实施例中，“剥离构型”用以形成开口1220内的侧壁1230的构型，以使得开口1220在开口1220的底部在半导体衬底110的上表面219附近比抗蚀剂上表面1240处稍大。剥离构型确保金属的后续沉积将不会形成沉积在抗蚀剂层1210的上表面1240之上的金属与沉积在半导体衬底110之上且接触半导体衬底110的开口1220内的金属之间的金属连接桥。等离子体除渣工艺可用以从开口1220内的第一介电层220的暴露上表面移除未显影的抗蚀剂材料(未图示)的残余痕迹。
在实施例中，蚀刻工艺用以移除介电层220(在开口1220内)的部分，因此暴露开口1220内的顶部衬底表面219。在实施例中，使用适当干式或湿式蚀刻技术或两者的组合移除第一介电层220。在实施例中，干式蚀刻第一介电层220以暴露顶部衬底表面219的一部分可包括反应性离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、电子-回旋谐振(ECR)蚀刻或这些技术的组合，但可使用其它合适的技术。可使用合适的基于氟(F)的干式蚀刻化学物质，例如六氟化硫(SF6)、六氟化碳(C2F6)、四氟化碳(CF4)或其它合适的干式蚀刻化学物质。干式蚀刻化学物质可补充有氩气(Ar)或氧气(O2)或这些的组合或其它合适气体，以防止在蚀刻第一介电层220时在开口1220内形成聚合物。第一介电层220的湿式蚀刻可使用氢氟酸(HF)、稀释HF、缓冲氧化蚀刻(BOE)、热磷酸(H3PO4)或其它合适的湿式化学反应技术实现。在实施例中，在第一介电层220包括沉积在Al2O3层之上的SiN层时，可使用基于F的干式蚀刻(例如RIE、ICP或ECR)蚀刻第一介电层220以移除SiN层，接着进行BOE湿式蚀刻以移除Al2O3层，暴露下伏于开口1220之下的顶部衬底表面219的部分。在其它实施例中，在CVD金刚石层或其它绝缘热导体沉积在半导体衬底110的正上方且接触半导体衬底110或者在较低热导率绝缘层(例如Al2O3、SiN或这些的组合或其它合适层中的一个)之上时，O2等离子体可用以蚀刻CVD金刚石层。合适的湿式蚀刻或干式蚀刻化学物质可用以移除底层(例如，Al2O3或SiN)层。结果形成结构1201。
图13描绘在根据实施例的步骤1300中沉积欧姆金属层1310以形成接触件1320。在实施例中，欧姆金属层1310沉积在抗蚀剂层1210的上表面1240之上并接触抗蚀剂层1210的上表面1240，且沉积到图12的结构1201的开口1220中，接触半导体衬底110的上表面219的暴露部分。在实施例中，欧姆金属层1310可包括金属的多层堆叠，包括钛(Ti)、Al、钼(Mo)和Au(从下往上)的金属层，但可使用其它合适材料。在实施例中，Ti层的厚度的范围可从约50到约500埃，Al层的厚度的范围可从约500到约5000埃，Mo层的厚度的范围可从约500到约1000埃，且Au层的厚度的范围可从约500到约1000埃，但每一层可使用其它厚度范围。在一些实施例中，Ti、Al、Mo或Au层中的一个或多个可被省略或用其它合适材料替代。在实施例中，金属的多层堆叠可通过蒸发、溅射、PVD、ALD或其它合适的沉积技术进行沉积。在实施例中，不在开口1220内的欧姆金属层1310的过剩区可通过将晶片浸没于溶剂中使用“剥离”技术移除，所述溶剂经由抗蚀剂层1210中的侧壁1230(和/或未图示的其它侧壁)穿透抗蚀剂层1210。这使得与抗蚀剂层1310的上表面1340接触但不与半导体衬底110直接接触的欧姆金属层1310被冲掉。接触件1320(或与半导体衬底110直接接触的欧姆金属层1310的部分)保留在半导体衬底110的上表面上。在其它实施例中，此项技术中已知的其它技术(例如蚀刻)可用以图案化接触件1320。结果形成结构1301。
如图14和步骤1400中所描绘，根据实施例，方法进一步包括将图13的结构1301的接触件1320退火以形成漏极电极122和源极电极124。在实施例中，将接触件1320退火包括将图13的结构1301(在移除抗蚀剂层1210之后)装载到快速热退火(RTA)系统或热锅炉中，且在存在合适环境气体或混合物的情况下将半导体衬底110和接触件1320的温度抬升到适当温度。在实施例中，RTA系统可用以在约500与约900摄氏度(℃)之间的温度下将接触件1320退火持续15到120秒以形成漏极电极122和源极电极124，但可使用其它合适的温度和时间。在实施例中，RTA系统可使用氮气(N2)、氧气(O2)或形成气体环境中的一个，但可使用这些的组合或其它合适的环境气体。在实施例中，优化时间、温度和环境气体以在漏极电极122与通道217之间和源极电极124与通道217之间形成欧姆接触。源极电极124或漏极电极122与通道217之间的欧姆接触电阻可在约0.05与约1.00欧姆-mm之间，但可使用其它接触电阻值。结果形成结构1401。
现参看图15和步骤1500，制造装置100的方法进一步包括根据实施例形成栅极电极126。在实施例中，形成栅极电极126包括涂覆和图案化抗蚀剂层到图14的结构1401，且蚀刻第一介电层220，这类似于图12和步骤1200中所描述的步骤。实施例进一步包括沉积栅极金属且剥离栅极金属，这类似于图13和步骤1300中所描述的步骤。
在实施例中，图案化光致抗蚀剂或电子束抗蚀剂以在抗蚀剂中形成开口，其方式类似于针对图12和步骤1200所给出的描述。根据实施例，使用抗蚀剂层中形成的开口，可蚀刻第一介电层220以形成栅极接触开口，因此暴露顶部衬底表面219的一部分。在实施例中，栅极金属的一层或多层接着可沉积在抗蚀剂中的开口之上，以在顶部衬底表面219之上形成栅极电极126。沉积栅极金属以形成栅极电极126可包括沉积包括一个或多个金属层和/或其它合适材料的多层堆叠。用以形成栅极电极126的多堆叠内的第一层可包括钛(Ti)、镍(Ni)、铂(Pt)、铜(Cu)、钯(Pd)、铬(Cr)、钨(W)、铱(Ir)、硅化镍(NiXSiY)、多晶硅或其它合适材料。第一层的厚度可在约30与约2,000埃之间，但可使用其它厚度值。根据实施例，充当导电层的一层或多层可沉积在第一层之上以形成栅极电极126。导电层可包括Au、Ag、Al、Cu、Ti或其它大体上导电材料。导电层的厚度可在约50与约20,000埃之间，但可使用其它厚度值。视情况可将一个或多个势垒金属层放置在第一层与导电层之间，其中势垒金属层可包括例如Ni、Pt、Cu、Pd、Cr、W、Ir、NiXSiY或充当接触半导体衬底110的第一层的部分与导电层之间的势垒的其它大体上折射材料等材料。势垒金属层的厚度可在约50与约10,000埃之间，但可使用其它厚度值。在实施例中，用以形成栅极电极126的各种层可通过蒸发、溅射、PVD、ALD或其它合适的沉积技术进行沉积。
在实施例中，退火可用以使栅极电极126稳定，这类似于图14和步骤1400的结构1401的源极电极124和漏极电极122的退火。将栅极电极126退火包括将具有栅极电极126的半导体衬底110放到RTA或热锅炉中，在存在合适的环境气体或混合物的情况下将半导体衬底110和栅极电极126的温度抬升到适当温度。在实施例中，RTA系统可用以在约200℃与约600℃之间的温度下将栅极电极126退火持续15秒到约2小时，但可使用其它合适的温度和时间。在实施例中，RTA系统可使用N2、O2、空气或形成气体环境中的一个，但可使用这些的组合或其它合适的环境。在实施例中，优化时间、温度和环境气体以使栅极电极126稳定。结果形成结构1501。
应了解，在不脱离本发明标的物的范围的情况下，其它方法可用以形成栅极电极126。在用于制造这些其它实施例(未图示)的方法中，栅极电极126可通过以下操作形成：图案化第一抗蚀剂层以形成开口，蚀刻第一电介质220以形成使顶部衬底表面219暴露的开口，且接着移除第一抗蚀剂层。在此实施例中，形成栅极电极126接着包括图案化在第一介电层220中形成的开口之上对准的第二抗蚀剂层中的开口以暴露顶部衬底表面219。第二抗蚀剂层中的开口可小于或大于第一介电层220中的开口。在其它实施例中，栅极金属可安置在例如SiO2、HfO2、Al2O3或类似材料等栅极电介质之上。根据实施例，栅极电介质可沉积在顶部衬底表面219之上和上方。在另外其它实施例中，栅极电极126可使用栅极金属形成，所述栅极金属沉积在半导体衬底110之上，且接着通过图案化光致抗蚀剂且接着蚀刻栅极金属来限定。在选择用以形成栅极电极126的无论哪个实施例或方法中，接着可使用结合图15中所示的栅极电极126的形成所描述的方法沉积栅极金属。
现参看图16和步骤1600，根据实施例，制造装置100的方法进一步包括在图15的结构1501的漏极电极122、源极电极124和第一电介质220之上沉积和图案化第一互连金属128。在实施例中，图案化第一互连金属128可通过以下步骤来实现：类似于图10的步骤1000(在移除抗蚀剂1100之后)涂覆和图案化抗蚀剂层(未图示)，沉积第一互连金属128和类似于图12中的步骤1200移除抗蚀剂层且在剥离配置中上覆于第一互连金属128之上。在实施例中，第一互连金属128可通过类似于用于形成接触件1320的图13中的步骤1300的描述的金属层和沉积技术来形成。在实施例中，通过将一个或多个粘附和导电金属层沉积到开口(未图示)中而形成第一互连金属128，所述开口被图案化到涂覆于部分形成的装置上的抗蚀剂层中，如上文所描述。在实施例中，可首先沉积粘附层，接着沉积导电层。在实施例中，可在相同沉积步骤中沉积粘附和导电层。粘附层可包括Ti、Ni、Cr或其它合适的粘附层材料中的一个。粘附层的厚度可在约50与约2,000埃之间，但可使用其它厚度值。导电层可包括Cu、Au、Al或Ag，但可使用其它合适的材料。导电层的厚度可在约200与约40,000埃之间，但可使用其它厚度值。根据实施例，用以形成第一互连金属128的粘附层和导电层可沉积在漏极电极122和源极电极124或栅极电极126之上，且接触漏极电极122和源极电极124或栅极电极126。在实施例中，也可沉积第一互连金属128以电接触电感器130、传输线132和/或第一导电特征中的其它特征。在实施例中，粘附层和导电层可通过溅射、蒸发或电镀而形成。
在实施例中，在涂覆和图案化抗蚀剂层并沉积第一互连金属128之后，使用类似于结合图13中的步骤1300描述的那些溶剂的溶剂移除抗蚀剂层和沉积在抗蚀剂层之上且不包括接触电极122、124、126和衬底110的第一互连金属128的部分的金属。在其它实施例中，第一互连金属128可通过沉积粘附层和导电层而形成，所述粘附层和导电层接着通过合适的干式或湿式化学蚀刻技术来图案化。结果形成结构1601。
如图17和步骤1701中所描绘，根据实施例，用于制造装置100的方法包括在图16的结构1601的半导体衬底110、漏极电极122、源极电极124、栅极电极126、第一互连金属128和第一介电层220之上沉积第二介电层224。在实施例中，第二介电层224可包括氮化硅、SiO2、HfO2、金刚石、聚-金刚石、AlN、BN、SiC或这些的组合或其它绝缘材料中的一个。用以形成第二介电层224的层的总厚度可在厚度约100埃与厚度约10,000埃之间，但可使用其它厚度值。可使用以下各者来沉积第二介电层224：低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、溅射、物理气相沉积(PVD)、原子层沉积(ALD)、催化化学气相沉积(Cat-CVD)、热丝化学气相沉积(HWCVD)、电子-回旋谐振(ECR)CVD、电感耦合等离子体(ICP)CVD、这些的组合或其它合适的介电沉积技术。在不脱离本发明标的物的范围的情况下，可使用额外加工步骤(未图示)来沉积用于栅极电极126、第一互连金属128与可电耦合到装置100的其它电路之间的额外连接的额外金属层。
在实施例中，类似于图12的额外加工步骤，步骤1200可用以形成第二介电开口1710。在实施例中，第二介电层224可通过以下操作来图案化：将抗蚀剂层(未图示)放置在第二介电层224之上，以及图案化抗蚀剂层以在接触漏极电极122和源极电极124的第一互连金属电极128之上形成到第二介电层224的部分的开口(例如，使用类似于抗蚀剂层1210的图案化的技术来形成图12和步骤1200中所描绘的开口1220)。接着可使用类似于如图12和步骤1200中所描绘的第一电介质124的蚀刻的技术经由开口蚀刻第二介电层224。结果形成结构1701。
如图18中所描绘，根据实施例，步骤1800包括在图17的结构1701的第一互连金属128之上形成一个或多个第一导电特征，所述第一导电特征可包括电感器130、传输线132和顶部互连结构134。更具体地说，在实施例中，可形成至少一些第一导电特征以直接接触耦合到漏极电极122、源极电极124和栅极电极126的第一互连金属128的部分。在其它实施例(未图示)中，一个或多个导电特征可形成在第二介电层224的一部分之上，以提供金属-绝缘体-金属(MIM)电容器的顶部电极。
在实施例中，例如电感器130、传输线132和顶部互连结构134等第一导电特征可通过沉积Ti、Ni或Cr的粘附层和接着Cu、Au、Al的第二导电层而形成于第一电介质220和/或第二介电层224之上，但可使用其它合适的材料。粘附层的厚度可在约100与约2,000埃之间，但可使用其它厚度值。导电层可包括Cu、Au、Al或Ag，但可使用其它合适的材料。导电层的厚度可在约1000与约100,000埃之间，但可使用其它厚度值。例如电感器130、传输线132和顶部互连结构134等第一导电特征可通过溅射、蒸发、电镀或其它合适的技术而形成。在实施例中，形成第一导电特征130、132和134可通过电镀实现，但可使用例如剥离等其它技术。在其它实施例中，可使用覆盖膜沉积第一导电特征130、132和134，接着通过此项技术中已知的合适的干式或湿式化学蚀刻技术图案化所述覆盖膜。结果形成结构1801。
在一些实施例中，也可使用用于沉积和图案化一个或多个额外介电层以用于防潮和化学保护的额外加工步骤。额外介电层可包括氮化硅(Si3N4)、二氧化硅(SiO2)、氧化铝(Al2O3)、这些的组合或其它合适的绝缘介电层中的一个。额外介电层可具有在约100与约20,000埃之间的总厚度，但可使用其它厚度值。可使用PECVD、ALD、ICP、ECR、Cat-CVD、HWCVD、溅射或其它合适的沉积技术来形成额外介电层。
现参看图19和步骤1900，制造装置100的方法包括在半导体衬底110内形成贯穿晶片的通孔168。在实施例中，图18的结构1801被翻转，且通过粘附层1910安装到载体衬底1920。在实施例中，半导体衬底110接着使用常规研磨、研光和/或抛光技术变薄为最终衬底厚度1930，所述最终衬底厚度使底部衬底表面210暴露。在实施例中，半导体衬底110的最终衬底厚度1930可在约10与约500微米之间，但可使用其它厚度。根据实施例，接着将合适的遮蔽材料(未图示)涂覆到底部衬底表面210。遮蔽材料可包括Al、Ni、Cr、光致抗蚀剂、氧化铟锡(ITO)或其它合适的材料。在实施例中，在遮蔽材料中形成一个或多个开口(未图示)。
在实施例中，在蚀刻用于半导体衬底110中的贯穿晶片的通孔168的开口之后移除遮蔽材料。在实施例中，使用第一粘附层和上覆于第一粘附层的第二导电层将背垫金属层1960沉积在底部衬底表面210之上，所述第一粘附层接触下表面210和贯穿晶片的通孔侧壁280以及贯穿晶片的通孔168的凹入表面282。在实施例中，粘附层可选自Ti、Ni、Cr、Ti-W、Au、Cu、Al、这些的组合或粘附于半导体衬底110的其它材料。在实施例中，可使用溅射、蒸发、电镀或其它合适的技术中的一个或多个将粘附层沉积在底部衬底表面210之上。在实施例中，导电层可选自Au、Pd、Cu、Al、锡(Sn)、Au-Sn共晶、这些的组合或粘附于粘附层且具有足够电导率、热导率和焊料湿润性质的其它材料中的一个。在实施例中，可使用溅射、蒸发、电镀、无电镀敷或其它合适的技术中的一个或多个来沉积导电层。在一些实施例中，可在粘附层与导电层之间插入势垒层以防止涂覆于背垫金属层1960的焊料消耗粘附层。势垒层可包括钒(V)、Ti、Ni或其它合适的材料中的一个。可通过溅射、蒸发、电镀或其它合适的技术沉积势垒层。
在实施例中，通过使用等离子体蚀刻技术蚀刻半导体衬底110来形成贯穿晶片的通孔168。在完成蚀刻时，贯穿晶片的通孔168从底部衬底表面210延伸，且在第一互连金属底部表面1940上终止。在其它实施例(未图示)中，贯穿晶片的通孔168可在顶部互连结构底部表面1950上终止。在实施例中，等离子体蚀刻技术可用以在半导体衬底110中形成贯穿晶片的通孔168。这些技术可包括反应性离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、电子-回旋谐振(ECR)蚀刻或这些技术的组合，但可使用其它合适的技术。针对等离子体蚀刻技术选定的化学物质主要取决于包括主衬底212和可上覆于主衬底212之上的半导体层的材料。在实施例中，主衬底212包括基于Si和F的蚀刻化学物质，例如SF6、C2F6、CF4、这些的组合，或可使用其它合适的化学物质来蚀刻主衬底212。对于包括高电阻率半导体层222中的GaN的实施例，可使用基于Cl的蚀刻化学物质，例如Cl、BCl3、这些的组合或其它合适的化学物质。对于基于F和基于Cl的蚀刻两者，可添加O2或Ar或其它合适的气体以防止在蚀刻期间形成聚合物。结果形成结构1901。
现参看图20和步骤2000，制造装置100的方法包括图案化背垫金属层1960以在图19的结构1901的底部衬底表面210之上形成背垫金属140和背面接触件142(第二导电特征)。根据实施例，将背面遮蔽层2010安置在背垫金属层1960的表面242之上。使用本领域的技术人员所熟悉的适当光刻和/或蚀刻技术图案化背面遮蔽材料2010。接着经由遮蔽层2010中的开口将开口150蚀刻到背垫金属层1960中，因此形成背垫金属140和背面接触件142。经由背垫金属层1960中的开口150暴露衬底底部表面210。结果形成结构2001。
现参看图21和步骤2100，制造装置100的方法包括移除背面遮蔽材料2010，图案化空腔遮蔽层2110，以及蚀刻空腔开口2120。在实施例中，将空腔遮蔽层2110安置在底部背垫金属层表面242之上和图20的结构2001的第一无导体区150内部的衬底表面210之上。在实施例中且类似于如结合图19和步骤1900所论述的贯穿晶片的通孔168的形成，空腔遮蔽层2110可包括Al、Ni、Cr、光致抗蚀剂、氧化铟锡(ITO)或其它合适的材料。在实施例中，等离子体蚀刻技术可用以在半导体衬底110中形成空腔开口2120。这些技术可包括反应性离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、电子-回旋谐振(ECR)蚀刻或这些技术的组合，但可使用其它合适的技术。针对等离子体蚀刻技术选定的化学物质主要取决于包括主衬底212和可上覆于主衬底212之上的半导体层的材料。在实施例中，用以蚀刻主衬底212的材料包括基于Si和F的蚀刻化学物质，例如SF6、C2F6、CF4、这些的组合或其它合适的化学物质。对于包括高电阻率半导体层222中的GaN的实施例，可使用基于Cl的蚀刻化学物质，例如Cl、BCl3、这些的组合或其它合适的化学物质，因为GaN高电阻率半导体层222充当此些蚀刻化学物质的蚀刻终止层。对于基于F和基于Cl的蚀刻两者，可添加O2或Ar或其它合适的气体以防止在蚀刻期间形成聚合物。结果形成结构2101。
现参看图22和步骤2200，制造装置100的方法包括从图21的结构2101移除空腔遮蔽层2110，且接着在无导体区150内的衬底底部表面210和第二导电特征140、142的表面242之上安置介电材料2210且将其安置到空腔开口2120中。在实施例中，介电材料2210可包括光可成像苯并环丁烯(BCB)、非光可成像BCB、聚酰胺、环氧树脂、旋涂式玻璃或这些的组合或其它合适的介电材料中的一个或多个。在实施例中，可通过旋涂、喷涂或其它合适的技术沉积介电材料2210。在实施例中，介电材料2210填充空腔开口2120和无导体区150。结果形成结构2201。
现参看图23和步骤2300，制造装置100的方法包括移除图22的结构2201的过量介电材料2210以暴露底部背垫金属表面242，且固化介电材料2210以形成电介质166，以使得电介质表面167处于或低于底部背垫金属表面242的平面。在实施例中，可使用光可成像BCB。在此实施例中，可通过适当光源(例如接触对准器或步进器)对介电材料2210进行泛光暴露(flood exposing)且接着使用适当显影剂将介电材料2210的一部分移除到在底部背垫金属表面242的平面处的深度来移除过量介电材料2210。在实施例中，在已暴露底部背垫金属表面242之后，可使用硬烘烤或其它适当方法固化介电材料2210。在使用非光可成像材料来形成介电材料2210的其它实施例中，可通过对介电材料2210进行干式蚀刻直到暴露底部背垫金属表面242为止，来移除过量介电材料2210。结果形成结构2301。
现参看图24和步骤2400，制造装置100的方法包括以溶解粘附层1910的合适溶剂浸没来自图23的结构2301，因此使半导体衬底110与图19的载体晶片1920(未图示)分离。接着可进一步处理包括装置100的半导体晶片以使装置100与晶片分离。结果形成成品装置100。
现在应了解，已公开一种装置和形成所述装置的方法。所述装置的实施例包括半导体衬底，所述半导体衬底包括第一衬底表面和第二衬底表面。在实施例中，晶体管可形成于第一衬底表面处。根据实施例，晶体管包括多个电极，所述电极包括控制电极、第一导电电极和第二导电电极。在实施例中，第一导电特征可形成于第一衬底表面之上，且电耦合到多个电极中的一个电极，在实施例中，第二导电特征可耦合到第二衬底表面。在实施例中，第二导电特征可仅覆盖第二衬底表面的一部分以限定第一无导体区。根据实施例，空腔可形成于第一无导体区内，且延伸到半导体衬底中。在实施例中，空腔可至少部分由内腔表面限定，所述内腔表面从第二衬底表面凹入到半导体衬底中。在实施例中，空腔可与第一导电特征垂直对准。在实施例中，电介质可安置于空腔内，且具有小于半导体衬底的介电常数的介电常数。
本发明标的物的实施例可进一步包括有源区，所述有源区包括控制电极、第一导电电极和第二导电电极。实施例还可包括隔离区，所述隔离区包括第一导电特征。在实施例中，第一导电特征可被配置成传输线。在实施例中，第一导电特征可被配置成电感器。在实施例中，半导体衬底可包括由一个或多个半导体层上覆的主衬底，所述半导体层选自镓-极性第III族-氮化物半导体材料或氮-极性第III族-氮化物半导体材料。在实施例中，半导体层中的一个或多个半导体层可包括缓冲层、安置在缓冲层之上的沟道层和安置在沟道层之上的势垒层，其中顶部衬底表面在势垒之上。在实施例中，内腔表面可至少部分由缓冲层的下表面限定。在实施例中，主衬底可选自碳化硅(SiC)、蓝宝石、硅、氮化镓、氮化铝、金刚石、氮化硼、聚-SiC、绝缘体上硅、砷化镓和磷化铟。在实施例中，第一载流电极可被配置成漏极电极，且第二载流电极可被配置成源极电极。在实施例中，电介质可选自苯并环丁烯(BCB)、聚酰胺、环氧树脂和旋涂式玻璃中的一个或多个。
在本发明标的物的另一方面，一种装置可包括具有第一衬底表面和第二衬底表面的半导体衬底。在实施例中，半导体衬底可包括主衬底和安置在主衬底之上的第III族氮化物半导体层。实施例可包括晶体管，所述晶体管包括漏极接触件、源极接触件和栅极电极。根据实施例，栅极电极可形成于有源区中的半导体层之上，且可电耦合到通道。在实施例中，对栅极电极施加的电信号可控制漏极接触件与源极接触件之间的通道中的电流流动。在实施例中，形成于第一衬底表面之上的第一导电特征可在隔离区中，其中第一导电特征电耦合到晶体管电极，所述晶体管电极选自栅极电极、漏极接触件和源极接触件。在实施例中，第二导电特征可耦合到第二衬底表面，其中第二导电特征仅覆盖第二衬底表面的一部分以限定第一无导体区。在实施例中，空腔可形成于第一无导体区内，且延伸到半导体衬底中。在实施例中，空腔可至少部分由内腔表面限定，所述内腔表面从第二衬底表面凹入到半导体衬底中，且内腔表面可在第一导电特征的下方垂直对准。在实施例中，安置于空腔内的电介质可具有小于主衬底的介电常数的介电常数。在实施例中，主衬底可选自碳化硅(SiC)、蓝宝石、硅、氮化镓、氮化铝、金刚石、氮化硼、聚-SiC、绝缘体上硅、砷化镓和磷化铟。在实施例中，第一导电特征可包括电感器。在实施例中，第一导电特征可包括传输线。
在本发明标的物的另一方面中，已公开一种用于形成装置的方法。在实施例中，所述方法可包括以下步骤：提供半导体衬底，所述半导体衬底包括第一衬底表面和第二衬底表面，以及在第一衬底表面处形成晶体管。在实施例中，形成晶体管可包括在第一衬底表面之上形成控制电极、第一导电电极和第二导电电极。在实施例中，所述方法可包括在第一衬底表面之上形成第一导电特征，且将第一导电特征电耦合到控制电极、第一导电电极或第二导电电极中的一个。在实施例中，所述方法可包括形成耦合到第二衬底表面的第二导电特征。在实施例中，第二导电区可仅覆盖第二衬底表面的一部分以限定第一无导体区。在实施例中，所述方法可包括在第一无导体区内形成包括上部空腔表面的空腔，其中上部空腔表面在第二衬底表面的上方，且在第一导电特征的正下方。在实施例中，所述方法可包括在具有小于半导体衬底的介电常数的介电常数的空腔内形成电介质。
在实施例中，所述方法可包括形成有源区，所述有源区包括控制电极、第一导电电极和第二导电电极。根据实施例，所述方法可包括形成隔离区，所述隔离区包括第一导电特征。在实施例中，所述方法可包括通过用一个或多个半导体层上覆主衬底来形成半导体衬底，所述半导体层选自Ga-极性第III族-氮化物半导体或N-极性第III族-氮化物半导体。在实施例中，蚀刻主衬底可包括使用干式蚀刻技术。在实施例中，在空腔内形成电介质可包括将选自苯并环丁烯(BCB)、聚酰胺、环氧树脂和旋涂式玻璃的电介质安置到空腔中。
出于简洁起见，本文中可不详细地描述常规半导体制造技术。此外，本文中还可仅出于参考的目的使用特定术语，且因此所述特定术语并不希望具有限制性，且除非上下文清楚地指示，否则参考结构的术语“第一”、“第二”和其它此类数值术语并不暗示序列或次序。
如本文所使用，“节点”意味着任何内部或外部参考点、连接点、交汇处、信号线、传导元件或类似物，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或两个以上节点可以通过一个物理元件实现(并且尽管在公共节点处接收或输出，但是仍然可以对两个或两个以上信号进行多路复用、调制或以其它方式区分)。
以上描述提到元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件通信)，且不必以机械方式。同样，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一元件(或直接或间接与另一元件通信)，且不必以机械方式。因此，尽管图中示出的示意图描绘元件的一个示例性布置，但额外介入元件、装置、特征或组件可存在于所描绘的标的物的实施例中。
尽管以上详细描述中已呈现至少一个示例性实施例，但应了解存在大量变化。还应了解，本文中所描述的(一个或多个)示例性实施例并不希望以任何方式限制所主张的标的物的范围、适用性或配置。实际上，以上详细描述将向本领域的技术人员提供用于实施所描述的(一个或多个)实施例的方便的指南。应理解，可在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请案之时的已知等效物和可预见的等效物。

Claims (14)

1.一种涉及用于射频应用的装置，其特征在于，包括：
半导体衬底，其包括第一衬底表面和第二衬底表面；
形成于所述第一衬底表面处的晶体管，其中所述晶体管包括多个电极，所述电极包括控制电极、第一导电电极和第二导电电极；
第一导电特征，其形成于所述第一衬底表面之上，且电耦合到所述多个电极中的一个电极；
第二导电特征，其耦合到所述第二衬底表面，其中所述第二导电特征包括开口，其中所述第二衬底表面的一部分经由所述开口暴露以限定沿着所述第二衬底表面的第一无导体区；
空腔，其在所述第一无导体区内且延伸到所述半导体衬底中，其中所述空腔至少部分由内腔表面限定，所述内腔表面从所述第二衬底表面凹入到所述半导体衬底中，且与所述第一导电特征垂直对准；以及
电介质，其安置于所述空腔内且接触所述内腔表面，所述内腔表面在平行于所述第二衬底表面的电介质表面上终止，所述电介质具有小于所述半导体衬底的介电常数的介电常数，其中，所述电介质表面不接触导电材料。
2.根据权利要求1所述的装置，其特征在于，进一步包括有源区，所述有源区包括所述控制电极、所述第一导电电极和所述第二导电电极。
3.根据权利要求1所述的装置，其特征在于，进一步包括隔离区，所述隔离区包括所述第一导电特征。
4.根据权利要求1所述的装置，其特征在于，所述第一导电特征被配置为传输线。
5.根据权利要求1所述的装置，其特征在于，所述第一导电特征被配置为电感器。
6.根据权利要求1所述的装置，其特征在于，所述半导体衬底进一步包括由一个或多个半导体层上覆的主衬底，所述半导体层选自镓-极性第III族-氮化物半导体材料或氮-极性第III族-氮化物半导体材料。
7.根据权利要求6所述的装置，其特征在于，所述一个或多个半导体层包括：
缓冲层；
沟道层，其安置在所述缓冲层之上；以及
势垒层，其安置在所述沟道层之上，其中顶部衬底表面在所述势垒之上。
8.根据权利要求7所述的装置，其特征在于，所述内腔表面至少部分由所述缓冲层的下表面限定。
9.根据权利要求6所述的装置，其特征在于，所述主衬底是选自碳化硅（SiC）、蓝宝石、硅、氮化镓、氮化铝、金刚石、氮化硼、聚-SiC、绝缘体上硅、砷化镓和磷化铟。
10.根据权利要求1所述的装置，其特征在于，所述电介质是选自苯并环丁烯（BCB）、聚酰胺、环氧树脂和旋涂式玻璃。
11.一种涉及用于射频应用的装置，其特征在于，包括：
具有第一衬底表面和第二衬底表面的半导体衬底，其中所述半导体衬底包括主衬底和安置在所述主衬底之上的第III族氮化物半导体层；
晶体管，其包括漏极接触件、源极接触件和栅极电极，其中所述栅极电极形成于所述半导体层之上在有源区中，且电耦合到沟道，且其中对所述栅极电极施加的电信号控制所述漏极接触件与所述源极接触件之间的所述沟道中的电流流动；
第一导电特征，其形成于所述第一衬底表面之上在隔离区中，其中所述第一导电特征电耦合到晶体管电极，所述晶体管电极选自所述栅极电极、所述漏极接触件和所述源极接触件；
第二导电特征，其耦合到所述第二衬底表面，其中所述第二导电特征包括开口，其中所述第二衬底表面的一部分经由所述开口暴露以限定沿着所述第二衬底表面的第一无导体区；空腔，其在所述第一无导体区内且延伸到所述半导体衬底中，其中所述空腔至少部分由从所述第二衬底表面凹入到所述半导体衬底中的内腔表面限定，且所述内腔表面在所述第一导电特征的下方垂直对准；以及
电介质，其安置于所述空腔内且接触所述内腔表面，所述内腔表面在平行于所述第二衬底表面的电介质表面上终止，所述电介质具有小于所述主衬底的介电常数的介电常数，其中，所述电介质表面不接触导电材料。
12.根据权利要求11所述的装置，其特征在于，所述主衬底是选自碳化硅（SiC）、蓝宝石、硅、氮化镓、氮化铝、金刚石、氮化硼、聚-SiC、绝缘体上硅、砷化镓和磷化铟。
13.根据权利要求11所述的装置，其特征在于，所述第一导电特征包括电感器。
14.根据权利要求11所述的装置，其特征在于，所述第一导电特征包括传输线。
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