KR20230066361A - 면-대-면 배열로 결합된 화합물 반도체 디바이스 - Google Patents

면-대-면 배열로 결합된 화합물 반도체 디바이스 Download PDF

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KR20230066361A
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compound semiconductor
semiconductor device
electrical contact
layer
gate
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KR1020237008585A
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Inventor
제임스 지 피오렌자
다니엘 피에드라
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아나로그 디바이시즈 인코포레이티드
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Abstract

하나 이상의 구현에서, 반도체 디바이스는 면-대-면 배열로 커플링된 제2 화합물 반도체 디바이스에 커플링된 제1 화합물 반도체 디바이스를 포함할 수 있다. 제1 화합물 반도체 디바이스는 제2 화합물 반도체 디바이스에 커플링될 수 있어 제1 화합물 반도체 디바이스의 제1 게이트 전기 접점 및 제2 화합물 반도체 디바이스의 제2 게이트 전기 접점을 포함하는 캐비티가 형성된다. 제1 게이트 전기 접점과 제2 게이트 전기 접점 사이에 갭이 존재할 수 있다.

Description

면-대-면 배열로 결합된 화합물 반도체 디바이스
우선권 주장
본 출원은 2020년 9월 15일자로 출원된 미국 가특허 출원 63/078,820호에 대한 우선권을 주장하며, 이는 그 전체가 참조로 본원에 통합된다.
개시 분야
본 문서는 일반적으로 화합물 반도체 디바이스의 전력 밀도 증가와 관련된 장치 및 방법에 관한 것이지만 이에 제한되지는 않는다.
화합물 반도체 재료로 구성된 전자 디바이스는 유사한 실리콘 기반 디바이스보다 더 높은 주파수와 더 높은 전력 레벨에서 동작할 수 있다. 이러한 화합물 반도체 디바이스의 이점은 적어도 부분적으로 실리콘(Si)에 비해 질화 갈륨(GaN)과 같은 화합물 반도체의 더 높은 임계 항복 필드로부터 도출된다. 예를 들어, 질화 갈륨은 3 MV/cm의 임계 항복 필드를 갖는 반면 Si는 0.3 MV/cm의 임계 항복 필드를 갖는다. 화합물 반도체 디바이스의 성능은 화합물 반도체 디바이스의 전력 밀도를 증가시킴으로써 개선될 수 있다. 전력 밀도는 게이트의 폭과 같은 디바이스의 게이트 치수의 척도와 관련하여 디바이스에 의해 방출되는 전력의 양을 나타낼 수 있다.
반드시 축척대로 그려지지는 않은 도면에서, 유사한 숫자는 다른 관점에서 유사한 구성 요소를 설명할 수 있다. 상이한 문자 접미사를 갖는 유사한 숫자는 유사한 구성 요소의 상이한 예를 나타낼 수 있다. 도면은 일반적으로 제한이 아닌 예시의 방식으로 본 문서에서 논의되는 다양한 구현을 예시한다.
도 1은 면-대-면 배열로 제2 화합물 반도체 디바이스에 커플링된 제1 화합물 반도체 디바이스를 포함하는 예시적인 반도체 디바이스의 적어도 일부의 단면을 도시하는 도면이다.
도 2는 면-대-면 배열로 제2 화합물 반도체 디바이스에 커플링된 제1 화합물 반도체 디바이스를 포함하는 반도체 디바이스를 형성하기 위한 예시적인 프로세스의 동작을 도시하는 흐름도이다.
도 3은 면-대-면 배열로 제2 화합물 반도체 디바이스에 커플링된 제1 화합물 반도체 디바이스를 포함하는 반도체 디바이스를 생성하는 예시적인 프로세스를 도시하는 도면이다.
집적 회로 구성 요소는 하나 이상의 화합물 반도체를 사용하여 형성될 수 있다. 하나 이상의 화합물 반도체는 13족 원소 및 15족 원소의 조합을 포함할 수 있다. 본원에 설명되는 집적 회로 구성 요소는 또한 13족 원소 및 15족 원소 조합과 상이한 원소의 하나 이상의 조합을 갖는 하나 이상의 화합물 반도체를 포함할 수 있다. 예시를 위해, 본원에 설명되는 집적 회로 구성 요소는 산화 아연(ZnO)을 포함할 수 있다.
본원에 설명되는 집적 회로 구성 요소는 전계 효과 트랜지스터와 같은 트랜지스터를 포함할 수 있다. 특정 예에서, 고전자 이동도 트랜지스터(HEMT: high electron mobility transistor)가 생성될 수 있다. HEMT는 하나 이상의 제2 화합물 반도체를 포함하는 하나 이상의 제2 층과 커플링된 제1 화합물 반도체를 포함하는 제1 층을 포함할 수 있다. 하나 이상의 제2 화합물 반도체는 제1 화합물 반도체와 상이한 밴드갭(bandgap) 및 분극 필드를 가질 수 있다. 제1 층 및 하나 이상의 제2 층은 함께 하나 이상의 이종 구조체를 형성할 수 있다.
제1 층을 구성하는 제1 화합물 반도체는 하나 이상의 13족 원소 및 하나 이상의 15족 원소의 조합을 포함할 수 있다. 예를 들어, 제1 화합물 반도체는 질화 갈륨(GaN)을 포함할 수 있다. 또한, 제1 화합물 반도체는 질화 알루미늄(AlN)을 포함할 수 있다. 또한, 제1 화합물 반도체는 비화 갈륨(GaAs)을 포함할 수 있다. 제1 화합물 반도체는 또한 인화 인듐(InP)을 포함할 수 있다.
제1 층에 커플링된 제2 층을 포함하는 제2 화합물 반도체는 하나 이상의 13족 원소 및 하나 이상의 15족 원소의 조합을 포함할 수 있다. 예시하기 위해, 제2 화합물 반도체는 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있다. 또한, 제2 화합물 반도체는 알루미늄 인듐 갈륨 질화물(AlInGaN)을 포함할 수 있다. 또한, 제2 화합물 반도체는 인듐 알루미늄 질화물(InAIN)을 포함할 수 있다.
제1 화합물 반도체 및 하나 이상의 제2 화합물 반도체를 포함하는 이종 구조체의 예는 AlGaN 층과 커플링된 GaN 층을 포함할 수 있다. 제1 화합물 반도체 및 하나 이상의 제2 화합물 반도체를 포함하는 이종 구조체의 다른 예는 InAlN 층과 커플링된 AlN 층을 포함할 수 있다. 이종 구조체의 추가 예는 AlN/GaN/AIN 및 InAlN/GaN을 포함할 수 있다. 또한, 13족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl))와 15족 원소(예를 들어, 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi))의 다양한 다른 조합은 화합물 반도체 디바이스를 형성하는 데 사용될 수 있는 이종 구조체를 형성할 수 있다.
제1 화합물 반도체를 포함하는 제1 층과 하나 이상의 제2 화합물 반도체로 구성된 하나 이상의 제2 층의 커플링은 상대적으로 높은 전자 이동도를 갖는 층들 사이의 계면을 생성할 수 있다. 계면은 2차원 전자 가스(2DEG: two-dimensional electron gas)일 수 있다. 화합물 반도체 디바이스의 게이트 전기 접점에 전압이 인가될 때, 2DEG를 포함하는 채널 영역 내에서 전자의 이동을 야기할 수 있는 전기장이 생성될 수 있다. 이러한 방식으로, 화합물 반도체 디바이스의 소스 영역과 드레인 영역 사이의 전류가 제어될 수 있다.
화합물 반도체 디바이스의 하나 이상의 예는 GaN으로 구성된 층을 포함하는 GaN-기반 반도체 디바이스를 포함할 수 있다. GaN-기반 반도체 디바이스는 고전력 밀도 집적 회로 및 전력 변환 집적 회로와 같은 전력 회로에 사용될 수 있다. GaN-기반 트랜지스터는 또한 비교적 높은 주파수에서 동작하는 집적 회로에 사용될 수 있다. 다양한 예에서, GaN-기반 트랜지스터는 약 300 메가헤르츠(MHz) 내지 약 300 기가헤르츠(GHz)의 주파수와 같은 전자기 복사의 마이크로파 범위 내의 주파수에서 동작하는 모놀리식 마이크로파 집적 회로(MMIC: monolithic microwave integrated circuit)에서 구현될 수 있다. 하나 이상의 예시적인 예에서, 고전력 밀도는 적어도 5 밀리미터 당 와트(W/mm)의 전력 밀도일 수 있고 고주파는 적어도 5 기가헤르츠(GHz)의 주파수일 수 있다. 통상적으로, GaN-기반 무선 주파수 트랜지스터는 약 1 GHz의 주파수에서 밀리미터(mm) 게이트 폭 당 약 8 와트(W)의 전력 밀도를 가질 수 있다. 약 30 GHz의 주파수에서 동작하는 GaN-기반 무선 주파수 트랜지스터는 약 4 W/mm 게이트 폭의 전력 밀도를 가질 수 있다.
본원에 설명된 구현은 적어도 약 30 GHz의 주파수에서 GaN-기반 트랜지스터의 전력 밀도를 적어도 8 W/mm 게이트 폭으로 증가시킬 수 있다. 하나 이상의 예시적인 예에서, GaN-기반 트랜지스터의 하나 이상의 구현은 약 25 GHz 내지 약 35 GHz의 주파수에서 적어도 약 8 W/mm 게이트 폭 내지 약 12 W/mm 게이트 폭의 전력 밀도를 가질 수 있다. 하나 이상의 예에서, 본원에 설명된 디바이스는 면-대-면 배열로 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 커플링함으로써 증가된 전력 밀도를 가질 수 있다.
다양한 예에서, 제1 화합물 반도체 디바이스는 하나 이상의 제1 게이트 전기 접점, 하나 이상의 제1 소스 전기 접점 및 하나 이상의 드레인 전기 접점을 포함할 수 있다. 또한, 제2 화합물 반도체 디바이스는 하나 이상의 제2 게이트 전기 접점 및 하나 이상의 드레인 전기 접점을 포함할 수 있다. 제1 화합물 반도체 디바이스는 도전성 본딩 재료를 사용하여 제2 화합물 반도체 디바이스에 커플링될 수 있다. 예를 들어, 제1 화합물 반도체 디바이스의 하나 이상의 제1 소스 전기 접점은 도전성 본딩 재료를 사용하여 제2 화합물 반도체 디바이스의 하나 이상의 제2 소스 전기 접점에 커플링될 수 있다. 또한, 제1 화합물 반도체 디바이스의 하나 이상의 제1 드레인 전기 접점은 도전성 본딩 재료에 의해 제2 화합물 반도체 디바이스의 하나 이상의 제2 드레인 전기 접점에 커플링될 수 있다. 하나 이상의 예에서, 본딩 재료는 제1 화합물 반도체 디바이스의 하나 이상의 제1 게이트 전기 접점과 제2 화합물 반도체 디바이스의 하나 이상의 제2 게이트 전기 접점에는 도포되지 않을 수 있다. 그 결과, 제1 화합물 반도체 디바이스의 하나 이상의 제1 게이트 전기 접점의 적어도 일부와 제2 화합물 반도체 디바이스의 하나 이상의 제2 게이트 전기 접점 사이에 갭이 존재할 수 있다.
제1 화합물 반도체 디바이스는 하나 이상의 캐비티가 생성되도록 제2 화합물 반도체 디바이스에 커플링될 수 있다. 제1 화합물 반도체 디바이스의 제1 게이트 전기 접점 및 제2 화합물 반도체 디바이스의 제2 게이트 전기 접점이 개별 캐비티 내에 배치되도록 개별 캐비티가 생성될 수 있다. 다양한 예에서, 개별 캐비티는 제1 화합물 반도체 디바이스 및 제2 화합물 반도체 디바이스의 게이트 전기 접점에 대한 밀봉식으로 시일링된(hermetically sealed) 컨테이너일 수 있다. 하나 이상의 예에서, 캐비티는 질소 또는 아르곤과 같은 불활성 가스를 포함할 수 있다. 또한, 캐비티에는 유전체 재료와 같은 추가 재료가 없을 수 있다.
면-대-면 배열로 커플링된 제1 화합물 반도체 디바이스 및 제2 화합물 반도체 디바이스를 포함하는 본원에 설명된 구현은 게이트 전기 접점의 치수를 증가시킴으로써 기존 디바이스 대해 전력 밀도를 증가시킬 수 있다. 즉, 전류를 운반할 수 있는 하나 이상의 게이트 전기 접점의 단일 세트를 갖기보다는, 본원에 설명된 디바이스는 하나 이상의 게이트 전기 접점의 제2 세트에 추가된 게이트 전기 접점의 통상적인 치수를 갖는 하나 이상의 게이트 전기 접점의 제1 세트를 가질 수 있다. 따라서, 게이트 전기 접점의 제2 세트는 게이트 전기 접점에 대해 증가된 전체 치수를 제공하고, 이는 결국 본원에 설명된 디바이스의 전력 밀도를 증가시킨다. 또한, 유전체 재료가 없는 밀봉식으로 시일링된 컨테이너에 게이트 전기 접점을 배치함으로써, 본원에 설명된 구현은 게이트 전기 접점이 하나 이상의 유전체 재료로 둘러싸일 때 존재할 수 있는 게이트 전기 접점에 의한 기생 손실을 최소화할 수 있다. 밀봉식으로 시일링된 컨테이너에 게이트 전기 접점을 배치하는 것은 또한 게이트 전기 접점과 접촉할 수 있는 습기 및 다른 오염물을 최소화할 수 있다. 그 결과, 밀봉식으로 시일링된 캐비티에 배치된 게이트 전기 접점을 포함하는 디바이스의 신뢰성은 기존의 패키징 기술에 의해 보호되는 게이트 전기 접점을 갖는 디바이스와 관련하여 증가된 신뢰성을 가질 수 있다.
또한, 본원에 설명된 구현은 증가된 전력 밀도를 초래하는 디바이스를 통한 증가된 전류 흐름에 대해 양면 냉각을 제공한다. 예를 들어, 제1 화합물 반도체 디바이스 및 제2 화합물 반도체 디바이스 각각은 냉각이 이루어질 수 있는 실리콘 카바이드(SiC) 기판과 같은 기판을 각각 포함할 수 있다. 따라서, 본원에 설명된 디바이스에 의해 생성된 증가된 열을 소산하는 용량이 디바이스에 포함된 열 소산 재료의 증가된 부피로 인해 증가될 수 있다. 다양한 예에서, 본원에 설명된 디바이스에 대해 이용되는 패키징의 양이 또한 최소화될 수 있다. 예시하자면, 기밀식으로 시일링된 캐비티 내에 게이트 전기 접점을 배치하는 것 외에 본원에 설명된 화합물 반도체 디바이스의 소스 전기 접점 및 드레인 전기 접점의 본딩은 디바이스의 전기 구성 요소가 보호되게 한다. 따라서, 이러한 전기 접점을 보호하기 위해 통상적으로 사용되는 패키징이 불필요하며, 본원에 설명된 디바이스의 구현을 생성하는 데 이용되는 자원과 비용을 줄일 수 있다.
도 1은 면-대-면 배열로 제2 화합물 반도체 디바이스(104)에 커플링된 제1 화합물 반도체 디바이스(102)를 포함하는 예시적인 반도체 디바이스(100)의 적어도 일부의 단면을 도시하는 도면이다. 제1 화합물 반도체 디바이스(102)는 제1 기판(106)을 포함할 수 있다. 하나 이상의 예시적인 예에서, 제1 기판(106)은 SiC 함유 기판일 수 있다. 제1 기판(106)은 또한 Si 함유 기판을 포함할 수 있다. 또한, 제1 기판(106)은 사파이어(sapphire) 기판을 포함할 수 있다. 하나 이상의 예에서, 제1 기판(106)은 질화 알루미늄(AIN) 함유 기판을 포함할 수 있다. 제1 기판(106)의 두께는 약 75 마이크로미터 내지 약 400 마이크로미터, 약 100 마이크로미터 내지 약 200 마이크로미터, 약 200 마이크로미터 내지 약 300 마이크로미터, 약 75 마이크로미터 내지 약 150 마이크로미터, 또는 약 150 마이크로미터 내지 약 250 마이크로미터일 수 있다. 제1 기판(106)은 기판 본딩 재료층(110)을 사용하여 캐리어 기판(108)에 커플링될 수 있다. 기판 본딩 재료층(110)은 중합체 본딩 접착제를 포함할 수 있다. 또한, 기판 본딩 재료층(110)은 하나 이상의 유전체 재료를 포함할 수 있다. 다양한 예에서, 제1 기판(106)은 약 400 마이크로미터 이하인 제1 기판(106)의 두께로 인해 지지를 위해 캐리어 기판(108)에 커플링될 수 있다.
제1 화합물 반도체 디바이스(102)는 제1 화합물 반도체층(112)을 포함할 수 있다. 제1 화합물 반도체층(112)은 하나 이상의 화합물 반도체를 포함할 수 있다. 하나 이상의 화합물 반도체는 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 포함할 수 있다. 예를 들어, 제1 화합물 반도체층(112)은 GaN을 포함할 수 있다. 또한, 제1 화합물 반도체층(112)은 GaAs를 포함할 수 있다. 또한, 제1 화합물 반도체층(112)은 AlN을 포함할 수 있다. 제1 화합물 반도체층(112)은 또한 InP를 포함할 수 있다. 제1 화합물 반도체층(112)은 약 250 nm 내지 약 1500 nm, 약 400 nm 내지 약 1200 nm, 약 500 nm 내지 약 1000 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 300 nm 또는 약 30 nm 내지 약 250 nm의 두께를 가질 수 있다.
또한, 제1 화합물 반도체 디바이스(102)는 제1 화합물 반도체층(112) 상에 배치된 제2 화합물 반도체층(114)을 포함할 수 있다. 제2 화합물 반도체층(114)은 하나 이상의 화합물 반도체를 포함할 수 있다. 하나 이상의 화합물 반도체는 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 포함할 수 있다. 예를 들어, 제2 화합물 반도체층(114)은 다양한 구현에서 AlGaN 장벽층일 수 있다. 제2 화합물 반도체층(114)은 또한 AlInGaN 장벽층일 수 있다. 제1 화합물 반도체층(112)과 제2 화합물 반도체층(114)의 계면에는 2DEG를 통한 전자의 흐름을 가능하게 하는 2차원 전자 가스(2DEG: 2-dimensional electron gas)층이 형성될 수 있다. 제1 화합물 반도체층(112) 및 제2 화합물 반도체층(114)은 트랜지스터와 같은 하나 이상의 반도체 디바이스를 형성하는 데 사용될 수 있는 반도체층의 적어도 일부를 포함할 수 있다. 하나 이상의 예시적인 예에서, 2DEG층은 GaN으로 구성된 제1 화합물 반도체층(112)과 AlGaN으로 구성된 제2 화합물 반도체층(114)의 계면에 형성될 수 있다.
도 1의 예시적인 예에 도시되지는 않았지만, 제1 화합물 반도체 디바이스(102)는 제1 기판(106)과 제1 화합물 반도체층(112) 사이에 배치되는 핵 생성층을 포함할 수 있다. 핵 생성층은 약 10 나노미터 내지 약 200 나노미터, 약 20 나노미터 내지 약 100 나노미터 또는 약 20 나노미터 내지 약 80 나노미터의 두께를 가질 수 있다. 또한, 핵 생성층은 AlN 함유 재료를 포함할 수 있다. 핵 생성층은 제1 화합물 반도체층(112)을 형성하는 데 사용될 수 있다.
제1 유전체층(116)은 제2 화합물 반도체층(114)의 적어도 일부 상에 배치될 수 있다. 제1 유전체층(116)은 SiN 함유 재료를 포함할 수 있다. 또한, 제1 게이트 전기 접점(118)이 제1 게이트 영역(120) 위에 배치될 수 있다. 제1 게이트 전기 접점(118)은 하나 이상의 적절한 금속 재료를 포함할 수 있다. 예를 들어, 제1 게이트 전기 접점(118)은 금 함유 재료를 포함할 수 있다. 하나 이상의 예시적인 예에서, 제1 게이트 전기 접점(118)은 또한 니켈(Ni)/금(Au) 재료를 포함할 수 있다. 하나 이상의 추가 예에서, 제1 게이트 전기 접점(118)은 티타늄 함유 재료를 포함할 수 있다.
또한, 제1 소스 전기 접점(122)은 제1 소스 영역(124) 위에 배치될 수 있고, 제1 드레인 전기 접점(126)은 제1 드레인 영역(128) 위에 배치될 수 있다. 제1 소스 전기 접점(122) 및 제1 드레인 전기 접점(126)은 하나 이상의 적절한 금속 재료를 포함할 수 있다. 예시하자면, 제1 소스 전기 접점(122) 및 제1 드레인 전기 접점(126)은 금 함유 재료를 포함할 수 있다. 하나 이상의 추가적인 예시적인 예에서, 제1 소스 전기 접점(122) 및 제1 드레인 전기 접점(126)은 Ti/Au 금속 재료를 포함할 수 있다.
제2 화합물 반도체 디바이스(104)는 제2 기판(130)을 포함할 수 있다. 하나 이상의 예시적인 예에서, 제2 기판(130)은 SiC 함유 기판일 수 있다. 제2 기판(130)은 또한 Si 함유 기판을 포함할 수 있다. 또한, 제2 기판(130)은 사파이어 기판을 포함할 수 있다. 하나 이상의 예에서, 제2 기판(130)은 질화 알루미늄(AIN) 함유 기판을 포함할 수 있다. 제2 기판(130)의 두께는 약 75 마이크로미터 내지 약 400 마이크로미터, 약 100 마이크로미터 내지 약 200 마이크로미터, 약 200 마이크로미터 내지 약 300 마이크로미터, 약 75 마이크로미터 내지 약 150 마이크로미터 또는 약 150 마이크로미터 내지 약 250 마이크로미터일 수 있다. 제2 기판(130)은 제1 기판(106)과 동일하거나 유사한 재료를 포함할 수 있다. 다양한 예에서, 제2 기판(130)은 제1 기판(106)의 재료와 관련하여 하나 이상의 상이한 재료를 포함할 수 있다.
제2 화합물 반도체 디바이스(104)는 또한 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 하나 이상의 화합물 반도체를 포함할 수 있는 제1 추가 화합물 반도체층(132)을 포함할 수 있다. 예를 들어, 제1 추가 화합물 반도체층(132)은 GaN을 포함할 수 있다. 또한, 제1 추가 화합물 반도체층(132)은 GaAs를 포함할 수 있다. 또한, 제1 추가 화합물 반도체층(132)은 AlN을 포함할 수 있다. 제1 추가 화합물 반도체층(132)은 또한 InP를 포함할 수 있다. 제1 추가 화합물 반도체층(132)은 약 250 nm 내지 약 1500 nm, 약 400 nm 내지 약 1200 nm, 약 500 nm 내지 약 1000 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 300 nm 또는 약 30 nm 내지 약 250 nm의 두께를 가질 수 있다.
또한, 제2 화합물 반도체 디바이스(104)는 제1 추가 화합물 반도체층(132) 상에 배치된 제2 추가 화합물 반도체층(134)을 포함할 수 있다. 제2 추가 화합물 반도체층(134)은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 하나 이상의 화합물 반도체를 포함할 수 있다. 예를 들어, 제2 추가 화합물 반도체층(134)은 다양한 구현에서 AlGaN 장벽층일 수 있다. 제2 추가 화합물 반도체층(134)은 또한 AlInGaN 장벽층일 수 있다. 제1 화합물 반도체 디바이스(102)와 관련하여 설명한 것과 유사한 방식으로, 제1 추가 화합물 반도체층(132)과 제2 추가 화합물 반도체층(134)의 계면에 2DEG를 통한 전자의 흐름을 가능하게 하는 2차원 전자 가스(2DEG)층이 형성될 수 있으며, 제1 추가 화합물 반도체층(132) 및 제2 추가 화합물 반도체층(134)은 트랜지스터와 같은 하나 이상의 반도체 디바이스를 형성하는 데 사용될 수 있는 반도체층의 적어도 일부를 포함할 수 있다. 하나 이상의 예시적인 예에서, 2DEG층은 GaN으로 구성된 제1 추가 화합물 반도체층(132)과 AlGaN으로 구성된 제2 추가 화합물 반도체층(134)의 계면에 형성될 수 있다.
도 1의 예시적인 예에는 도시되지 않았지만, 제2 화합물 반도체 디바이스(104)는 제2 기판(130)과 제1 추가 화합물 반도체층(132) 사이에 배치되는 핵 생성층을 포함할 수 있다. 핵 생성층은 약 10 나노미터 내지 약 200 나노미터, 약 20 나노미터 내지 약 100 나노미터 또는 약 20 나노미터 내지 약 80 나노미터의 두께를 가질 수 있다. 또한, 핵 생성층은 AlN 함유 재료를 포함할 수 있다. 핵 생성층은 제1 추가 화합물 반도체층(132)을 형성하는 데 사용될 수 있다.
제2 유전체층(136)이 제2 추가 화합물 반도체층(134)의 적어도 일부 상에 배치될 수 있다. 제2 유전체층(136)은 SiN 함유 재료를 포함할 수 있다. 또한, 제2 게이트 전기 접점(138)이 제2 게이트 영역(140) 위에 배치될 수 있다. 제2 게이트 전기 접점(138)은 하나 이상의 적절한 금속 재료를 포함할 수 있다. 예를 들어, 제2 게이트 전기 접점(138)은 금 함유 재료를 포함할 수 있다. 하나 이상의 예시적인 예에서, 제2 게이트 전기 접점(138)은 또한 니켈(Ni)/금(Au) 재료를 포함할 수 있다. 하나 이상의 추가 예에서, 제2 게이트 전기 접점(138)은 티타늄 함유 재료를 포함할 수 있다.
또한, 제2 소스 전기 접점(142)이 제2 소스 영역(144) 위에 배치될 수 있고, 제2 드레인 전기 접점(146)이 제2 드레인 영역(148) 위에 배치될 수 있다. 제2 소스 전기 접점(142) 및 제2 드레인 전기 접점(146)은 하나 이상의 적절한 금속 재료를 포함할 수 있다. 예시하자면, 제2 소스 전기 접점(142) 및 제2 드레인 전기 접점(146)은 금 함유 재료를 포함할 수 있다. 하나 이상의 추가적인 예시적인 예에서, 제2 소스 전기 접점(142) 및 제2 드레인 전기 접점(146)은 Ti/Au 금속 재료를 포함할 수 있다.
제1 본딩 재료층(150)이 제1 소스 전기 접점(122)과 제2 소스 전기 접점(142)을 커플링할 수 있다. 또한, 제2 본딩 재료층(152)이 제1 드레인 전기 접점(126)과 제2 드레인 전기 접점(146)을 커플링할 수 있다. 제1 본딩 재료층(150) 및 제2 본딩 재료층(152)은 하나 이상의 도전성 재료를 포함할 수 있다. 예를 들어, 제1 본딩 재료층(150) 및 제2 본딩 재료층(152)은 구리, 금 또는 알루미늄 게르마늄 중 적어도 하나를 포함할 수 있다.
제1 화합물 반도체 디바이스(102)와 제2 화합물 반도체 디바이스(104)는 캐비티(154)가 형성되도록 커플링될 수 있다. 캐비티(154)는 가스로 충진될 수 있다. 하나 이상의 예에서, 캐비티(154)는 불활성 가스로 충진될 수 있다. 예시하자면, 캐비티(154)는 질소 또는 아르곤 중 적어도 하나로 충진될 수 있다. 다양한 예에서, 캐비티(154) 내의 압력을 감소시키기 위해 진공이 존재할 수 있다. 또한, 제1 화합물 반도체 디바이스(102)와 제2 화합물 반도체 디바이스(104)는 갭(156)이 제1 게이트 전기 접점(118)과 제2 게이트 전기 접점(138) 사이에 존재하도록 커플링될 수 있다. 하나 이상의 예시적인 예에서, 갭(156)은 약 50 나노미터 이하, 약 40 나노미터 이하, 약 30 나노미터 이하, 약 20 나노미터 이하 또는 약 10 나노미터 이하일 수 있다. 하나 이상의 추가적인 예시적인 예에서, 갭(156)은 약 1 나노미터 내지 약 50 나노미터, 약 5 나노미터 내지 약 40 나노미터, 약 10 나노미터 내지 약 30 나노미터 또는 약 15 나노미터 내지 약 35 나노미터일 수 있다.
도 1의 예시적인 예에서, 제1 화합물 반도체 디바이스(102)는 제1 관통 비아(thru via)(158) 및 제2 관통 비아(160)를 포함할 수 있다. 제1 관통 비아(158) 및 제2 관통 비아(160)는 제1 기판(106), 제1 화합물 반도체층(112) 및 제2 화합물 반도체층(114)을 통과할 수 있다. 하나 이상의 예에서, 제1 관통 비아(158) 및 제2 관통 비아(160)는 적어도 부분적으로 충진될 수 있다. 예를 들어, 제1 관통 비아(158) 및 제2 관통 비아(160)는 Au 기반 금속으로 적어도 부분적으로 충진될 수 있다. 도 1의 예시적인 예에서, 제1 관통 비아(158)는 제1 소스 전기 접점(122)에 커플링되고 제2 관통 비아(160)는 제1 드레인 전기 접점(126)에 커플링된다. 또한, 제1 관통 비아(158) 및 제2 관통 비아(160)는 금속층(162)에 커플링될 수도 있다. 다양한 예에서, 금속층(162)은 금 함유 재료를 포함할 수 있다.
또한, 도 1의 예시적인 예에는 도시되지 않았지만, 제1 화합물 반도체 디바이스(102) 또는 제2 화합물 반도체 디바이스(104) 중 적어도 하나는 하나 이상의 추가 구성 요소를 포함할 수 있다. 예를 들어, 제1 화합물 반도체 디바이스(102) 또는 제2 화합물 반도체 디바이스(104) 중 적어도 하나는 하나 이상의 커패시터, 하나 이상의 인덕터, 하나 이상의 임피던스 디바이스, 하나 이상의 추가 전기 접점, 하나 이상의 커넥터, 하나 이상의 필드 플레이트 또는 이들의 하나 이상의 조합을 포함할 수 있다.
하나 이상의 예에서, 제1 화합물 반도체 디바이스(102) 또는 제2 화합물 반도체 디바이스(104) 중 적어도 하나는 하나 이상의 인터커넥트(interconnect)를 포함할 수 있다. 하나 이상의 인터커넥트는 하나 이상의 금속 재료를 포함할 수 있다. 하나 이상의 인터커넥트는 제1 기판(106) 또는 제2 기판(130) 중 적어도 하나 내에 형성될 수 있다. 하나 이상의 인터커넥트는 다마신(damascene) 프로세스를 사용하여 형성될 수 있다. 또한, 하나 이상의 산화물 재료가 하나 이상의 인터커넥트 주위에 배치될 수 있다. 예시하자면, 이산화 규소(SiO2)가 제1 기판(106) 또는 제2 기판(130) 중 적어도 하나 내에 배치된 하나 이상의 인터커넥트의 적어도 일부 주위에 배치될 수 있다. 하나 이상의 예시적인 예에서, 하나 이상의 제1 인터커넥트가 제1 기판(106)에 형성될 수 있고 하나 이상의 제2 인터커넥트가 제2 기판(130)에 형성될 수 있다.
도 2는 면-대-면 배열로 제2 화합물 반도체 디바이스에 커플링된 제1 화합물 반도체 디바이스를 포함하는 반도체 디바이스를 형성하기 위한 예시적인 프로세스(200)의 동작을 도시하는 흐름도이다. 프로세스(200)는 202에서, 제1 화합물 반도체 디바이스를 생성하는 단계를 포함할 수 있다. 제1 화합물 반도체 디바이스는 AlGaN/GaN 반도체층을 갖는 제1 기판을 포함할 수 있다. 예를 들어, GaN 기반 채널층이 제1 기판의 표면 상에 배치된다. 또한, AlGaN 기반 장벽층이 GaN 기반 채널층의 적어도 일부 상에 배치될 수 있다. 예시적인 예에서, 제1 기판은 초기 두께로부터 수정된 두께로 트리밍(trimming)될 수 있다. 초기 두께는 약 250 마이크로미터 내지 약 500 마이크로미터일 수 있고 수정된 두께는 약 100 마이크로미터 내지 약 200 마이크로미터, 약 50 마이크로미터 내지 약 150 마이크로미터, 또는 약 150 마이크로미터 내지 약 250 마이크로미터일 수 있다. 또한, 제1 기판은 실리콘 함유 기판, 실리콘 카바이드 함유 기판 또는 사파이어 함유 기판을 포함할 수 있다.
제1 화합물 반도체 디바이스는 또한 하나 이상의 게이트 영역, 하나 이상의 소스 영역 및 하나 이상의 드레인 영역을 포함할 수 있다. 다양한 예에서, 제1 화합물 반도체 디바이스는 화합물 재료 반도체층으로부터 형성된 하나 이상의 트랜지스터를 포함할 수 있다. 하나 이상의 예시적인 예에서, 제1 화합물 반도체 디바이스는 모놀리식 마이크로파 집적 회로의 하나 이상의 트랜지스터를 포함할 수 있다. 하나 이상의 게이트 영역, 하나 이상의 소스 영역 및 하나 이상의 드레인 영역이 AlGaN 장벽층에 포함될 수 있다. 전기 접점이 하나 이상의 게이트 영역, 하나 이상의 소스 영역 및 하나 이상의 드레인 영역에 대응하는 AlGaN 장벽층의 일부 상에 하나 이상의 금속층을 피착함으로써 형성될 수 있다. 하나 이상의 금속층이 하나 이상의 게이트 영역, 하나 이상의 드레인 영역 및 하나 이상의 소스 영역의 위치에 대응하는 패턴에 따라 피착될 수 있다. 패턴은 하나 이상의 마스크층을 사용하여 형성될 수 있다. 또한, 하나 이상의 포토리소그래피 프로세스 및 하나 이상의 에칭 프로세스가 모놀리식 마이크로파 집적 회로의 하나 이상의 트랜지스터의 하나 이상의 게이트 영역, 하나 이상의 드레인 영역 및 하나 이상의 소스에 대한 전기 접점을 포함하는 하나 이상의 패턴화된 금속층을 생성하는 데 사용될 수 있다. 하나 이상의 게이트 영역에 대한 전기 접점이 하나 이상의 금속으로부터 형성될 수 있으며 이를 포함할 수 있다. 예를 들어, 하나 이상의 게이트 전기 접점, 하나 이상의 소스 전기 접점 또는 하나 이상의 드레인 전기 접점 중 적어도 하나는 금 함유 금속 재료로부터 형성되고 이를 포함할 수 있다.
다양한 예에서, 제1 화합물 반도체 디바이스는 또한 제1 기판에 커플링된 캐리어 기판을 포함할 수 있다. 또한, 제1 화합물 반도체 디바이스는 하나 이상의 관통 비아를 포함할 수 있다. 하나 이상의 관통 비아는 하나 이상의 소스 전기 접점 또는 하나 이상의 드레인 전기 접점 중 적어도 하나와 제1 기판에 커플링된 도전층 사이에 전기 접점을 제공할 수 있다. 또한, 하나 이상의 인터커넥트가 모놀리식 마이크로파 집적 회로의 추가적인 전기 피처와 같이, 제1 화합물 반도체 디바이스가 위치되는 전자 디바이스의 추가적인 전기 피처와 제1 화합물 반도체 디바이스의 전기 피처 사이에 전기 접속을 제공하기 위해 또한 형성될 수 있다.
하나 이상의 예시적인 예에서, 하나 이상의 인터커넥트는 제1 기판 내에 위치될 수 있다.
204에서, 프로세스(200)는 제2 화합물 반도체 디바이스를 생성하는 단계를 포함할 수 있다. 제2 화합물 반도체 디바이스는 제1 화합물 반도체 디바이스와 유사할 수 있다. 예를 들어, 제2 화합물 반도체 디바이스는 제2 기판의 표면 상에 배치된 GaN 기반 채널층 및 GaN 기반 채널층의 적어도 일부 상에 배치된 AlGaN 기반 장벽층을 갖는 AlGaN/GaN 반도체층을 갖는 제2 기판을 포함할 수 있다. 하나 이상의 예시적인 예에서, 제2 기판은 약 250 마이크로미터 내지 약 500 마이크로미터의 초기 두께로부터 약 100 마이크로미터 내지 약 200 마이크로미터, 약 50 마이크로미터 내지 약 150 마이크로미터 또는 약 150 마이크로미터 내지 약 250 마이크로미터의 수정된 두께로 트리밍될 수 있다. 또한, 제2 화합물 반도체 디바이스의 제2 기판은 실리콘 함유 기판, 실리콘 카바이드 함유 기판 또는 사파이어 함유 기판을 포함할 수 있다.
제2 화합물 반도체 디바이스는 또한 하나 이상의 게이트 영역, 하나 이상의 소스 영역 및 하나 이상의 드레인 영역을 포함할 수 있다. 다양한 예에서, 제2 화합물 반도체 디바이스는 화합물 재료 반도체층으로부터 형성된 하나 이상의 트랜지스터를 포함할 수 있다. 하나 이상의 예시적인 예에서, 제2 화합물 반도체 디바이스는 모놀리식 마이크로파 집적 회로의 하나 이상의 트랜지스터를 포함할 수 있다. 하나 이상의 게이트 영역, 하나 이상의 소스 영역 및 하나 이상의 드레인 영역이 AlGaN 장벽층에 포함될 수 있다. 전기 접점은 하나 이상의 게이트 영역, 하나 이상의 소스 영역 및 하나 이상의 드레인 영역에 대응하는 AlGaN 장벽층의 일부 상에 하나 이상의 금속층을 피착함으로써 형성될 수 있다. 하나 이상의 금속층은 하나 이상의 게이트 영역, 하나 이상의 드레인 영역 및 하나 이상의 소스 영역의 위치에 대응하는 패턴에 따라 피착될 수 있다. 패턴은 하나 이상의 마스크층을 사용하여 형성될 수 있다.
다양한 예에서, 제2 화합물 반도체 디바이스에 대해 형성된 패턴은 제1 화합물 반도체 디바이스에 대해 형성된 패턴과 상이할 수 있다. 이러한 시나리오에서, 제1 화합물 반도체 디바이스의 게이트 전기 접점, 소스 전기 접점 또는 드레인 전기 접점 중 적어도 하나의 레이아웃은 제2 화합물 반도체 디바이스의 게이트 전기 접점, 소스 전기 접점 또는 드레인 중 적어도 하나의 레이아웃과 상이할 수 있다. 또한, 하나 이상의 포토리소그래피 프로세스 및 하나 이상의 에칭 프로세스가 모놀리식 마이크로파 집적 회로의 하나 이상의 트랜지스터의 하나 이상의 게이트 영역, 하나 이상의 드레인 영역 및 하나 이상의 소스 영역에 대한 전기 접점을 포함하는 하나 이상의 패턴화된 금속층을 생성하는 데 사용될 수 있다. 하나 이상의 게이트 영역에 대한 전기 접점은 하나 이상의 금속으로부터 형성될 수 있으며 이를 포함할 수 있다. 예를 들어, 하나 이상의 게이트 전기 접점, 하나 이상의 소스 전기 접점 또는 하나 이상의 드레인 전기 접점 중 적어도 하나는 금 함유 금속 재료로부터 형성되고 이를 포함할 수 있다. 다양한 예에서, 제2 화합물 반도체 디바이스는 또한 제2 기판에 커플링된 캐리어 기판을 포함할 수 있다.
프로세스(200)는 동작 206에서, 면-대-면 배열로 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 커플링하는 단계를 포함할 수 있다. 하나 이상의 예에서, 제1 화합물 반도체 디바이스는 본딩 재료를 사용하여 제2 화합물 반도체 디바이스에 커플링될 수 있다. 예를 들어, 본딩 재료는 제1 화합물 반도체 디바이스의 하나 이상의 드레인 전기 접점의 적어도 일부, 제1 화합물 반도체 디바이스의 하나 이상의 소스 전기 접점의 적어도 일부, 제2 화합물 반도체 디바이스의 하나 이상의 드레인 전기 접점의 적어도 일부, 제2 화합물 반도체 디바이스의 하나 이상의 소스 전기 접점의 적어도 일부, 또는 이들의 하나 이상의 조합에 도포될 수 있다. 다양한 예에서, 본딩 재료는 제1 화합물 반도체 디바이스의 하나 이상의 게이트 전기 접점 및 제2 화합물 반도체 디바이스의 하나 이상의 게이트 전기 접점에 없을 수 있다. 하나 이상의 예시적인 예에서, 본딩 재료는 알루미늄 게르마늄, 구리 또는 금을 포함할 수 있다.
하나 이상의 예에서, 본딩 재료는 제1 화합물 반도체 디바이스 또는 제2 화합물 반도체 디바이스 중 적어도 하나의 구성 요소 도포된 후에 가열될 수 있다. 예시하자면, 본딩 재료는 약 350℃ 내지 약 500℃, 약 350℃ 내지 약 450℃, 약 400℃ 내지 약 500℃ 또는 약 400℃ 내지 약 450℃의 온도로 가열될 수 있다. 하나 이상의 예시적인 예에서, 본딩 재료는 본딩 재료의 용융 온도보다 높은 온도로 가열될 수 있다. 그 후, 제1 화합물 반도체 디바이스는 가열된 본딩 재료를 사용하여 제2 화합물 반도체 디바이스에 접합될 수 있다. 다양한 예에서, 제1 화합물 반도체 디바이스는 스크린 인쇄 본딩 프로세스를 사용하여 제2 화합물 반도체 디바이스에 커플링될 수 있다.
하나 이상의 추가적인 예에서, 상대적으로 낮은 온도에서 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 커플링하기 위해 제1 본딩 프로세스가 수행된 후 더 높은 온도에서 제2 본딩 프로세스가 수행될 수 있다. 예를 들어, 제1 본딩 프로세스는 제1 화합물 반도체 디바이스의 적어도 일부 및 제2 화합물 반도체 디바이스의 적어도 일부의 표면을 활성화하기 위해 하나 이상의 가스를 사용하여 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 본딩하는 단계를 포함할 수 있다. 하나 이상의 가스는 산소(O2) 또는 질소(N2) 중 적어도 하나를 포함할 수 있다. 제1 본딩 프로세스는 약 15℃ 내지 약 125℃, 약 20℃ 내지 약 100℃, 약 25℃ 내지 약 80℃ 또는 약 20℃ 내지 약 50℃의 온도에서 수행될 수 있다. 제1 본딩 프로세스는 또한 약 0.8 atm 내지 약 1.2 atm의 압력에서 수행될 수 있다. 하나 이상의 예시적인 예에서, 제1 본딩 프로세스는 하나 이상의 플라즈마 활성화 프로세스를 포함할 수 있다.
제1 본딩 프로세스를 사용하여 제1 화합물 반도체 디바이스와 제2 화합물 반도체 디바이스를 초기에 커플링한 후, 제2 본딩 프로세스가 수행될 수 있다. 제2 본딩 프로세스는 제1 화합물 반도체 디바이스 또는 제2 화합물 반도체 디바이스 중 적어도 하나의 표면의 적어도 일부 상에 배치된 본딩 재료를 가열하는 단계를 포함할 수 있다. 본딩 재료는 알루미늄 게르마늄, 구리 또는 금을 포함할 수 있다. 또한, 본딩 재료는 본딩 재료의 용융점보다 높은 온도로 가열될 수 있다. 예시하자면, 본딩 재료는 약 350℃ 내지 약 500℃, 약 350℃ 내지 약 450℃, 약 400℃ 내지 약 500℃ 또는 약 400℃ 내지 약 450℃의 온도로 가열될 수 있다. 제2 본딩 프로세스는 제1 화합물 반도체 디바이스와 제2 화합물 반도체 디바이스 간의 커플링을 강화할 수 있다. 또한, 약 120℃ 이하의 온도에서 제1 본딩 프로세스를 수행한 후 적어도 약 350℃의 온도에서 제2 본딩 프로세스를 수행함으로써, 제1 화합물 반도체 디바이스와 제2 화합물 반도체 디바이스의 재료의 열팽창에 의해 야기될 수 있는 제1 화합물 반도체 디바이스와 제2 화합물 반도체 사이의 오정렬의 양이 최소화될 수 있다.
제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 본딩하는 것은 하나 이상의 캐비티를 생성할 수 있다. 예를 들어, 제1 화합물 반도체 디바이스와 제2 화합물 반도체 디바이스의 커플링은 제1 화합물 반도체 디바이스의 적어도 하나의 게이트 전기 접점 및 제2 화합물 반도체 디바이스의 적어도 하나의 게이트 전기 접점을 포함하는 각각의 캐비티를 갖는 다수의 밀봉식으로 시일링된 캐비티를 생성할 수 있다. 다양한 예에서, 개별 캐비티는 가스로 충진될 수 있다. 가스는 질소 또는 아르곤과 같은 불활성 가스를 포함할 수 있다.
도 3은 면-대-면 배열로 제2 화합물 반도체 디바이스에 커플링된 제1 화합물 반도체 디바이스를 포함하는 반도체 디바이스를 생성하는 예시적인 프로세스(300)를 도시하는 도면이다. 프로세스(300)는 302에서, 제1 화합물 반도체 디바이스(304)를 생성하는 단계를 포함할 수 있다. 제1 화합물 반도체 디바이스(304)는 제1 기판(306)을 포함할 수 있다. 제1 기판(306)은 제1 금속층(308)에 커플링될 수 있다. 또한, 제1 기판(306)은 중합체 본딩 재료(312)를 사용하여 캐리어 기판(310)에 커플링될 수 있다. 하나 이상의 예시적인 예에서, 제1 기판(306)은 SiC 함유 기판을 포함할 수 있다.
또한, 제1 화합물 반도체 디바이스(304)는 제1 화합물 반도체층(314) 및 제2 화합물 반도체층(316)을 포함하는 반도체층을 포함할 수 있다. 다양한 예에서, 적어도 제1 유전체층(318)이 제2 화합물 반도체층(316) 상에 배치될 수 있다. 제1 화합물 반도체층(314)은 채널층을 포함할 수 있고, 제2 화합물 반도체층(316)은 장벽층을 포함할 수 있다. 하나 이상의 예에서, 제1 화합물 반도체층(314)은 GaN 채널층을 포함할 수 있고, 제2 화합물 반도체층(316)은 AlGaN 장벽층을 포함할 수 있다.
제1 게이트 전기 접점(320), 제1 소스 전기 접점(322) 및 제1 드레인 전기 접점(324)과 같은 다수의 제1 전기 접점이 제2 화합물 반도체층(316) 상에 형성될 수 있다. 또한, 제1 관통 비아(326)가 제1 소스 전기 접점(322)을 금속층(308)에 커플링할 수 있다. 제2 유전체층(328)이 제2 화합물 반도체층(316) 상에 배치될 수 있다. 제1 추가 게이트 전기 접점(330), 제1 추가 소스 전기 접점(332) 및 제1 추가 드레인 전기 접점(334)과 같은 추가 전기 접점이 제2 화합물 반도체층(316) 상에 형성될 수 있다. 제1 추가 관통 비아(336)는 제1 추가 소스 전기 접점(332)을 금속층(308)에 커플링할 수 있다. 하나 이상의 예에서, 제1 전기 접점(320, 322, 324)은 제1 HEMT와 같은 제1 트랜지스터를 생성하는 데 사용될 수 있고, 제1 추가 전기 접점(330, 332, 332)은 제2 HEMT와 같은 제2 트랜지스터를 생성하는 데 사용될 수 있다.
338에서, 프로세스(300)는 제2 화합물 반도체 디바이스(340)를 생성하는 단계를 포함할 수 있다. 제2 화합물 반도체 디바이스(340)는 제2 기판(342)을 포함할 수 있다. 하나 이상의 예시적인 예에서, 제2 기판(342)은 SiC 함유 기판을 포함할 수 있다. 제2 화합물 반도체 디바이스(340)는 또한 제1 추가 화합물 반도체층(344) 및 제2 추가 화합물 반도체층(346)을 포함하는 반도체층을 포함할 수 있다. 다양한 예에서, 적어도 제2 유전체층(348)이 제2 추가 화합물 반도체층(346) 상에 배치될 수 있다. 제1 추가 화합물 반도체층(344)은 채널층을 포함할 수 있고, 제2 추가 화합물 반도체층(346)은 장벽층을 포함할 수 있다. 하나 이상의 예에서, 제1 추가 화합물 반도체층(344)은 GaN 채널층을 포함할 수 있고 제2 추가 화합물 반도체층(346)은 AlGaN 장벽층을 포함할 수 있다.
제2 게이트 전기 접점(350), 제2 소스 전기 접점(352) 및 제2 드레인 전기 접점(354)과 같은 다수의 제2 전기 접점이 제2 추가 화합물 반도체층(346) 상에 형성될 수 있다. 제2 추가 게이트 전기 접점(358), 제2 추가 소스 전기 접점(360) 및 제2 추가 드레인 전기 접점(362)과 같은 추가 전기 접점이 제2 추가 화합물 반도체층(346) 상에 형성될 수 있다. 하나 이상의 예에서, 제2 전기 접점(350, 352, 354)은 제1 추가 HEMT와 같은 제1 추가 트랜지스터를 생성하는 데 사용될 수 있고, 제2 추가 전기 접점(358, 360, 362)은 제2 HEMT와 같은 제2 트랜지스터를 생성하는 데 사용될 수 있다.
364에서, 본딩 재료층(366)은 제1 화합물 반도체 디바이스(304)를 제2 화합물 반도체 디바이스(340)에 커플링하기 위해 전기 접점(322, 324, 352, 354) 중 적어도 하나 및 전기 접점(332, 334, 360, 362) 중 적어도 하나에 도포될 수 있다. 본딩 재료층(366)은 하나 이상의 금속을 포함할 수 있다. 다양한 예에서, 제1 화합물 반도체 디바이스(304)는 본딩 재료층(366)을 가열함으로써 제2 화합물 반도체 디바이스(340)에 커플링될 수 있다. 하나 이상의 예에서, 본딩 재료층(366)을 가열하기 전에 하나 이상의 추가 본딩 동작이 발생할 수 있다. 예를 들어, 제1 화합물 반도체 디바이스(304) 또는 제2 화합물 반도체 디바이스(340) 중 적어도 하나의 표면은 제1 화합물 반도체 디바이스(304)와 제2 화합물 반도체 디바이스(340) 사이의 초기 커플링을 생성하기 위해 약 120℃ 이하의 온도에서 수행되는 플라즈마 활성화 프로세스를 사용하여 활성화될 수 있다.
제1 화합물 반도체 디바이스(304)를 제2 화합물 반도체 디바이스(340)에 커플링하는 것은 화합물 반도체 디바이스(368)를 생성할 수 있다. 화합물 반도체 디바이스(368)는 제1 캐비티(370) 및 제2 캐비티(372)를 포함할 수 있다. 제1 캐비티(370)는 게이트 전기 접점(320 및 350)을 포함할 수 있으며, 제2 캐비티(372)는 게이트 전기 접점(330 및 358)을 포함할 수 있다. 게이트 전기 접점(320 및 350)은 제1 캐비티(370) 내의 전기 접점들(320 및 350) 사이에 갭이 존재하도록 서로 커플링되지 않을 수 있다. 또한, 게이트 전기 접점(330 및 358)은 제2 캐비티(372) 내의 전기 접점들(330 및 358) 사이에 갭이 존재하도록 서로 커플링되지 않을 수 있다. 다양한 예에서, 제1 캐비티(370) 및 제2 캐비티(372)는 가스로 충진될 수 있다. 하나 이상의 예에서, 가스는 질소 또는 아르곤을 포함할 수 있다. 또한, 진공이 제1 캐비티(370) 또는 제2 캐비티(372) 중 적어도 하나에 존재할 수 있다. 또한, 제1 캐비티(370) 및 제2 캐비티(372) 중 적어도 하나는 밀봉식으로 시일링될 수 있다. 하나 이상의 추가 예에서, 하나 이상의 정렬 구조체가 제1 화합물 반도체 디바이스(304) 또는 제2 화합물 반도체 디바이스(340) 중 적어도 하나 상에 형성되어 제1 화합물 반도체 디바이스(304)와 제2 화합물 반도체 디바이스(340) 사이의 오정렬의 양을 최소화할 수 있다. 하나 이상의 정렬 구조체는 하나 이상의 정렬 구조체를 형성하는 데 사용되는 하나 이상의 재료층을 피착함으로써 생성될 수 있다. 하나 이상의 정렬 구조체는 하나 이상의 유전체 재료 또는 하나 이상의 금속 재료로 형성될 수 있다. 또한, 하나 이상의 정렬 구조체는 제1 화합물 반도체 디바이스(304) 상에 하나 이상의 정렬 구조체를 형성하는 데 사용되는 적어도 하나의 재료층 상에 포토레지스트의 하나 이상의 제1 층을 피착하고, 제2 화합물 반도체 디바이스(340) 상에 하나 이상의 정렬 구조체를 형성하는 데 사용되는 적어도 하나의 재료층 상에 포토레지스트의 하나 이상의 제2 층을 피착함으로써 생성될 수 있다. 패턴은 하나 이상의 정렬 피처에 대응하는 포토레지스트의 하나 이상의 제2 층 및 포토레지스트의 하나 이상의 제1 층으로 에칭될 수 있다. 제1 화합물 반도체 디바이스(304)가 제2 화합물 반도체 디바이스(340)에 커플링됨에 따라, 제1 화합물 반도체 디바이스(304)와 제2 화합물 반도체 디바이스(340)의 하나 이상의 정렬 피처는 제1 게이트 전기 접점(320)이 제2 게이트 전기 접점(350)과 정렬되고 제1 추가 게이트 전기 접점(330)이 제2 추가 게이트 전기 접점(358)과 정렬되도록 배열될 수 있다.
374에서, 프로세스(300)는 다이 절단 동작 및 필름 프레임으로의 화합물 반도체 디바이스(368)의 릴리징(releasing)을 포함할 수 있다. 화합물 반도체 디바이스(368)를 필름 프레임에 릴리징하는 것은 필름 프레임에 캐리어 기판(310)을 커플링 해제하고 화합물 반도체 디바이스(368)를 커플링하는 것을 포함할 수 있다. 필름 프레임은 도 3에 도시되어 있지 않다. 또한, 다이 절단 동작은 제1 반도체 디바이스(376) 및 제2 반도체 디바이스(378)를 생성하는 데 사용될 수 있다. 각각의 반도체 디바이스(376, 378)는 하나 이상의 트랜지스터의 전기 구성 요소를 포함할 수 있다. 또한, 제1의 수정된 제2 기판(380) 및 제2의 수정된 제2 기판(382)은 제1 반도체 디바이스(376)와 연관된 제2 기판(342)의 부분 내에 오목한 영역을 형성하고 제2 반도체 디바이스(378)와 연관된 제2 기판(342)의 부분 내의 오목한 영역을 형성함으로써 형성될 수 있다. 제2 기판(342)에 형성된 오목한 영역은 제1 반도체 디바이스(376) 및 제2 반도체 디바이스(378)의 동작 중에 생성된 열의 소산을 증가시킬 수 있는 핀(fin)과 같은 형상일 수 있다. 하나 이상의 예시적인 예에서, 제1 반도체 디바이스(376) 또는 제2 반도체 디바이스(378) 중 적어도 하나는 고전자 이동도 트랜지스터로서 동작할 수 있다. 하나 이상의 추가 예에서, 제1 반도체 디바이스(376) 또는 제2 반도체 디바이스(378) 중 적어도 하나는 모놀리식 마이크로파 집적 회로에 포함될 수 있다.
적어도 일부 구현에서, 게이트 전기 접점(348 및 358)과 면-대-면 배열로 배치된 게이트 전기 접점(320 및 330)을 갖는 것은 제1 반도체 디바이스(376) 및 제2 반도체 디바이스(378)의 동작 중에 생성된 전기장의 효과를 최소화할 수 있다. 또한, 제1 반도체 디바이스(376) 또는 제2 반도체 디바이스(378) 중 적어도 하나는 적어도 게이트 폭의 밀리미터(mm) 당 5 와트(W), 적어도 게이트 폭의 mm 당 6 W, 적어도 게이트 폭의 mm 당 7 W, 적어도 게이트 폭의 mm 당 8 W, 적어도 게이트 폭의 mm 당 9W 또는 적어도 게이트 폭의 mm 당 10 W의 전력 밀도를 가질 수 있다. 하나 이상의 예시적인 예에서, 제1 반도체 디바이스(376) 또는 제2 반도체 디바이스(378) 중 적어도 하나는 게이트 폭의 mm 당 약 5 W 내지 게이트 폭의 mm 당 약 2 W, 게이트 폭의 mm 당 6 W 내지 게이트 폭의 mm 당 18 W, 게이트 폭의 mm 당 7 W 내지 게이트 폭의 mm 당 15 W, 게이트 폭의 mm 당 8 W 내지 게이트 폭의 mm 당 12 W, 게이트 폭의 mm 당 6 W 내지 게이트 폭의 mm 당 12 W 또는 게이트 폭의 mm 당 5 W 내지 게이트 폭의 mm 당 10 W의 전력 밀도를 가질 수 있다.
본 주제의 양태의 번호가 매겨진 비제한적인 리스트가 아래에 제시된다.
양태 1. 반도체 디바이스로서, 제1 화합물 반도체 디바이스로서, 제1 화합물 반도체 디바이스는, 제1 장벽층 및 제1 채널층을 포함하는 제1 반도체층으로서, 제1 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제1 반도체층; 및 제1 채널층 상에 배치된 제1 드레인 전기 접점, 제1 소스 전기 접점 및 제1 게이트 전기 접점을 포함하는, 제1 화합물 반도체 디바이스; 및 제2 화합물 반도체 디바이스로서, 제2 화합물 반도체 디바이스는, 제2 장벽층 및 제2 채널층을 포함하는 제2 반도체층으로서, 제2 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제2 반도체층; 및 제2 채널층 상에 배치된 제2 드레인 전기 접점, 제2 소스 전기 접점 및 제2 게이트 전기 접점을 포함하는, 제2 화합물 반도체 디바이스를 포함하고, 제1 화합물 반도체 디바이스 및 제2 화합물 반도체 디바이스는 제1 게이트 전기 접점 및 제2 게이트 전기 접점이 배치되는 캐비티(cavity)를 형성하는 면-대-면(face-to-face) 배열로 커플링된다.
양태 2. 양태 1의 반도체 디바이스에 있어서, 제1 게이트 전기 접점과 제2 게이트 전기 접점 사이에 갭이 존재하고; 갭은 약 5 나노미터 내지 약 40 나노미터이다.
양태 3. 양태 1 또는 2의 반도체 디바이스에 있어서, 제1 소스 전기 접점은 제1 소스 전기 접점과 제2 소스 전기 접점 사이에 배치된 본딩 재료의 양에 의해 제2 소스 전기 접점에 커플링되고; 제1 드레인 전기 접점은 제1 드레인 전기 접점과 제2 드레인 전기 접점 사이에 배치된 본딩 재료의 추가 양에 의해 제2 드레인 전기 접점에 커플링된다.
양태 4. 양태 3의 반도체 디바이스에 있어서, 본딩 재료는 알루미늄 게르마늄, 구리 또는 금 중 적어도 하나를 포함하고; 질소 또는 아르곤을 포함하는 가스가 캐비티에 존재한다.
양태 5. 양태 1 내지 4 중 어느 하나의 반도체 디바이스에 있어서, 제1 화합물 반도체 디바이스는 제1 장벽층에 커플링된 기판; 기판에 커플링된 금속층; 제1 반도체층 및 기판에 배치된 하나 이상의 관통 비아(thru via)를 포함하고; 하나 이상의 관통 비아는 금속층을 제1 소스 전기 접점 또는 제2 소스 전기 접점 중 적어도 하나에 전기적으로 연결한다.
양태 6. 양태 5의 반도체 디바이스에 있어서, 기판은 실리콘 카바이드(SiC)를 포함하고; 하나 이상의 인터커넥트가 기판 내에 형성된다.
양태 7. 양태 1 내지 6 중 어느 하나의 반도체 디바이스에 있어서, 제2 화합물 반도체 디바이스는 제2 장벽층에 커플링된 추가 기판을 포함하고; 하나 이상의 오목한 영역이 추가 기판으로부터 형성되고, 하나 이상의 오목한 영역은 화합물 반도체 디바이스의 사용 동안 생성된 열을 소산하기 위해 하나 이상의 핀(fin)을 형성한다.
양태 8. 양태 1 내지 7 중 어느 하나의 반도체 디바이스에 있어서, 화합물 반도체 디바이스는 약 25 GHz 내지 약 35 GHz의 주파수들에서 적어도 밀리미터 게이트 폭 당 약 8 와트 내지 밀리미터 게이트 폭 당 약 12 와트의 전력 밀도를 갖는다.
양태 9. 화합물 반도체 디바이스를 제조하는 프로세스로서, 제1 화합물 반도체 디바이스를 생성하는 단계로서, 상기 제1 화합물 반도체 디바이스는, 제1 장벽층 및 제1 채널층을 포함하는 제1 반도체층으로서, 제1 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제1 반도체층; 및 제1 채널층 상에 배치된 제1 드레인 전기 접점, 제1 소스 전기 접점 및 제1 게이트 전기 접점을 포함하는, 제1 화합물 반도체 디바이스를 생성하는 단계; 제2 화합물 반도체 디바이스를 생성하는 단계로서, 제2 화합물 반도체 디바이스는, 제2 장벽층 및 제2 채널층을 포함하는 제2 반도체층으로서, 제2 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제2 반도체층; 및 제2 채널층 상에 배치된 제2 드레인 전기 접점, 제2 소스 전기 접점 및 제2 게이트 전기 접점을 포함하는, 제2 화합물 반도체 디바이스를 생성하는 단계; 및 화합물 반도체 디바이스를 생성하기 위해 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 면-대-면 배열로 커플링하는 단계를 포함한다.
양태 10. 양태 9의 프로세스에 있어서, 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 커플링하기 위해 제1 화합물 반도체 디바이스 또는 제2 화합물 반도체 디바이스 중 적어도 하나의 적어도 일부에 본딩 재료를 도포하는 단계를 포함한다.
양태 11. 양태 10의 프로세스에 있어서, 본딩 재료는 알루미늄 게르마늄, 구리 또는 금 중 적어도 하나를 포함한다.
양태 12. 양태 10 또는 11의 프로세스에 있어서, 가열된 본딩 재료를 생성하기 위해 본딩 재료를 약 375℃ 내지 약 450℃의 온도로 가열하는 단계를 포함하고; 제1 화합물 반도체 디바이스는 가열된 본딩 재료를 사용하여 제2 화합물 반도체 디바이스에 커플링된다.
양태 13. 양태 10 내지 12 중 어느 하나의 프로세스에 있어서, 본딩 재료는 제1 드레인 전기 접점 또는 제2 드레인 전기 접점 중 적어도 하나에 도포되고, 본딩 재료는 제1 소스 전기 접점 또는 제1 드레인 전기 접점 중 적어도 하나에 도포된다.
양태 14. 양태 10 내지 13 중 어느 하나의 프로세스에 있어서, 제1 화합물 반도체 디바이스를 제2 화합물 반도체 디바이스에 커플링하기 위해 제1 화합물 반도체 디바이스 또는 제2 화합물 반도체 디바이스 중 적어도 하나의 하나 이상의 표면을 활성화하는 하나 이상의 동작을 수행하는 단계를 포함한다.
양태 15. 양태 14의 프로세스에 있어서, 하나 이상의 표면은 산소 함유 가스를 사용하여 120℃ 이하의 온도에서 수행되는 플라즈마 활성화 프로세스를 사용하여 활성화된다.
양태 16. 양태 15의 프로세스에 있어서, 하나 이상의 표면을 활성화하기 위해 하나 이상의 동작을 수행한 후 본딩 재료를 가열하는 단계를 포함한다.
양태 17. 양태 9 내지 16 중 어느 하나의 프로세스에 있어서, 제1 화합물 반도체 디바이스는 상기 제1 반도체층에 커플링되는 기판을 포함하고, 제1 기판은 추가 본딩 재료에 의해 캐리어 기판에 커플링되며, 추가 본딩 재료는 중합체 본딩 재료를 포함한다.
양태 18. 양태 17의 프로세스에 있어서, 캐리어 기판을 제거하는 단계; 복수의 화합물 반도체 디바이스를 생성하기 위해 반도체 다이를 절단하는 단계를 포함하고, 개별 화합물 반도체 디바이스들은, 본딩 재료의 양에 의해 제2 화합물 반도체 디바이스의 적어도 하나의 제2 드레인 전기 접점에 커플링된 제1 화합물 반도체 디바이스의 적어도 하나의 제1 드레인 전기 접점; 본딩 재료의 추가량에 의해 제2 화합물 반도체 디바이스의 적어도 하나의 제2 소스 전기 접점에 커플링된 제1 화합물 반도체 디바이스의 적어도 하나의 제1 소스 전기 접점; 및 제1 화합물 반도체 디바이스의 적어도 하나의 제1 게이트 전기 접점 및 제2 화합물 반도체 디바이스의 적어도 하나의 제2 게이트 전기 접점을 포함하는 캐비티를 포함한다.
양태 19. 양태 9 내지 18 중 어느 하나의 프로세스에 있어서, 화합물 반도체 디바이스는 면-대-면 배열로 배치된 제1 게이트 전기 접점 및 제2 게이트 전기 접점을 포함하는 캐비티를 포함하고; 제1 게이트 전기 접점과 제2 게이트 전기 접점 사이에 갭이 존재한다.
양태 20. 양태 19의 프로세스에 있어서, 캐비티는 불활성 가스로 충진된다.
본원에 설명된 비제한적인 양태 또는 예의 각각은 그 자체로 존재할 수 있거나 다른 예 중 하나 이상과 다양한 순열 또는 조합으로 결합될 수 있다.
위의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 도면은 예시의 방식으로 본 발명이 실시될 수 있는 특정 실시예를 도시한다. 이러한 구현은 또한 본원에서 "예"로 칭해진다. 이러한 예는 도시되거나 설명된 것 이외의 요소를 포함할 수 있다. 그러나, 본 발명자들은 또한 도시되거나 설명된 해당 요소만이 제공되는 예를 고려한다. 또한, 본 발명자들은 본원에 도시되거나 설명된 특정 예(또는 그 하나 이상의 그 양태)와 관련하여 또는 다른 예(또는 그 하나 이상의 그 양태)와 관련하여 도시되거나 설명된 해당 요소의 임의의 조합 또는 순열을 사용하는 예(또는 그 하나 이상의 그 양태)를 고려한다.
본 문서와 참조로 통합된 문서 간에 불일치하는 용법의 경우, 본 문서에서의 용법이 우선한다.
본 문서에서, "어느(a)" 또는 "어떤(an)"이라는 용어는 특허 문서에서 일반적인 것처럼 "적어도 하나" 또는 "하나 이상"의 임의의 다른 경우나 용법과 독립적으로 하나 이상을 포함하는 데 사용된다. 본 문서에서, "또는"이라는 용어는 달리 나타내지 않는 한 "A 또는 B"는 "A이지만 B는 아님", "B이지만 A는 아님" 및 "A 및 B"를 포함하도록 비배타적인 또는을 지칭하는 데 사용된다. 본 문서에서, "포함하는(including)" 및 "여기서(in which)"라는 용어는 각각의 "포함하는(comprising)" 및 "여기서(wherein)"이라는 용어의 평이한 영어 등가물로서 사용된다. 또한, 이하의 청구항에서, "포함하는(including)" 및 "포함하는(comprising)"이라는 용어는 개방형이며, 즉, 청구항에서 이러한 용어 뒤에 나열되는 요소에 추가하여 요소를 포함하는 시스템, 디바이스, 물품, 조성, 공식 또는 프로세스는 여전히 해당 청구항의 범위 내에 속하는 것으로 간주된다. 또한, 아래의 청구항에서, "제1", "제2" 및 "제3" 등의 용어는 단지 라벨로서 사용되며, 그 객체에 수치적 요건을 부여하기 위한 것이 아니다.
위의 설명은 예시를 위한 것이며 제한적인 것이 아니다. 예를 들어, 상술한 예(또는 하나 이상의 그 양태)는 서로 조합하여 사용될 수 있다. 위의 설명을 검토하는 본 기술 분야의 통상의 기술자에 의해서와 같이 다른 구현이 사용될 수 있다. 요약서는 독자가 기술 개시의 특성을 신속하게 확인할 수 있도록 37 C.F.R.§1.72(b)를 준수하도록 제공된다. 이는 청구항의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않는다는 이해로 제출된다. 또한, 위의 상세한 설명에서, 본 개시를 간소화하기 위해 다양한 특징이 함께 그룹화될 수 있다. 이는 청구되지 않은 개시된 특징이 임의의 청구항에 필수적이라는 것을 의도하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 주제는 특정한 개시된 구현의 모든 특징보다 적게 있을 수 있다. 따라서, 이하의 청구항은 본원에서 예 또는 구현으로서 상세한 설명에 통합되며, 각각의 청구항은 별도의 구현으로서 그 자체로 존재하며, 이러한 구현은 다양한 조합 또는 순열로 서로 조합될 수 있는 것으로 간주된다. 본 발명의 범위는 이러한 청구항이 부여받는 등가물의 전체 범위와 함께 첨부된 청구항을 참조하여 결정되어야 한다.

Claims (20)

  1. 반도체 디바이스로서,
    제1 화합물 반도체 디바이스로서, 상기 제1 화합물 반도체 디바이스는,
    제1 장벽층 및 제1 채널층을 포함하는 제1 반도체층으로서, 상기 제1 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제1 반도체층; 및
    상기 제1 채널층 상에 배치된 제1 드레인 전기 접점, 제1 소스 전기 접점 및 제1 게이트 전기 접점을 포함하는, 제1 화합물 반도체 디바이스; 및
    제2 화합물 반도체 디바이스로서, 상기 제2 화합물 반도체 디바이스는,
    제2 장벽층 및 제2 채널층을 포함하는 제2 반도체층으로서, 상기 제2 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제2 반도체층; 및
    상기 제2 채널층 상에 배치된 제2 드레인 전기 접점, 제2 소스 전기 접점 및 제2 게이트 전기 접점을 포함하는, 제2 화합물 반도체 디바이스를 포함하고,
    상기 제1 화합물 반도체 디바이스 및 상기 제2 화합물 반도체 디바이스는 상기 제1 게이트 전기 접점 및 상기 제2 게이트 전기 접점이 배치되는 캐비티(cavity)를 형성하는 면-대-면(face-to-face) 배열로 커플링되는, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제1 게이트 전기 접점과 상기 제2 게이트 전기 접점 사이에 갭이 존재하고;
    상기 갭은 약 5 나노미터 내지 약 40 나노미터인, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 제1 소스 전기 접점은 상기 제1 소스 전기 접점과 상기 제2 소스 전기 접점 사이에 배치된 본딩 재료의 양에 의해 상기 제2 소스 전기 접점에 커플링되고;
    상기 제1 드레인 전기 접점은 상기 제1 드레인 전기 접점과 상기 제2 드레인 전기 접점 사이에 배치된 상기 본딩 재료의 추가 양에 의해 상기 제2 드레인 전기 접점에 커플링되는, 반도체 디바이스.
  4. 청구항 3에 있어서,
    상기 본딩 재료는 알루미늄 게르마늄, 구리 또는 금 중 적어도 하나를 포함하고;
    질소 또는 아르곤을 포함하는 가스가 상기 캐비티에 존재하는, 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 제1 화합물 반도체 디바이스는,
    상기 제1 장벽층에 커플링된 기판;
    상기 기판에 커플링된 금속층;
    상기 제1 반도체층 및 상기 기판에 배치된 하나 이상의 관통 비아(thru via)를 포함하고;
    상기 하나 이상의 관통 비아는 상기 금속층을 상기 제1 소스 전기 접점 또는 상기 제2 소스 전기 접점 중 적어도 하나에 전기적으로 연결하는, 반도체 디바이스.
  6. 청구항 5에 있어서,
    상기 기판은 실리콘 카바이드(SiC)를 포함하고;
    하나 이상의 인터커넥트가 상기 기판 내에 형성되는, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제2 화합물 반도체 디바이스는 상기 제2 장벽층에 커플링된 추가 기판을 포함하고;
    하나 이상의 오목한 영역이 상기 추가 기판으로부터 형성되고, 상기 하나 이상의 오목한 영역은 상기 화합물 반도체 디바이스의 사용 동안 생성된 열을 소산하기 위해 하나 이상의 핀(fin)을 형성하는, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 화합물 반도체 디바이스는 약 25 GHz 내지 약 35 GHz의 주파수들에서 적어도 밀리미터 게이트 폭 당 약 8 와트 내지 밀리미터 게이트 폭 당 약 12 와트의 전력 밀도를 갖는, 반도체 디바이스.
  9. 화합물 반도체 디바이스를 생성하는 프로세스로서,
    제1 화합물 반도체 디바이스를 생성하는 단계로서, 상기 제1 화합물 반도체 디바이스는,
    제1 장벽층 및 제1 채널층을 포함하는 제1 반도체층으로서, 상기 제1 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제1 반도체층; 및
    상기 제1 채널층 상에 배치된 제1 드레인 전기 접점, 제1 소스 전기 접점 및 제1 게이트 전기 접점을 포함하는, 제1 화합물 반도체 디바이스를 생성하는 단계;
    제2 화합물 반도체 디바이스를 생성하는 단계로서, 상기 제2 화합물 반도체 디바이스는,
    제2 장벽층 및 제2 채널층을 포함하는 제2 반도체층으로서, 상기 제2 채널층은 13족 원소 및 15족 원소를 갖는 화합물 재료로 구성된, 제2 반도체층; 및
    상기 제2 채널층 상에 배치된 제2 드레인 전기 접점, 제2 소스 전기 접점 및 제2 게이트 전기 접점을 포함하는, 제2 화합물 반도체 디바이스를 생성하는 단계; 및
    상기 화합물 반도체 디바이스를 생성하기 위해 상기 제1 화합물 반도체 디바이스를 상기 제2 화합물 반도체 디바이스에 면-대-면 배열로 커플링하는 단계를 포함하는, 프로세스.
  10. 청구항 9에 있어서,
    상기 제1 화합물 반도체 디바이스를 상기 제2 화합물 반도체 디바이스에 커플링하기 위해 상기 제1 화합물 반도체 디바이스 또는 상기 제2 화합물 반도체 디바이스 중 적어도 하나의 적어도 일부에 본딩 재료를 도포하는 단계를 포함하는, 프로세스.
  11. 청구항 10에 있어서,
    상기 본딩 재료는 알루미늄 게르마늄, 구리 또는 금 중 적어도 하나를 포함하는, 프로세스.
  12. 청구항 10에 있어서,
    가열된 본딩 재료를 생성하기 위해 상기 본딩 재료를 약 375℃ 내지 약 450℃의 온도로 가열하는 단계를 포함하고;
    상기 제1 화합물 반도체 디바이스는 상기 가열된 본딩 재료를 사용하여 상기 제2 화합물 반도체 디바이스에 커플링되는, 프로세스.
  13. 청구항 10에 있어서,
    상기 본딩 재료는 상기 제1 드레인 전기 접점 또는 상기 제2 드레인 전기 접점 중 적어도 하나에 도포되고, 상기 본딩 재료는 상기 제1 소스 전기 접점 또는 상기 제1 드레인 전기 접점 중 적어도 하나에 도포되는, 프로세스.
  14. 청구항 10에 있어서,
    상기 제1 화합물 반도체 디바이스를 상기 제2 화합물 반도체 디바이스에 커플링하기 위해 상기 제1 화합물 반도체 디바이스 또는 상기 제2 화합물 반도체 디바이스 중 적어도 하나의 하나 이상의 표면을 활성화하는 하나 이상의 동작을 수행하는 단계를 포함하는, 프로세스.
  15. 청구항 14에 있어서,
    상기 하나 이상의 표면은 산소 함유 가스를 사용하여 120℃ 이하의 온도에서 수행되는 플라즈마 활성화 프로세스를 사용하여 활성화되는, 프로세스.
  16. 청구항 15에 있어서,
    상기 하나 이상의 표면을 활성화하기 위해 상기 하나 이상의 동작을 수행한 후 상기 본딩 재료를 가열하는 단계를 포함하는, 프로세스.
  17. 청구항 9에 있어서,
    상기 제1 화합물 반도체 디바이스는 상기 제1 반도체층에 커플링되는 기판을 포함하고, 상기 제1 기판은 추가 본딩 재료에 의해 캐리어 기판에 커플링되며, 상기 추가 본딩 재료는 중합체 본딩 재료를 포함하는, 프로세스.
  18. 청구항 17에 있어서,
    상기 캐리어 기판을 제거하는 단계;
    복수의 화합물 반도체 디바이스를 생성하기 위해 반도체 다이를 절단하는 단계를 포함하고, 개별 화합물 반도체 디바이스들은,
    본딩 재료의 양에 의해 상기 제2 화합물 반도체 디바이스의 적어도 하나의 제2 드레인 전기 접점에 커플링된 상기 제1 화합물 반도체 디바이스의 적어도 하나의 제1 드레인 전기 접점;
    상기 본딩 재료의 추가량에 의해 상기 제2 화합물 반도체 디바이스의 적어도 하나의 제2 소스 전기 접점에 커플링된 상기 제1 화합물 반도체 디바이스의 적어도 하나의 제1 소스 전기 접점; 및
    상기 제1 화합물 반도체 디바이스의 적어도 하나의 제1 게이트 전기 접점 및 상기 제2 화합물 반도체 디바이스의 적어도 하나의 제2 게이트 전기 접점을 포함하는 캐비티를 포함하는, 프로세스.
  19. 청구항 9에 있어서,
    상기 화합물 반도체 디바이스는 면-대-면 배열로 배치된 상기 제1 게이트 전기 접점 및 상기 제2 게이트 전기 접점을 포함하는 캐비티를 포함하고;
    상기 제1 게이트 전기 접점과 상기 제2 게이트 전기 접점 사이에 갭이 존재하는, 프로세스.
  20. 청구항 19에 있어서,
    상기 캐비티는 불활성 가스로 충진되는, 프로세스.
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