JP2022081809A - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

半導体装置、半導体装置の製造方法及び電子装置 Download PDF

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Abstract

【課題】接合される基板及びダイヤモンド層に設けられるビア配線の断線を抑えた高性能の半導体装置を実現する。【解決手段】半導体装置１Ａは、基板１０及びそれと接合されるダイヤモンド層３０を含む。基板１０は、一方の面１０ｂから他方の面１０ａまで貫通するビアホール１１の縁部１１ａに、面１０ｂに対して傾斜した傾斜面１２を有する。ダイヤモンド層３０は、一方の面３０ｂから基板１０と接合される他方の面３０ａまで貫通し、縁部３１ａが傾斜面１２のその外縁１２ａよりも内側の部位と対向するビアホール３１を有する。基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間には、ビアホール１１，３１と連通するビアホール４１を有する埋め込み層４０が設けられる。これにより、ビアホール１１，４１，３１の内面に設けられるビア配線６０の断線が抑えられ、半導体装置１Ａの性能の低下が抑えられる。【選択図】図９

Description

本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
動作に伴って発熱する半導体チップ等の発熱性の基板に、ヒートスプレッダを貼り付け、放熱を行う技術が知られている。放熱性を高めるため、比較的熱伝導率の高いＣｕ（銅）、更にＣｕよりも熱伝導率の高いダイヤモンドの層を、ヒートスプレッダとして用いる技術が知られている。ヒートスプレッダとしてダイヤモンド層を用いる技術に関し、基板にビアホールを形成してそこにビア配線を形成し、接地のため、ダイヤモンド層にビアホールを形成し、基板との接合後、ダイヤモンド層のビアホール内にビア配線を形成する手法が知られている。
特開２０２０－２７９１２号公報
ダイヤモンド層を用いる半導体装置では、ビアホールを形成した基板にダイヤモンド層を接合し、そのダイヤモンド層に基板のビアホールと連通するビアホールを形成し、基板とダイヤモンド層の両ビアホールにビア配線を同時形成する手法が用いられる場合がある。
この場合、ダイヤモンド層との接合前の、ビアホールを形成した基板の準備過程、例えば平坦化のための研磨で、そのビアホールの縁部に、ダイヤモンド層との接合面に対して傾斜した傾斜面が形成されることがある。このような状態から、基板にダイヤモンド層を接合すると、傾斜面が形成された基板のビアホールの縁部とダイヤモンド層との間に空隙が形成され得る。そして、基板に接合されたダイヤモンド層に、基板のビアホールと連通するサイズのビアホールを形成し、基板とダイヤモンド層の両ビアホールにビア配線を同時形成すると、当該空隙の部位でビア配線が断線してしまうことが起こり得る。このようなビア配線の断線は、半導体装置の性能の低下を招く恐れがある。
１つの側面では、本発明は、基板及びそれと接合されるダイヤモンド層に設けられるビア配線の断線を抑えた高性能の半導体装置を実現することを目的とする。
１つの態様では、第１面と、前記第１面とは反対側の第２面と、前記第２面から前記第１面まで貫通する第１ビアホールとを有し、前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を有する基板と、前記基板の前記第２面と接合される第３面と、前記第３面とは反対側の第４面と、前記第４面から前記第３面まで貫通する第２ビアホールとを有し、前記第３面側の前記第２ビアホールの縁部が、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向するダイヤモンド層と、前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間に設けられ、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを有する埋め込み層と、前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面に設けられたビア配線とを含む半導体装置が提供される。
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
１つの側面では、基板及びそれと接合されるダイヤモンド層に設けられるビア配線の断線を抑えた高性能の半導体装置を実現することが可能になる。
半導体装置の例について説明する図である。 表面活性化接合について説明する図である。 原子拡散接合について説明する図である。 半導体装置の形成方法の一例について説明する図（その１）である。 半導体装置の形成方法の一例について説明する図（その２）である。 半導体装置の形成方法の一例について説明する図（その３）である。 ビア配線の断線を回避するための一手法について説明する図（その１）である。 ビア配線の断線を回避するための一手法について説明する図（その２）である。 第１の実施の形態に係る半導体装置の一例について説明する図である。 第１の実施の形態に係る半導体装置の変形例について説明する図である。 第１の実施の形態に係る半導体装置の放熱性について説明する図である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。 第２の実施の形態に係る半導体装置の一例について説明する図である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第３の実施の形態に係る半導体パッケージの一例について説明する図である。 第４の実施の形態に係る力率改善回路の一例について説明する図である。 第５の実施の形態に係る電源装置の一例について説明する図である。 第６の実施の形態に係る増幅器の一例について説明する図である。
まず、半導体装置の例について述べる。
図１は半導体装置の例について説明する図である。図１（Ａ）には半導体装置の第１の例の要部断面図を模式的に示している。図１（Ｂ）には半導体装置の第２の例の要部断面図を模式的に示している。
図１（Ａ）に示す半導体装置１０００Ａは、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）を備える半導体装置の一例である。半導体装置１０００Ａは、下地基板１０１１及びそれに積層される半導体層１０１２を含む基板１０１０を有する。例えば、下地基板１０１１にＳｉＣ（シリコンカーバイド）が用いられ、半導体層１０１２にＧａＮ（窒化ガリウム）等の窒化物半導体が用いられる。半導体装置１０００Ａは、基板１０１０の半導体層１０１２側の面１０１０ａに設けられ半導体層１０１２に形成されるトランジスタと接続されるゲート電極１０３０、ソース電極１０４０及びドレイン電極１０５０を有する。半導体装置１０００Ａは更に、基板１０１０の半導体層１０１２側の面１０１０ａに設けられるエッチングストッパ１０６０を有する。
ゲート電極１０３０、ソース電極１０４０、ドレイン電極１０５０及びエッチングストッパ１０６０には、例えば、金属が用いられる。エッチングストッパ１０６０は、金属配線１０７０を通じてソース電極１０４０と接続される。金属配線１０７０には、絶縁膜（図示せず）の上に形成される金属層や、ワイヤ等が用いられる。半導体装置１０００Ａには、基板１０１０（その下地基板１０１１及び半導体層１０１２）を貫通してエッチングストッパ１０６０に達するビアホール１０８０が設けられる。エッチングストッパ１０６０は、ビアホール１０８０をエッチングにより形成する際の基板１０１０の面１０１０ｂ側からのエッチングを停止させる機能のほか、ソース電極１０４０と接続される電極層としての機能を有する。ビアホール１０８０の内面には、ビア配線１０９０が設けられる。ビア配線１０９０は、基板１０１０の面１０１０ａとは反対側の面１０１０ｂに設けられる配線１１００と連続するように設けられる。ビア配線１０９０及び配線１１００には、例えば、金属が用いられる。
半導体装置１０００Ａにおいて、配線１１００は、グランド（ＧＮＤ）電位に設定される。ソース電極１０４０は、金属配線１０７０、エッチングストッパ１０６０、ビア配線１０９０及び配線１１００を通じて、ＧＮＤ接続される。ビア配線１０９０を通じてソース電極１０４０をＧＮＤ接続する構造は、ソースインダクタンスを小さくすることが可能な構造の１つであり、特性面で有利となる。
ところで、半導体装置は、動作に伴い発熱し、その熱によってトランジスタの特性劣化が生じる場合がある。これまで、そのような熱の影響を抑えてトランジスタを動作させるための各種放熱技術が提案されている。放熱技術の１つとして、熱伝導率の高いダイヤモンド層をヒートスプレッダ（又はヒートシンク）として用いる技術が知られている。
図１（Ｂ）に示す半導体装置１０００Ｂは、ダイヤモンド層１１１０をヒートスプレッダとして用いた半導体装置の一例である。
例えば、半導体装置１０００Ｂでは、基板１０１０（その下地基板１０１１）が薄化され、その薄化された基板１０１０の面１０１０ｂに、ダイヤモンド層１１１０の一方の面１１１０ａが接合される。基板１０１０が薄化されると、動作に伴い発熱するトランジスタとダイヤモンド層１１１０との間の熱抵抗が低減され、放熱性に有利となる。半導体装置１０００Ｂでは、ダイヤモンド層１１１０、基板１０１０（その下地基板１０１１及び半導体層１０１２）を貫通してエッチングストッパ１０６０に達するビアホール１０８０が設けられる。そのビアホール１０８０の内面に、ダイヤモンド層１１１０の基板１０１０側の面１１１０ａとは反対側の面１１１０ｂに設けられる配線１１００と連続するビア配線１０９０が設けられる。図１（Ｂ）に示す半導体装置１０００Ｂは、このような構成を有する点で、上記図１（Ａ）に示した半導体装置１０００Ａと相違する。
半導体装置１０００Ｂでは、基板１０１０に接合される高熱伝導率のダイヤモンド層１１１０をヒートスプレッダとして機能させる。これにより、基板１０１０に形成されて動作に伴い発熱するトランジスタの放熱性を高め、熱によるその特性劣化を抑えることが期待されている。
ここで、基板１０１０とダイヤモンド層１１１０との接合について説明する。
上記のような半導体装置１０００Ｂでは、基板１０１０とダイヤモンド層１１１０との接合界面に熱抵抗（界面熱抵抗）が生じ得る。基板１０１０とダイヤモンド層１１１０との間の界面熱抵抗が大きいと、基板１０１０からダイヤモンド層１１１０への熱伝導効率が低下してしまい、ヒートスプレッダを用いる効果、ヒートスプレッダとしてダイヤモンド層１１１０を用いる効果が弱まってしまう。そのため、基板１０１０とダイヤモンド層１１１０との接合には、表面活性化接合や原子拡散接合といった、比較的界面熱抵抗が小さくなる手法が採用される。表面活性化接合の例について図２を参照して、また、原子拡散接合の例について図３を参照して、それぞれ説明する。
図２は表面活性化接合について説明する図である。図２（Ａ）には研磨工程の一例を模式的に示している。図２（Ｂ）には表面活性化工程の一例を模式的に示している。図２（Ｃ）には接合工程の一例を模式的に示している。
表面活性化接合では、図２（Ａ）に示すように、基板１０１０の、ダイヤモンド層１１１０と接合される側の面１０１０ｂが、研磨により平坦化され、同様に、ダイヤモンド層１１１０の、基板１０１０と接合される側の面１１１０ａが、研磨により平坦化される。次いで、研磨された基板１０１０及びダイヤモンド層１１１０が、図２（Ｂ）に示すように、真空中に配置され、研磨された基板１０１０の面１０１０ｂ及びダイヤモンド層１１１０の面１１１０ａに対し、Ａｒ（アルゴン）等のビーム１１２０が照射される。これにより、基板１０１０の面１０１０ｂ及びダイヤモンド層１１１０の面１１１０ａが活性化される。そして、図２（Ｃ）に示すように、真空中で荷重がかけられ、活性化された基板１０１０の面１０１０ｂとダイヤモンド層１１１０の面１１１０ａとが直接接合される。表面活性化接合では、基板１０１０とダイヤモンド層１１１０との接合界面に接着剤等の材料を用いないため、非常に低い界面熱抵抗を実現することができる。
また、図３は原子拡散接合について説明する図である。図３（Ａ）には研磨工程の一例を模式的に示している。図３（Ｂ）には金属層形成工程の一例を模式的に示している。図３（Ｃ）には接合工程の一例を模式的に示している。
原子拡散接合では、図３（Ａ）に示すように、基板１０１０の、ダイヤモンド層１１１０と接合される側の面１０１０ｂが、研磨により平坦化され、同様に、ダイヤモンド層１１１０の、基板１０１０と接合される側の面１１１０ａが、研磨により平坦化される。次いで、研磨された基板１０１０及びダイヤモンド層１１１０が、図３（Ｂ）に示すように、真空中に配置され、研磨された基板１０１０の面１０１０ｂ及びダイヤモンド層１１１０の面１１１０ａに対し、それぞれ金属層１１３１及び金属層１１３２が形成される。金属層１１３１及び金属層１１３２の形成には、スパッタ法等が用いられる。そして、図３（Ｃ）に示すように、真空中で荷重がかけられ、基板１０１０の面１０１０ｂに形成された金属層１１３１及びダイヤモンド層１１１０の面１１１０ａに形成された金属層１１３２が接触され、金属原子の相互拡散により一体化され、金属層１１３０が形成される。これにより、基板１０１０とダイヤモンド層１１１０とが、一体化された金属層１１３０を介して接合される。原子拡散接合では、基板１０１０とダイヤモンド層１１１０との接合界面に形成される金属層１１３０に、比較的熱伝導率が低く且つ薄いものを用いることで、低い界面熱抵抗を実現することができる。
上記のような表面活性化接合でも原子拡散接合でも、接合に先立ち、基板１０１０とダイヤモンド層１１１０との接合面の研磨による平坦化が行われる。
次に、半導体装置１０００Ｂの形成方法について説明する。
図４～図６は半導体装置の形成方法の一例について説明する図である。図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）には、半導体装置形成の各工程の要部断面図を模式的に示している。
まず、図４（Ａ）に示すような構造体１００１が準備される。構造体１００１は、下地基板１０１１及びそれに積層される半導体層１０１２を含む基板１０１０を有する。構造体１００１は更に、基板１０１０の半導体層１０１２側の面１０１０ａに設けられるゲート電極１０３０、ソース電極１０４０、ドレイン電極１０５０及びエッチングストッパ１０６０を有する。半導体層１０１２には、ＨＥＭＴ等のトランジスタが形成され、ゲート電極１０３０、ソース電極１０４０及びドレイン電極１０５０は、そのトランジスタと接続される。エッチングストッパ１０６０は、金属配線１０７０を用いてソース電極１０４０と接続される。
準備された構造体１００１に対し、図４（Ｂ）に示すように、その基板１０１０の面１０１０ａとは反対側の面１０１０ｂ、即ち、下地基板１０１１側の面１０１０ｂに、エッチングストッパ１０６０に対応する位置に開口部１１４１を有するＮｉ（ニッケル）等のエッチングマスク１１４０が形成される。そして、それをマスクにしたドライエッチングが行われ、基板１０１０を貫通してエッチングストッパ１０６０に達するビアホール１１５０が形成される。
ビアホール１１５０の形成後、図５（Ａ）に示すように、そのドライエッチングに用いられたエッチングマスク１１４０が研磨により除去され、更に基板１０１０の面１０１０ｂが研磨により平坦化される。ここで、ビアホール１１５０の形成後の基板１０１０の研磨においては、基板１０１０の面１０１０ｂ側のビアホール１１５０の縁部１１５１ａの角１１５１ｂに負荷がかかり易い。そのため、ビアホール１１５０の角１１５１ｂが研磨により削られ、ビアホール１１５０の縁部１１５１ａに傾斜面１１５２が形成される。例えば、幅Ｈ０が３０μｍ～１００μｍ程度、深さＶ０が３０ｎｍ以上といったサイズで角１１５１ｂが削られ、ビアホール１１５０の縁部１１５１ａに傾斜面１１５２が形成される。
基板１０１０の研磨と同様に、基板１０１０と接合されるダイヤモンド層１１１０の研磨が行われる。この研磨では、ダイヤモンド層１１１０の、基板１０１０の研磨後の面１０１０ｂと接合される面１１１０ａが研磨により平坦化される。そして、図５（Ｂ）に示すように、基板１０１０及びダイヤモンド層１１１０の、研磨された互いの面１０１０ｂ及び面１１１０ａが、例えば、上記図２（Ｂ）及び図２（Ｃ）に示した表面活性化接合の例に従って接合される。基板１０１０及びダイヤモンド層１１１０の、研磨された互いの面１０１０ｂ及び面１１１０ａは、上記図３（Ｂ）及び図３（Ｃ）に示した原子拡散接合の例に従って接合されてもよい。尚、原子拡散接合の場合の上記金属層１１３０の図示はここでは省略される。
前述のように、面１０１０ｂがダイヤモンド層１１１０の面１１１０ａと接合される基板１０１０の、そのビアホール１１５０の縁部１１５１ａには、傾斜面１１５２が形成される。そのため、表面活性化接合及び原子拡散接合のいずれの場合でも、接合後の基板１０１０の傾斜面１１５２とダイヤモンド層１１１０の面１１１０ａとの間には、図５（Ｂ）に示すように、比較的大きな空隙１１６０が形成される。
このような空隙１１６０が形成された状態で基板１０１０と接合されたダイヤモンド層１１１０に、図６（Ａ）に示すように、基板１０１０のビアホール１１５０と連通するサイズのビアホール１１７０が形成される。その際は、図６（Ａ）に示すように、ダイヤモンド層１１１０の面１１１０ｂに、基板１０１０のビアホール１１５０に対応する位置に開口部１１８１を有するＮｉ等のエッチングマスク１１８０が形成される。そして、それをマスクにしたドライエッチングが行われ、ダイヤモンド層１１１０を貫通して基板１０１０のビアホール１１５０と連通する、ビアホール１１５０よりも大きなサイズ（直径）のビアホール１１７０が形成される。ダイヤモンド層１１１０のビアホール１１７０は、レーザ加工で形成されてもよい。
ダイヤモンド層１１１０のビアホール１１７０の形成後、図６（Ｂ）に示すように、基板１０１０のビアホール１１５０及びダイヤモンド層１１１０のビアホール１１７０の内面に、ビア配線１０９０が同時形成される。例えば、めっき用シード層がスパッタ法を用いて形成され、それを給電層に用いて電解めっき層が形成されて、ビア配線１０９０が形成される。ビア配線１０９０と共に、ダイヤモンド層１１１０の面１１１０ｂには、ビア配線１０９０と連続する配線１１００が形成される。
ところが、上記のような方法では、ビアホール１１５０の形成後の基板１０１０の研磨によって形成される傾斜面１１５２のために（図５（Ａ））、その傾斜面１１５２とダイヤモンド層１１１０との間に比較的大きな空隙１１６０が形成される（図５（Ｂ）、図６（Ａ）及び図６（Ｂ））。このような空隙１１６０が形成されることで、ビア配線１０９０の形成時には、図６（Ｂ）（そのＱ部）に示すように、空隙１１６０の部位にめっき用シード層、或いはめっき用シード層及び電解めっき層が形成されず、ビア配線１０９０が断線することが起こり得る。ビア配線１０９０が断線すると、ソース電極１０４０の、金属配線１０７０、エッチングストッパ１０６０、ビア配線１０９０及び配線１１００を通じたＧＮＤ接続が実現されず、ソースインダクタンスを小さくする効果が阻害される。その結果、半導体装置１０００Ｂの性能を十分に発揮させることができない恐れが生じる。
図７及び図８はビア配線の断線を回避するための一手法について説明する図である。図７（Ａ）にはビア配線の断線を回避するための手法を採用しない場合の半導体装置（図６（Ｂ））の一例の要部断面図を模式的に示している。図７（Ｂ）にはビア配線の断線を回避するための手法を採用した場合の半導体装置の一例の要部断面図を模式的に示している。図８にはビア配線の断線を回避するための手法を採用した場合の半導体装置の一例の要部平面図を放熱の様子の一例と共に模式的に示している。
図７（Ａ）及び図７（Ｂ）にはそれぞれ、基板１０１０に複数のビアホール１１５０が並んで設けられ、ダイヤモンド層１１１０に複数のビアホール１１７０が、基板１０１０の複数のビアホール１１５０の各々と連通するように並んで設けられた半導体装置１０００Ｂ及び半導体装置１０００Ｂａを示す。
図７（Ａ）のような、基板１０１０のビアホール１１５０の縁部１１５１ａの傾斜面１１５２とダイヤモンド層１１１０の面１１１０ａとの間に形成される比較的大きな空隙１１６０によってビア配線１０９０の断線が生じる構成に対し、例えば、図７（Ｂ）のような構成が採用される。即ち、図７（Ｂ）に示すように、基板１０１０のビアホール１１５０と連通するダイヤモンド層１１１０のビアホール１１７０の直径Ｄ２を、図７（Ａ）に示すような直径Ｄ１よりも大きくする。より具体的には、図７（Ｂ）に示すように、基板１０１０の研磨で削られてできた傾斜面１１５２の外縁１１５２ａ以上の直径Ｄ２とする。ダイヤモンド層１１１０のビアホール１１７０の直径Ｄ２をこのようなサイズとすれば、図７（Ａ）に示すような基板１０１０の傾斜面１１５２とダイヤモンド層１１１０の面１１１０ａとで挟まれる空隙１１６０が形成されず、ビア配線１０９０の断線が抑えられるようになる。
しかし、ダイヤモンド層１１１０のビアホール１１７０の直径Ｄ２を大きくすると、例えば、図７（Ｂ）に示すような、複数のビアホール１１７０が並んで設けられる半導体装置１０００Ｂａの場合、隣り合うビアホール１１７０間の幅Ｗ２が狭くなることが起こり得る。
図８には、半導体装置１０００Ｂａの、トランジスタが形成される領域の平面レイアウトの一例を示している。図８に示すように、半導体装置１０００Ｂａは、例えば、平面櫛歯状のゲート電極１０３０、ソース電極１０４０及びドレイン電極１０５０を備える。例えば、ソース電極１０４０の複数本（一例として５本）のソースフィンガー部１０４１の、隣接するもの同士の間にそれぞれ、ドレイン電極１０５０の複数本（一例として４本）のドレインフィンガー部１０５１のうちの１本が位置する。一対のソースフィンガー部１０４１とドレインフィンガー部１０５１との間にそれぞれ、ゲート電極１０３０の複数本（一例として８本）のゲートフィンガー部１０３１のうちの１本が位置する。ソース電極１０４０の、例えば各ソースフィンガー部１０４１に対応して、基板１０１０のビアホール１１５０及びそれと連通するダイヤモンド層１１１０のビアホール１１７０が設けられ、ビア配線１０９０が設けられる。尚、図８には便宜上、上記のような基板１０１０のビアホール１１５０、ダイヤモンド層１１１０のビアホール１１７０及びそれらの内面のビア配線１０９０のうち、ダイヤモンド層１１１０のビアホール１１７０とその内面のビア配線１０９０のレイアウトを図示している。
半導体装置１０００Ｂａでは、動作に伴ってトランジスタが発熱すると、図８に太矢印で模式的に示すように、熱は、トランジスタが形成される領域ＡＲ１から四方八方へ放熱されていく。複数のビアホール１１７０及びその内面のビア配線１０９０が形成される領域ＡＲ２では、隣り合うビアホール１１７０間の部位を通って放熱が行われる。
ここで、ビア配線１０９０の断線（図７（Ａ））を回避するため、ダイヤモンド層１１１０に形成するビアホール１１７０の直径Ｄ２を大きくすると（図７（Ｂ））、隣り合うビアホール１１７０間の幅Ｗ２が狭くなる。この場合、図８に示すように、隣り合うビアホール１１７０間では、それらの間のダイヤモンド層１１１０の部位を通って放熱される放熱経路が狭くなる。ダイヤモンド層１１１０の隣り合うビアホール１１７０間の放熱経路が狭くなると、トランジスタが形成される領域ＡＲ１からダイヤモンド層１１１０へと効率的に放熱が行われても、複数のビアホール１１７０が形成される領域ＡＲ２から外側への放熱性が低下してしまう。例えば、複数のビアホール１１７０が形成される領域ＡＲ２の放熱性が、他の領域の放熱性に比べて低下してしまう。便宜上、図８には、放熱性の程度を太矢印の幅で模式的に表現している。
ダイヤモンド層１１１０の隣り合うビアホール１１７０間の放熱経路が狭くなり、複数のビアホール１１７０が形成される領域ＡＲ２の放熱性が低下してしまうと、トランジスタが形成される領域ＡＲ１の放熱性が全体として低下してしまうことが起こり得る。トランジスタが形成される領域ＡＲ１の放熱性の低下は、トランジスタの性能の低下、それを備える半導体装置１０００Ｂａの性能の低下を招く恐れがある。
このように、傾斜面１１５２を有する基板１０１０のビアホール１１５０とダイヤモンド層１１１０のビアホール１１７０とに形成されるビア配線１０９０の断線を回避するため、ビアホール１１７０の直径Ｄ２を大きくすると、放熱性の低下を招き得る。そのため、ヒートスプレッダとして用いるダイヤモンド層１１１０の特性を十分に発揮させることができないことが起こり得る。従って、放熱性の低下を抑え、熱によるトランジスタ及びそれを備える半導体装置１０００Ｂの性能の低下を抑える観点では、ダイヤモンド層１１１０のビアホール１１７０の直径Ｄ２を大幅に大きくしないことが好ましい。しかし、基板１０１０のビアホール１１５０の縁部１１５１ａに傾斜面１１５２が形成される形態では、ダイヤモンド層１１１０のビアホール１１７０の直径Ｄ２を、例えば傾斜面１１５２の外縁１１５２ａ以上に大きくしないと、形成される空隙１１６０によってビア配線１０９０が断線する可能性が生じる。ビア配線１０９０の断線は、ソースインダクタンスの低減効果を阻害し、トランジスタ及びそれを備える半導体装置１０００Ｂの性能の低下を招く恐れがある。これまでの技術では、ビア配線１０９０の断線による性能の低下と、熱による性能の低下とを、十分に抑えることができない場合があった。
以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、基板及びそれと接合されるダイヤモンド層に設けられるビア配線の断線を抑えた高性能の半導体装置を実現する。
［第１の実施の形態］
図９は第１の実施の形態に係る半導体装置の一例について説明する図である。図９には第１の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。
図９に示す半導体装置１Ａは、基板１０、エッチングストッパ２０、ダイヤモンド層３０、埋め込み層４０、ビアホール５０、ビア配線６０及び配線７０を有する。
基板１０は、発熱性の基板である。基板１０には、例えば、動作に伴って発熱するトランジスタ等の半導体素子が設けられる。基板１０には、Ｓｉ（シリコン）基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ（窒化アルミニウム）基板、ＳＯＩ（Semiconductor On Insulator）基板といった各種基板を用いることができる。基板１０は、１種の基板の単層構造を有してもよいし、１種又は２種以上の基板の積層構造を有してもよい。基板１０は、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板、ＳＯＩ基板等を下地基板とし、その上に更に、１種の半導体の単層構造、或いは１種又は２種以上の半導体の積層構造が設けられたものであってもよい。基板１０には、その一方の面１０ａ側の半導体領域に、半導体素子として、例えば、二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）の電子をキャリアとするＨＥＭＴ等のトランジスタが設けられる。
基板１０の面１０ａには、エッチングストッパ２０が設けられる。エッチングストッパ２０には、例えば、Ｎｉ、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ａｕ（金）等の各種金属を用いることができる。エッチングストッパ２０は、基板１０に設けられるトランジスタと接続されてもよい。例えば、エッチングストッパ２０は、基板１０に設けられるトランジスタのソースに繋がるソース電極と接続されてもよい。この場合、エッチングストッパ２０は、ワイヤや金属層等でソース電極と接続されるものであってもよいし、ソース電極と一体化されたもの、即ち、エッチングストッパ兼ソース電極であってもよい。エッチングストッパ２０は、後述のようにしてビアホール１１をエッチングにより形成する際の基板１０の面１０ｂ側からのエッチングを停止させる機能のほか、電極層又は電極層の一部としての機能を有してよい。
基板１０には、その面１０ａに設けられたエッチングストッパ２０に対応する位置に、面１０ａとは反対側の面１０ｂから面１０ａに向かって延び、基板１０を貫通してエッチングストッパ２０に達するビアホール１１が設けられる。基板１０の面１０ｂ側のビアホール１１の縁部１１ａには、面１０ｂに対して傾斜した傾斜面１２が設けられる。この傾斜面１２により、基板１０の厚さは、ビアホール１１の内壁からビアホール１１の外側に向かって厚くなる。傾斜面１２は、ダイヤモンド層３０との接合前の基板１０に、ビアホール１１の形成後、ダイヤモンド層３０との接合のために基板１０の面１０ｂが研磨される際、比較的大きな負荷がかかるビアホール１１の縁部１１ａの角が削られることで、形成される。
ダイヤモンド層３０は、その一方の面３０ａが、基板１０の面１０ｂと接合される。ダイヤモンド層３０は、基板１０の面１０ｂと接合される面３０ａが研磨により平坦化され、その面３０ａが、基板１０の面１０ｂと接合、この例では表面活性化接合によって直接接合される。このように基板１０の面１０ａとダイヤモンド層３０の面３０ａとが表面活性化接合によって直接接合されることで、基板１０とダイヤモンド層３０との間の非常に低い界面熱抵抗が実現される。
ダイヤモンド層３０には、基板１０のビアホール１１と対応する位置に、ビアホール３１が設けられる。ダイヤモンド層３０のビアホール３１は、その縁部３１ａが、基板１０のビアホール１１の縁部１１ａに形成される傾斜面１２のその外縁１２ａよりも内側の部位と対向するように、設けられる。即ち、ダイヤモンド層３０のビアホール３１は、その直径Ｄｃが、基板１０のビアホール１１の直径Ｄａ以上（Ｄｃ≧Ｄａ）で、ビアホール１１の内壁から延びる傾斜面１２の外縁１２ａの直径Ｄｂ未満（Ｄｃ＜Ｄｂ）となるようなサイズで、設けられる。図９には一例として、ダイヤモンド層３０のビアホール３１の直径Ｄｃが、基板１０のビアホール１１の直径Ｄａよりも大きく、傾斜面１２の外縁１２ａの直径Ｄｂよりも小さいサイズで設けられた場合を図示している。
埋め込み層４０は、基板１０の傾斜面１２と、傾斜面１２と対向するダイヤモンド層３０の面３０ａ（ビアホール３１の外側の面３０ａ）との間に設けられる。埋め込み層４０には、基板１０とダイヤモンド層３０との接合時の荷重で変形可能な硬度を有し、変形により、基板１０とダイヤモンド層３０とが接合された状態でそれらの傾斜面１２と面３０ａとの間に埋め込まれる材料が用いられる。埋め込み層４０には、例えば、金属を用いることができる。埋め込み層４０の金属には、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ（銀）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）等、各種金属を用いることができる。埋め込み層４０には、１種の金属が用いられてもよいし、２種以上の金属が用いられてもよい。埋め込み層４０は、１種の金属の単層構造を有してもよいし、１種又は２種以上の金属の積層構造を有してもよい。埋め込み層４０は、２種以上の金属を含む合金であってもよい。
また、埋め込み層４０には、加熱や紫外線照射等の方法で硬化可能なＡｇペーストや半田ペースト等の導電性ペースト、１種又は２種以上の各種樹脂が用いられてもよい。更にまた、埋め込み層４０には、１種又は２種以上の各種導体（カーボン等）若しくは絶縁体（ガラス等）と１種又は２種以上の各種樹脂との複合材料が用いられてもよい。埋め込み層４０には、導電性の材料を用いることができるほか、絶縁性の材料を用いることもできる。
埋め込み層４０には、基板１０のビアホール１１と対応する位置に、ビアホール４１が設けられる。埋め込み層４０のビアホール４１は、基板１０のビアホール１１及びダイヤモンド層３０のビアホール３１と連通する。埋め込み層４０のビアホール４１を通じて、基板１０のビアホール１１とダイヤモンド層３０のビアホール３１とが連通する。基板１０のビアホール１１、埋め込み層４０のビアホール４１及びダイヤモンド層３０のビアホール３１により、半導体装置１Ａのビアホール５０が形成される。
ビア配線６０は、ビアホール５０の内面、即ち、基板１０のビアホール１１の内面、埋め込み層４０のビアホール４１の内面及びダイヤモンド層３０のビアホール３１の内面に連続して設けられる。ビア配線６０は、基板１０、埋め込み層４０及びダイヤモンド層３０に接する。また、配線７０は、ダイヤモンド層３０の、基板１０側の面３０ａとは反対側の面３０ｂに設けられる。ビアホール５０の内面に設けられるビア配線６０は、ダイヤモンド層３０の面３０ｂに設けられる配線７０と連続するように設けられる。
ビア配線６０及び配線７０には、Ａｕ、Ｔｉ、Ｃｕ、Ａｌ等の金属を用いることができる。ビア配線６０及び配線７０には、１種又は２種以上の金属が用いられてもよい。ビア配線６０及び配線７０は、１種の金属の単層構造を有してもよいし、１種又は２種以上の金属の積層構造を有してもよい。ビア配線６０及び配線７０は、２種以上の金属を含む合金であってもよい。
ビア配線６０により、基板１０の面１０ａに設けられるエッチングストッパ２０と、基板１０に接合されるダイヤモンド層３０のその面３０ｂに設けられる配線７０とが、ビア配線６０を通じて電気的に接続される。
上記のように、半導体装置１Ａでは、基板１０の面１０ｂ側のビアホール１１の縁部１１ａに形成される傾斜面１２と、当該面１０ｂと接合されるダイヤモンド層３０の面３０ａとの間に、埋め込み層４０が設けられる。埋め込み層４０には、基板１０のビアホール１１と連通するビアホール４１が設けられ、基板１０と接合されるダイヤモンド層３０には、埋め込み層４０のビアホール４１及び基板１０のビアホール１１と連通するビアホール３１が設けられる。そして、これらの連通するビアホール１１，４１，３１（ビアホール５０）にビア配線６０が設けられる。
半導体装置１Ａでは、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に埋め込み層４０が設けられることで、傾斜面１２と面３０ａとの間の領域全体が比較的大きな空隙として残存しなくなる。そのため、埋め込み層４０のビアホール４１の内面にビア配線６０の一部が設けられるようになり、傾斜面１２と面３０ａとの間の領域でビア配線６０が断線することが抑えられる。ビア配線６０の断線が抑えられることで、基板１０の面１０ａに設けられるエッチングストッパ２０と、ダイヤモンド層３０の面３０ｂに設けられる配線７０とが、ビア配線６０を通じて電気的に接続される。これにより、半導体装置１Ａの性能の低下が抑えられる。例えば、エッチングストッパ２０が基板１０に設けられるトランジスタのソース電極に接続され、配線７０がＧＮＤ電位とされる場合、ビア配線６０の断線が抑えられることで、ビア配線６０を通じてエッチングストッパ２０がＧＮＤ電位の配線７０と電気的に接続される。これにより、ソースインダクタンスが低減され、半導体装置１Ａの高性能化が図られる。ビア配線６０の断線、それによる性能の低下が抑えられる、高性能の半導体装置１Ａが実現される。また、ビア配線６０の断線が抑えられることで、半導体装置１Ａの歩留まりの低下が抑えられる。
図１０は第１の実施の形態に係る半導体装置の変形例について説明する図である。図１０には第１の実施の形態に係る半導体装置の変形例の要部断面図を模式的に示している。
半導体装置１Ａは、図１０に示すように、基板１０の面１０ｂ側のビアホール１１の縁部１１ａに形成される傾斜面１２と、当該面１０ｂと接合されるダイヤモンド層３０の面３０ａとの間に、部分的に空隙４２が残存してもよい。
図１０の例では、基板１０の傾斜面１２とダイヤモンド層３０の面３０ｂとの間の領域のうち、傾斜面１２の外縁１２ａ付近の部位（Ｐ部）に、空隙４２が残存する。半導体装置１Ａでは、このように傾斜面１２と面３０ａとの間の領域の一部に空隙４２が残存していても、埋め込み層４０のビアホール４１の内面となる部位にビア配線６０の断線を引き起こすようなサイズの空隙が形成されていなければよい。そのようなサイズの空隙が形成されていなければ、埋め込み層４０のビアホール４１の内面となる部位に設けられるビア配線６０に断線が生じることが抑えられる。傾斜面１２と面３０ａとの間の領域の一部に、図１０に示すような空隙４２が設けられる場合でも、ビア配線６０の断線が抑えられる高性能の半導体装置１Ａが実現される。
また、図１１は第１の実施の形態に係る半導体装置の放熱性について説明する図である。図１１には第１の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。
図１１には一例として、複数のビアホール５０（ビアホール１１，４１，３１）が並設された構成を有する半導体装置１Ａを示す。複数のビアホール５０に対応する位置にそれぞれエッチングストッパ２０が設けられ、複数のビアホール５０の内面にそれぞれビア配線６０が設けられる。
図１１に示すような半導体装置１Ａにおいて、ダイヤモンド層３０のビアホール３１は、その縁部３１ａが基板１０の傾斜面１２のその外縁１２ａよりも内側の部位と対向するような直径Ｄｃとされる。上記のように半導体装置１Ａでは、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に埋め込み層４０が設けられることで、ビア配線６０の断線が抑えられる。そのため、ダイヤモンド層３０に設けるビアホール３１の直径Ｄｃを、基板１０の傾斜面１２の外縁１２ａの直径Ｄｂ以上といった、大幅に大きくしたサイズとすることを要しない。半導体装置１Ａでは、ビア配線６０の断線を抑えるために、ダイヤモンド層３０のビアホール３１の直径Ｄｃを大幅に大きくすることを要しないため、図１１のように複数のビアホール３１が並設される場合でも、隣り合うビアホール３１間の幅Ｗｃが狭くなることが抑えられる。
ダイヤモンド層３０の、隣り合うビアホール３１間の幅Ｗｃが狭くなることが抑えられることで、隣り合うビアホール３１間の部位に形成される放熱経路が狭くなることが抑えられ、ダイヤモンド層３０内の熱伝導性の低下が抑えられる。ダイヤモンド層３０内の熱伝導性の低下が抑えられることで、半導体装置１Ａの放熱性の低下、それに起因した性能の低下が抑えられる。ビア配線６０の断線が抑えられ、且つ熱による性能の低下が抑えられる、高性能の半導体装置１Ａが実現される。
続いて、上記のような構成を含む半導体装置の形成方法について説明する。
図１２～図１５は第１の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）、図１４（Ｂ）、図１５（Ａ）及び図１５（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。
この例では、まず、図１２（Ａ）に示すような構造体２が準備される。例示の構造体２は、下地基板１３及びそれに積層される半導体層１４を含む基板１０、並びに、基板１０の半導体層１４側の面１０ａに設けられるゲート電極１００、ソース電極１１０、ドレイン電極１２０及びエッチングストッパ２０を有する。
基板１０に含まれる下地基板１３には、例えば、ＳｉＣ基板が用いられる。基板１０に含まれる半導体層１４には、例えば、ＧａＮ等の窒化物半導体が用いられ、半導体素子として、ＨＥＭＴ等のトランジスタが形成される。
ゲート電極１００、ソース電極１１０、ドレイン電極１２０及びエッチングストッパ２０には、例えば、金属が用いられる。ゲート電極１００、ソース電極１１０及びドレイン電極１２０は、半導体層１４に形成されるトランジスタと接続される。エッチングストッパ２０は、例えば、ワイヤ８０を用いてソース電極１１０と接続される。尚、エッチングストッパ２０は、ワイヤ８０のほか、金属層（図示せず）によってソース電極１１０と接続されてもよい。また、エッチングストッパ２０とソース電極１１０とは、一体の部材によりエッチングストッパ兼ソース電極（図示せず）として設けられてもよい。エッチングストッパ２０は、後述のようにしてビアホール１１をエッチングにより形成する際の基板１０の面１０ｂ側からのエッチングを停止させる機能のほか、電極層又は電極層の一部としての機能を有する。
準備された構造体２に対し、その基板１０に含まれる下地基板１３を薄化する工程が行われてもよい。下地基板１３を薄化する工程は必須ではないが、熱抵抗の低減の観点から、下地基板１３は薄い方が好ましく、例えば、その厚さが１００μｍ以下とされることが好ましい。
次いで、図１２（Ｂ）に示すように、準備された構造体２に対し、その基板１０の半導体層１４側の面１０ａとは反対側の面１０ｂ、即ち、下地基板１３側の面１０ｂに、エッチングストッパ２０に対応する位置に開口部１３１を有するエッチングマスク１３０が形成される。そして、それをマスクにして、基板１０の面１０ｂ側から、ＳＦ６（六フッ化硫黄）及びＯ２（酸素）の混合ガスを用いたドライエッチングが行われ、基板１０の面１０ｂ側から面１０ａ側に向かって延び、面１０ｂから面１０ａまで貫通するビアホール１１が形成される。ビアホール１１を形成する際のエッチングマスク１３０には、Ｆ（フッ素）系ガスに対するエッチングレートの低いＮｉ等が用いられる。基板１０のビアホール１１は、下地基板１３及び及び半導体層１４を貫通してエッチングストッパ２０に達するように設けられる。
次いで、図１３（Ａ）に示すように、基板１０にビアホール１１が形成された構造体２の、その基板１０の下地基板１３側の面１０ｂの研磨が行われる。この研磨により、ビアホール１１を形成する際のドライエッチングに用いられたエッチングマスク１３０が除去され、更に基板１０（その下地基板１３）の面１０ｂが平坦化される。ここで、ビアホール１１の形成後の基板１０の研磨においては、基板１０の面１０ｂ側のビアホール１１の縁部１１ａの角１１ｂ（図１２（Ｂ））に負荷がかかり易いため、研磨によって角１１ｂが削られ、ビアホール１１の縁部１１ａに傾斜面１２が形成される。例えば、幅Ｈｂが３０μｍ～１００μｍ程度、深さＶｂが３０ｎｍ以上といったサイズで角１１ｂが削られ、ビアホール１１の縁部１１ａに傾斜面１２が形成される。
また、基板１０の研磨と同様に、基板１０と接合されるダイヤモンド層３０の研磨が行われる。この研磨では、ダイヤモンド層３０の、基板１０の研磨後の面１０ｂと接合される面３０ａが研磨により平坦化される。そして、図１３（Ｂ）に示すように、ダイヤモンド層３０の研磨後の面３０ａに、埋め込み層４０、例えば、比較的硬度の低いＡｌの単層構造や、ＴｉとＡｕの積層構造等を有する金属を用いた埋め込み層４０が形成される。埋め込み層４０は、ダイヤモンド層３０と接合される基板１０のビアホール１１に対応する位置に、ビアホール１１の直径Ｄａよりも大きく、傾斜面１２の外縁１２ａの直径Ｄｂよりも小さい平面サイズとなるように、形成される。埋め込み層４０は、傾斜面１２の深さＶｂ以上の厚さとなるように、形成される。埋め込み層４０は、ダイヤモンド層３０の面３０ａに、蒸着法、スパッタ法等を用いて形成される。
埋め込み層４０の形成後、研磨された基板１０の面１０ｂと、研磨されて所定の位置に埋め込み層４０が形成されたダイヤモンド層３０の面３０ａとが、表面活性化接合によって接合される。表面活性化接合では、真空中で、基板１０の面１０ｂと、ダイヤモンド層３０の面３０ａ及び埋め込み層４０とに、Ａｒ等の希ガスを用いたイオンビーム又はＦＡＢ（Fast Atomic Beam）が照射されて活性化が行われる。そして、活性化された面１０ｂと面３０ａとが接触され、荷重がかけられる。これにより、図１４（Ａ）に示すように、基板１０の面１０ｂとダイヤモンド層３０の面３０ａとが直接接合される。
また、このような表面活性化接合の際にかけられる荷重により、ダイヤモンド層３０の面３０ａに設けられた埋め込み層４０が変形され、図１４（Ａ）に示すように、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に埋め込み層４０が埋め込まれる。基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に埋め込まれる埋め込み層４０には、その一部に空隙（例えば上記図１０に示した空隙４２のようなもの）が形成されてもよい。
尚、基板１０とダイヤモンド層３０との接合の際には、埋め込み層４０の変形をより容易にするため、基板１０に形成される半導体素子の特性を劣化させない温度範囲で、加熱が行われてもよい。
また、基板１０とダイヤモンド層３０との接合の際には、ダイヤモンド層３０の所定の位置に設けた埋め込み層４０を、基板１０とダイヤモンド層３０との位置合わせのためのマークとして利用してもよい。このようにダイヤモンド層３０に設けた埋め込み層４０を、接合時の位置合わせに利用することで、基板１０とダイヤモンド層３０との位置ずれが抑えられ、位置ずれによる歩留まりの低下が抑えられる。
基板１０とダイヤモンド層３０との接合後、図１４（Ｂ）に示すように、ダイヤモンド層３０にビアホール３１が形成される。ダイヤモンド層３０のビアホール３１を形成する際には、ダイヤモンド層３０の基板１０側の面３０ａとは反対側の面３０ｂに、基板１０のビアホール１１に対応する位置に開口部１４１を有するエッチングマスク１４０が形成される。そして、それをマスクにして、ダイヤモンド層３０の面３０ｂ側からＯ２を用いたドライエッチング又はレーザ加工が行われ、ダイヤモンド層３０の面３０ｂ側から面３０ａ側に向かって延び、面３０ｂから面３０ａまで貫通するビアホール３１が形成される。ビアホール３１は、ダイヤモンド層３０を貫通して埋め込み層４０に達するように設けられる。ビアホール３１は、その縁部３１ａが基板１０の傾斜面１２のその外縁１２ａよりも内側の部位と対向するような直径Ｄｃとなるように、形成される。例えば、その縁部３１ａが基板１０のビアホール１１の内壁よりも外側で且つ傾斜面１２の外縁１２ａよりも内側に位置するように、形成される。
ダイヤモンド層３０のビアホール３１の形成後、図１５（Ａ）に示すように、埋め込み層４０にビアホール４１が形成される。埋め込み層４０のビアホール４１の形成には、埋め込み層４０に用いられる材料に応じて、ドライエッチング、レーザ加工、イオンミリング等の各種手法が用いられる。埋め込み層４０のビアホール４１の形成には、その内面となる部位に後述のようにして形成されるビア配線６０の断線を引き起こすサイズの空隙が形成されないような手法が用いられる。埋め込み層４０のビアホール４１の形成は、ダイヤモンド層３０のビアホール３１の形成とは異なる手法を用いて行われてもよいし、ダイヤモンド層３０のビアホール３１の形成と同じ手法を用いてビアホール３１の形成に連続して行われてもよい。埋め込み層４０のビアホール４１は、例えば、ダイヤモンド層３０のビアホール３１と同じ又は同等の直径となるように形成される。ダイヤモンド層３０のビアホール３１の縁部３１ａが基板１０の傾斜面１２のその外縁１２ａよりも内側の部位と対向するように設けられる。そのため、埋め込み層４０のビアホール４１の形成後には、ダイヤモンド層３０の面３０ａと基板１０の傾斜面１２と間に埋め込み層４０の一部が残存するようになる。
埋め込み層４０のビアホール４１の形成により、互いに連通する基板１０のビアホール１１、埋め込み層４０のビアホール４１及びダイヤモンド層３０のビアホール３１を含む、ビアホール５０が形成される。
ビアホール５０の形成後、図１５（Ｂ）に示すように、その内面にビア配線６０が形成される。例えば、ＴｉとＡｕの積層構造を有するめっき用シード層がスパッタ法を用いて形成され、それを給電層に用いてＡｕの電解めっき層が形成される。これにより、ビアホール５０の内面、即ち、基板１０のビアホール１１の内面、埋め込み層４０のビアホール４１の内面及びダイヤモンド層３０のビアホール３１の内面に、ビア配線６０が同時形成される。ビア配線６０は、基板１０、埋め込み層４０及びダイヤモンド層３０に接する。ビア配線６０と共に、ダイヤモンド層３０の面３０ｂには、ビア配線６０と連続する配線７０が形成される。
以上のような工程により、図１５（Ｂ）に示すような構成を有する半導体装置１Ａａが得られる。半導体装置１Ａａでは、埋め込み層４０が設けられることで、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間の領域でビア配線６０が断線することが抑えられる。また、ビア配線６０の断線が抑えられるため、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１の直径Ｄｃが大幅に大きくなることが抑えられ、ダイヤモンド層３０内の放熱経路の狭まりが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ａａが実現される。また、ビア配線６０の断線が抑えられることで、半導体装置１Ａａの歩留まりの低下が抑えられる。
尚、以上の工程の説明では、基板１０に含まれる下地基板１３にＳｉＣ基板を用いる例を示したが、下地基板１３には、Ｓｉ基板、ＧａＮ基板、ＡｌＮ基板、ＳＯＩ基板等を用いることもできる。基板１０に含まれる半導体層１４には、ＧａＮのほか、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）、ＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）、ＡｌＮ等の窒化物半導体が１種又は２種以上含まれてもよい。半導体層１４には、ＧａＡｓ（ガリウムヒ素）、ＩｎＰ（インジウムリン）、ＳｉＧｅ（シリコンゲルマニウム）等の化合物半導体が１種又は２種以上含まれてもよい。このような各種材料を基板１０に用いる場合も、上記工程の例に従い、半導体装置１Ａａを形成することが可能である。
また、以上の工程の説明では、埋め込み層４０に金属を用いる例を示したが、埋め込み層４０には、導電性ペースト、樹脂、又は導体若しくは絶縁体と樹脂との複合材料等を用いることもできる。このような各種材料を埋め込み層４０に用いる場合も、上記工程の例に従い、半導体装置１Ａａを形成することが可能である。その際、埋め込み層４０に用いられる材料によっては、ダイヤモンド層３０への形成後（図１３（Ｂ））や、基板１０とダイヤモンド層３０との接合後（図１４（Ａ））に、加熱やエネルギービーム照射等の手法を用い、埋め込み層４０の乾燥、半硬化、硬化等が行われてもよい。
以上の第１の実施の形態で述べた半導体装置１Ａ，１Ａａにおいて、基板１０には、２ＤＥＧの電子をキャリアとするＨＥＭＴ等のトランジスタのほか、二次元正孔ガス（Two Dimensional Hole Gas；２ＤＨＧ）の正孔をキャリアとするトランジスタ、ＭＩＳ（Metal Insulator Semiconductor）構造を有する絶縁ゲート型トランジスタ、ダイオード等、各種半導体素子が設けられてもよい。また、基板１０には、同種又は異種の複数の半導体素子が混載されてもよい。
［第２の実施の形態］
図１６は第２の実施の形態に係る半導体装置の一例について説明する図である。図１６には第２の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。
図１６に示す半導体装置１Ｂは、半導体素子としてＨＥＭＴ等のトランジスタが設けられる基板１０と、ダイヤモンド層３０及び埋め込み層４０との間に、金属層９０が設けられた構成を有する。半導体装置１Ｂは、このような構成を有する点で、上記第１の実施の形態で述べた半導体装置１Ａ（図９）と相違する。
半導体装置１Ｂの金属層９０は、基板１０とダイヤモンド層３０とを原子拡散接合で接合する際に各々の接合面に形成される金属層によって形成される。この半導体装置１Ｂのように、基板１０と、ダイヤモンド層３０及び埋め込み層４０との間に、金属層９０が介在される構成でも、上記半導体装置１Ａと同様の効果が得られる。即ち、埋め込み層４０が設けられることで、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間の領域でビア配線６０が断線することが抑えられる。また、ビア配線６０の断線が抑えられるため、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１のサイズが大幅に大きくなることが抑えられ、ダイヤモンド層３０内の放熱経路の狭まりが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ｂが実現される。また、ビア配線６０の断線が抑えられることで、半導体装置１Ｂの歩留まりの低下が抑えられる。
尚、基板１０の傾斜面１２とダイヤモンド層３０の面３０ｂとの間の領域の一部、例えば、傾斜面１２の外縁１２ａ付近の部位には、空隙（上記図１０に示した空隙４２のようなもの）が形成されてもよい。埋め込み層４０及び金属層９０のビアホール４１ａの内面となる部位にビア配線６０の断線を引き起こすようなサイズの空隙が形成されていなければ、ビア配線６０の断線を抑えた半導体装置１Ｂを得ることができる。
続いて、上記のような構成を含む半導体装置の形成方法について説明する。
図１７～図１９は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１７（Ａ）、図１７（Ｂ）、図１８（Ａ）、図１８（Ｂ）、図１９（Ａ）及び図１９（Ｂ）にはそれぞれ、第２の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。
この例では、上記図１２（Ａ）に示したような構造体２に対し、上記図１２（Ｂ）に示したようなビアホール１１の形成まで行った後の工程について、図１７～図１９を参照して説明する。
図１７（Ａ）に示すように、基板１０にビアホール１１が形成された構造体２の、その基板１０の下地基板１３側の面１０ｂの研磨が行われる。この研磨により、ビアホール１１を形成する際のドライエッチングに用いられたエッチングマスク１３０が除去され、更に基板１０（その下地基板１３）の面１０ｂが平坦化される。このビアホール１１の形成後の基板１０の研磨においては、負荷がかかり易いビアホール１１の縁部１１ａに傾斜面１２が形成される。
このような傾斜面１２が形成された基板１０の面１０ｂに、図１７（Ａ）に示すように、原子拡散接合のための金属層９１が形成される。金属層９１は、例えば、真空中で形成される。金属層９１には、各種金属を用いることができるが、比較的拡散係数の高いＴｉ等の金属を用いることが好ましい。金属層９１は、後述するダイヤモンド層３０側の金属層９２との接合後の合計厚さが２０ｎｍ以下となるように、例えば、金属層９１の厚さが１０ｎｍ以下となるように、形成されることが好ましい。
また、基板１０の研磨と同様に、基板１０と接合されるダイヤモンド層３０の研磨が行われる。この研磨では、ダイヤモンド層３０の、基板１０の研磨後の面１０ｂと接合される面３０ａが研磨により平坦化される。そして、図１７（Ｂ）に示すように、ダイヤモンド層３０の研磨後の面３０ａに、埋め込み層４０、例えば、比較的硬度の低いＡｌの単層構造や、ＴｉとＡｕの積層構造等を有する金属を用いた埋め込み層４０が形成される。埋め込み層４０は、ダイヤモンド層３０と接合される基板１０のビアホール１１に対応する位置に、ビアホール１１の直径よりも大きく、傾斜面１２の外縁１２ａの直径よりも小さい平面サイズとなるように、形成される。埋め込み層４０は、傾斜面１２の深さ以上の厚さとなるように、形成される。埋め込み層４０は、ダイヤモンド層３０の面３０ａに、蒸着法、スパッタ法等を用いて形成される。
このように埋め込み層４０が形成されたダイヤモンド層３０の面３０ａに、図１７（Ｂ）に示すように、原子拡散接合のための金属層９２が形成される。金属層９２は、例えば、真空中で形成される。金属層９２には、各種金属を用いることができるが、比較的拡散係数の高いＴｉ等の金属を用いることが好ましい。金属層９２は、基板１０側に形成した上記金属層９１との接合後の合計厚さが２０ｎｍ以下となるように、例えば、金属層９２の厚さが１０ｎｍ以下となるように、形成されることが好ましい。
金属層９１が形成された基板１０の面１０ｂと、所定の位置に埋め込み層４０が形成されて金属層９２が形成されたダイヤモンド層３０の面３０ａとが、原子拡散接合によって接合される。原子拡散接合では、真空中で、基板１０の面１０ｂに形成された金属層９１と、ダイヤモンド層３０の面３０ａ及び埋め込み層４０に形成された金属層９２とが接触され、荷重がかけられる。これにより、基板１０側の金属層９１とダイヤモンド層３０側の金属層９２とが、金属原子の相互拡散によって一体化され、図１８（Ａ）に示すように、一体化された金属層９０によって基板１０とダイヤモンド層３０とが接合される。
また、このような原子拡散接合の際にかけられる荷重により、ダイヤモンド層３０の面３０ａに設けられた埋め込み層４０が変形され、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に埋め込み層４０が埋め込まれる。これにより、図１８（Ａ）に示すような、基板１０の面１０ｂとダイヤモンド層３０の面３０ａとの間に金属層９０が介在され、基板１０の傾斜面１２と埋め込み層４０との間に金属層９０が介在された状態が得られる。基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に埋め込まれる埋め込み層４０及び金属層９０には、それらの一部に空隙（例えば上記図１０に示した空隙４２のようなもの）が形成されてもよい。
尚、基板１０とダイヤモンド層３０との接合の際には、埋め込み層４０の変形をより容易にするため、基板１０に形成される半導体素子の特性を劣化させない温度範囲で、加熱が行われてもよい。
また、基板１０とダイヤモンド層３０との接合の際には、ダイヤモンド層３０の所定の位置に設けた埋め込み層４０を、基板１０とダイヤモンド層３０との接合時の位置合わせに利用してもよい。これにより、基板１０とダイヤモンド層３０との位置ずれ、それによる歩留まりの低下が抑えられる。
基板１０とダイヤモンド層３０との接合後、図１８（Ｂ）に示すように、ダイヤモンド層３０にビアホール３１が形成される。ダイヤモンド層３０のビアホール３１を形成する際には、ダイヤモンド層３０の基板１０側の面３０ａとは反対側の面３０ｂに、基板１０のビアホール１１に対応する位置に開口部１４１を有するエッチングマスク１４０が形成される。そして、それをマスクにして、ダイヤモンド層３０の面３０ｂ側からＯ２を用いたドライエッチング又はレーザ加工が行われ、ダイヤモンド層３０の面３０ｂ側から面３０ａ側に向かって延び、面３０ｂから面３０ａまで貫通するビアホール３１が形成される。ビアホール３１は、ダイヤモンド層３０を貫通して埋め込み層４０に達するように設けられる。ビアホール３１は、その縁部３１ａが基板１０の傾斜面１２のその外縁１２ａよりも内側の部位と対向するような直径となるように、形成される。例えば、その縁部３１ａが基板１０のビアホール１１の内壁よりも外側で且つ傾斜面１２の外縁１２ａよりも内側に位置するように、形成される。
ダイヤモンド層３０のビアホール３１の形成後、図１９（Ａ）に示すように、埋め込み層４０及び金属層９０にビアホール４１ａが形成される。ビアホール４１ａの形成には、埋め込み層４０及び金属層９０に用いられる材料に応じて、ドライエッチング、レーザ加工、イオンミリング等の各種手法が用いられる。埋め込み層４０及び金属層９０のビアホール４１ａの形成には、その内面となる部位に後述のようにして形成されるビア配線６０の断線を引き起こすサイズの空隙が形成されないような手法が用いられる。埋め込み層４０及び金属層９０のビアホール４１ａの形成は、ダイヤモンド層３０のビアホール３１の形成とは異なる手法を用いて行われてもよいし、ダイヤモンド層３０のビアホール３１の形成と同じ手法を用いてビアホール３１の形成に連続して行われてもよい。埋め込み層４０及び金属層９０のビアホール４１ａは、例えば、ダイヤモンド層３０のビアホール３１と同じ又は同等の直径となるように形成される。ダイヤモンド層３０のビアホール３１の縁部３１ａが基板１０の傾斜面１２のその外縁１２ａよりも内側の部位と対向するように設けられる。そのため、埋め込み層４０及び金属層９０のビアホール４１ａの形成後には、ダイヤモンド層３０の面３０ａと基板１０の傾斜面１２と間に埋め込み層４０の一部が残存するようになる。
埋め込み層４０及び金属層９０のビアホール４１ａの形成により、互いに連通する基板１０のビアホール１１、埋め込み層４０及び金属層９０のビアホール４１ａ、並びにダイヤモンド層３０のビアホール３１を含む、ビアホール５０が形成される。
ビアホール５０の形成後、図１９（Ｂ）に示すように、その内面にビア配線６０が形成される。例えば、ＴｉとＡｕの積層構造を有するめっき用シード層がスパッタ法を用いて形成され、それを給電層に用いてＡｕの電解めっき層が形成される。これにより、ビアホール５０の内面、即ち、基板１０のビアホール１１の内面、埋め込み層４０及び金属層９０のビアホール４１ａの内面、並びにダイヤモンド層３０のビアホール３１の内面に、ビア配線６０が同時形成される。ビア配線６０は、基板１０、埋め込み層４０及びダイヤモンド層３０に接する。ビア配線６０と共に、ダイヤモンド層３０の面３０ｂには、ビア配線６０と連続する配線７０が形成される。
以上のような工程により、図１９（Ｂ）に示すような構成を有する半導体装置１Ｂａが得られる。半導体装置１Ｂａでは、埋め込み層４０が設けられることで、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間の領域でビア配線６０が断線することが抑えられる。また、ビア配線６０の断線が抑えられるため、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１の直径が大幅に大きくなることが抑えられ、ダイヤモンド層３０内の放熱経路の狭まりが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ｂａが実現される。
尚、以上の工程の説明において、基板１０に含まれる下地基板１３には、ＳｉＣ基板のほか、Ｓｉ基板、ＧａＮ基板、ＡｌＮ基板、ＳＯＩ基板等を用いることもできる。基板１０に含まれる半導体層１４には、ＧａＮのほか、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が１種又は２種以上含まれてもよい。半導体層１４には、ＧａＡｓ、ＩｎＰ、ＳｉＧｅ等の化合物半導体が１種又は２種以上含まれてもよい。このような各種材料を基板１０に用いる場合も、上記工程の例に従い、半導体装置１Ｂａを形成することが可能である。
また、以上の工程の説明では、埋め込み層４０に金属を用いる例を示したが、埋め込み層４０には、導電性ペースト、樹脂、又は導体若しくは絶縁体と樹脂との複合材料等を用いることもできる。このような各種材料を埋め込み層４０に用いる場合も、上記工程の例に従い、半導体装置１Ｂａを形成することが可能である。その際、埋め込み層４０に用いられる材料によっては、ダイヤモンド層３０への形成後（図１７（Ｂ））や、基板１０とダイヤモンド層３０との接合後（図１８（Ａ））に、加熱やエネルギービーム照射等の手法を用い、埋め込み層４０の乾燥、半硬化、硬化等が行われてもよい。
以上の第２の実施の形態で述べた半導体装置１Ｂ，１Ｂａにおいて、基板１０には、２ＤＥＧの電子をキャリアとするＨＥＭＴ等のトランジスタのほか、２ＤＨＧの正孔をキャリアとするトランジスタ、ＭＩＳ構造を有する絶縁ゲート型トランジスタ、ダイオード等、各種半導体素子が設けられてもよい。また、基板１０には、同種又は異種の複数の半導体素子が混載されてもよい。
以上、第１及び第２の実施の形態について説明した。第１及び第２の実施の形態で述べたような構成を有する半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
［第３の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第３の実施の形態として説明する。
図２０は第３の実施の形態に係る半導体パッケージの一例について説明する図である。図２０には第３の実施の形態に係る半導体パッケージの一例の要部平面図を模式的に示している。
図２０に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べた半導体装置１Ａａ（図１５（Ｂ））、半導体装置１Ａａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
ＨＥＭＴ等のトランジスタを含む半導体装置１Ａａは、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ａａには、上記ゲート電極１００と接続されるパッド１００ａ、ソース電極１１０と接続されるパッド１１０ａ及びドレイン電極１２０と接続されるパッド１２０ａが設けられる。パッド１００ａ、パッド１１０ａ及びパッド１２０ａはそれぞれ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ａａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
例えば、上記第１の実施の形態で述べた半導体装置１Ａａが用いられ、このような構成を有する半導体パッケージ２００が得られる。ここでは、半導体装置１Ａａを例にしたが、ＨＥＭＴ等のトランジスタを含む他の半導体装置１Ａ，１Ｂ，１Ｂａ等を用いて、同様に高性能の半導体パッケージを得ることが可能である。
上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等では、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に、埋め込み層４０が設けられる。これにより、基板１０のビアホール１１とダイヤモンド層３０のビアホール３１との間の部位でのビア配線６０の断線が抑えられる。また、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１の直径が大幅に大きくなること、それによってダイヤモンド層３０内の放熱経路が狭まることが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が用いられ、高性能の半導体パッケージ２００が実現される。
［第４の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第４の実施の形態として説明する。
図２１は第４の実施の形態に係る力率改善回路の一例について説明する図である。図２１には第４の実施の形態に係る力率改善回路の一例の等価回路図を示している。
図２１に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、ＨＥＭＴ等のトランジスタを含む上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が用いられる。
上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等では、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に、埋め込み層４０が設けられる。これにより、基板１０のビアホール１１とダイヤモンド層３０のビアホール３１との間の部位でのビア配線６０の断線が抑えられる。また、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１の直径が大幅に大きくなること、それによってダイヤモンド層３０内の放熱経路が狭まることが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が用いられ、高性能のＰＦＣ回路３００が実現される。
［第５の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第５の実施の形態として説明する。
図２２は第５の実施の形態に係る電源装置の一例について説明する図である。図２２には第５の実施の形態に係る電源装置の一例の等価回路図を示している。
図２２に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
一次側回路４１０には、上記第６の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数（ここでは一例として４つ）のスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
二次側回路４２０には、複数（ここでは一例として３つ）のスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、ＨＥＭＴ等のトランジスタを含む上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、Ｓｉを用いた通常のＭＩＳ型ＦＥＴが用いられる。
上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等では、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に、埋め込み層４０が設けられる。これにより、基板１０のビアホール１１とダイヤモンド層３０のビアホール３１との間の部位でのビア配線６０の断線が抑えられる。また、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１の直径が大幅に大きくなること、それによってダイヤモンド層３０内の放熱経路が狭まることが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が用いられ、高性能の電源装置４００が実現される。
［第６の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第６の実施の形態として説明する。
図２３は第６の実施の形態に係る増幅器の一例について説明する図である。図２３には第６の実施の形態に係る増幅器の一例の等価回路図を示している。
図２３に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
このような構成を有する増幅器５００のパワーアンプ５４０に、ＨＥＭＴ等のトランジスタを含む上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が用いられる。
上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等では、基板１０の傾斜面１２とダイヤモンド層３０の面３０ａとの間に、埋め込み層４０が設けられる。これにより、基板１０のビアホール１１とダイヤモンド層３０のビアホール３１との間の部位でのビア配線６０の断線が抑えられる。また、ビア配線６０が形成されるダイヤモンド層３０のビアホール３１の直径が大幅に大きくなること、それによってダイヤモンド層３０内の放熱経路が狭まることが抑えられる。ビア配線６０の断線、それによる性能の低下、熱による性能の低下が抑えられる、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等が実現される。このような優れた特性を有する半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等用いられ、高性能の増幅器５００が実現される。
上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ等を適用した各種電子装置（上記第３～第６の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器又は電子装置に搭載することが可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１面と、前記第１面とは反対側の第２面と、前記第２面から前記第１面まで貫通する第１ビアホールとを有し、前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を有する基板と、
前記基板の前記第２面と接合される第３面と、前記第３面とは反対側の第４面と、前記第４面から前記第３面まで貫通する第２ビアホールとを有し、前記第３面側の前記第２ビアホールの縁部が、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向するダイヤモンド層と、
前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間に設けられ、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを有する埋め込み層と、
前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面に設けられたビア配線と
を含むことを特徴とする半導体装置。
（付記２） 前記基板の前記第２面と、前記ダイヤモンド層の前記第３面とは、直接接合されることを特徴とする付記１に記載の半導体装置。
（付記３） 前記基板の前記第２面と、前記ダイヤモンド層の前記第３面とは、金属層を介して接合されることを特徴とする付記１に記載の半導体装置。
（付記４） 前記埋め込み層は、金属を含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５） 前記基板の前記第１面に設けられた電極層を含み、
前記基板の前記第１ビアホールは、前記電極層に達し、
前記ビア配線は、前記電極層に接続されることを特徴とする付記１乃至４のいずれかに記載の半導体装置。
（付記６） 第１面と、前記第１面とは反対側の第２面とを有する基板に、前記第２面から前記第１面まで貫通する第１ビアホールを形成する工程と、
前記基板の前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を形成する工程と、
前記基板の前記第２面に接合される第３面と、前記第３面とは反対側の第４面とを有するダイヤモンド層における前記第３面の、接合される前記基板の前記第１ビアホール及び前記傾斜面に対応する位置に、埋め込み層を形成する工程と、
前記基板の前記第２面と前記ダイヤモンド層の前記第３面とを接合し、前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間を前記埋め込み層で埋める工程と、
前記ダイヤモンド層に、前記第４面から前記第３面まで貫通し、前記第３面側に、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向する縁部を有する第２ビアホールを形成する工程と、
前記埋め込み層に、前記ダイヤモンド層の前記第２ビアホール内の前記埋め込み層の部位を貫通し、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを形成する工程と、
前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面にビア配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記７） 前記埋め込み層を形成する工程では、前記埋め込み層の外縁が、前記ダイヤモンド層と接合される時の前記基板の前記傾斜面の外縁よりも内側に位置するように、前記埋め込み層を形成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記埋め込み層を形成する工程では、前記埋め込み層の厚さが、前記傾斜面の前記第２面からの深さ以上となるように、前記埋め込み層を形成することを特徴とする付記６又は７に記載の半導体装置の製造方法。
（付記９） 前記基板の前記第２面と、前記ダイヤモンド層の前記第３面とを、直接接合することを特徴とする付記６乃至８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記基板の前記第２面と、前記ダイヤモンド層の前記第３面とを、金属層を介して接合することを特徴とする付記６乃至８のいずれかに記載の半導体装置の製造方法。
（付記１１） 前記埋め込み層は、金属を含むことを特徴とする付記６乃至１０のいずれかに記載の半導体装置の製造方法。
（付記１２） 前記基板の前記第１面に電極層が設けられ、
前記基板の前記第１ビアホールは、前記電極層に達するように形成され、
前記ビア配線は、前記電極層に接続されるように形成されることを特徴とする付記６乃至１１のいずれかに記載の半導体装置の製造方法。
（付記１３） 第１面と、前記第１面とは反対側の第２面と、前記第２面から前記第１面まで貫通する第１ビアホールとを有し、前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を有する基板と、
前記基板の前記第２面と接合される第３面と、前記第３面とは反対側の第４面と、前記第４面から前記第３面まで貫通する第２ビアホールとを有し、前記第３面側の前記第２ビアホールの縁部が、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向するダイヤモンド層と、
前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間に設けられ、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを有する埋め込み層と、
前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面に設けられたビア配線と
を含む半導体装置を備えることを特徴とする電子装置。
１Ａ，１Ａａ，１Ｂ，１Ｂａ，１０００Ａ，１０００Ｂ，１０００Ｂａ 半導体装置
２，１００１ 構造体
１０，１０１０ 基板
１０ａ，１０ｂ，３０ａ，３０ｂ，１０１０ａ，１０１０ｂ，１１１０ａ，１１１０ｂ 面
１１，３１，４１，４１ａ，５０，１０８０，１１５０，１１７０ ビアホール
１１ａ，３１ａ，１１５１ａ 縁部
１１ｂ，１１５１ｂ 角
１２，１１５２ 傾斜面
１２ａ，１１５２ａ 外縁
１３，１０１１ 下地基板
１４，１０１２ 半導体層
２０，１０６０ エッチングストッパ
３０，１１１０ ダイヤモンド層
４０ 埋め込み層
４２，１１６０ 空隙
６０，１０９０ ビア配線
７０，１１００ 配線
８０，２３０ ワイヤ
９０，９１，９２，１１３０，１１３１，１１３２ 金属層
１００，１０３０ ゲート電極
１１０，１０４０ ソース電極
１２０，１０５０ ドレイン電極
１３０，１４０，１１４０，１１８０ エッチングマスク
１３１，１４１，１１４１，１１８１ 開口部
１００ａ，１１０ａ，１２０ａ パッド
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
１０３１ ゲートフィンガー部
１０４１ ソースフィンガー部
１０５１ ドレインフィンガー部
１０７０ 金属配線
１１２０ ビーム
ＡＲ１，ＡＲ２ 領域
Ｄ１，Ｄ２，Ｄａ，Ｄｂ，Ｄｃ 直径
Ｈ０，Ｈｂ，Ｗ１，Ｗ２，Ｗｃ 幅
Ｖ０，Ｖｂ 深さ

Claims (7)

  1. 第１面と、前記第１面とは反対側の第２面と、前記第２面から前記第１面まで貫通する第１ビアホールとを有し、前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を有する基板と、
    前記基板の前記第２面と接合される第３面と、前記第３面とは反対側の第４面と、前記第４面から前記第３面まで貫通する第２ビアホールとを有し、前記第３面側の前記第２ビアホールの縁部が、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向するダイヤモンド層と、
    前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間に設けられ、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを有する埋め込み層と、
    前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面に設けられたビア配線と
    を含むことを特徴とする半導体装置。
  2. 前記基板の前記第２面と、前記ダイヤモンド層の前記第３面とは、直接接合されることを特徴とする請求項１に記載の半導体装置。
  3. 前記基板の前記第２面と、前記ダイヤモンド層の前記第３面とは、金属層を介して接合されることを特徴とする請求項１に記載の半導体装置。
  4. 前記埋め込み層は、金属を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記基板の前記第１面に設けられた電極層を含み、
    前記基板の前記第１ビアホールは、前記電極層に達し、
    前記ビア配線は、前記電極層に接続されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 第１面と、前記第１面とは反対側の第２面とを有する基板に、前記第２面から前記第１面まで貫通する第１ビアホールを形成する工程と、
    前記基板の前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を形成する工程と、
    前記基板の前記第２面に接合される第３面と、前記第３面とは反対側の第４面とを有するダイヤモンド層における前記第３面の、接合される前記基板の前記第１ビアホール及び前記傾斜面に対応する位置に、埋め込み層を形成する工程と、
    前記基板の前記第２面と前記ダイヤモンド層の前記第３面とを接合し、前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間を前記埋め込み層で埋める工程と、
    前記ダイヤモンド層に、前記第４面から前記第３面まで貫通し、前記第３面側に、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向する縁部を有する第２ビアホールを形成する工程と、
    前記埋め込み層に、前記ダイヤモンド層の前記第２ビアホール内の前記埋め込み層の部位を貫通し、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを形成する工程と、
    前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面にビア配線を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  7. 第１面と、前記第１面とは反対側の第２面と、前記第２面から前記第１面まで貫通する第１ビアホールとを有し、前記第２面側の前記第１ビアホールの縁部に、前記第２面に対して傾斜した傾斜面を有する基板と、
    前記基板の前記第２面と接合される第３面と、前記第３面とは反対側の第４面と、前記第４面から前記第３面まで貫通する第２ビアホールとを有し、前記第３面側の前記第２ビアホールの縁部が、前記基板の前記傾斜面の、前記傾斜面の外縁よりも内側の部位と対向するダイヤモンド層と、
    前記基板の前記傾斜面と前記ダイヤモンド層の前記第３面との間に設けられ、前記基板の前記第１ビアホール及び前記ダイヤモンド層の前記第２ビアホールと連通する第３ビアホールを有する埋め込み層と、
    前記基板の前記第１ビアホールの内面、前記埋め込み層の前記第３ビアホールの内面及び前記ダイヤモンド層の前記第２ビアホールの内面に設けられたビア配線と
    を含む半導体装置を備えることを特徴とする電子装置。
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