JP2022533082A - 半導体デバイス、その製造方法、及び半導体パッケージ構造 - Google Patents

半導体デバイス、その製造方法、及び半導体パッケージ構造 Download PDF

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Abstract

半導体デバイス（１００）、その製造方法、及び半導体パッケージ構造が提供される。半導体デバイス（１００）は、基板（１０）と、基板（１０）の片側に位置するとともに二次元電子ガスが形成される多層半導体層（２０）と、多層半導体層（２０）の片側に位置するとともに多層半導体層（２０）のアクティブ領域（ａ）に位置する第１ソース（３１）、第１ドレイン（３３）、及び第１ソース（３１）と第１ドレイン（３３）との間に位置する第１グリッド（３２）と、基板（１０）の多層半導体層（２０）から離間する側に位置するとともに第１グリッド（３２）に電気的に接続されるグリッド背面接触電極（５１）とを含む。半導体デバイス（１００）の背面から第１グリッド（３２）に信号を提供することにより、デバイスのパッケージング過程に発生する寄生インダクタンス及び寄生抵抗が減少され、デバイスの高周波スイッチングでの性能及び安定性が向上する。また、デバイスのパッケージの柔軟性が向上し、デバイスの動的抵抗が大幅に向上するとともに、デバイスの動作中心の周囲の放熱が確保され、デバイスの信頼性及び使用寿命が向上する。

Description

本発明は、マイクロエレクトロニクスの技術分野に関し、特に半導体デバイス、その製造方法、及び半導体パッケージ構造に関する。
半導体電子デバイスでは、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，ＨＥＭＴ）は、高濃度の二次元電子ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ，２ＤＥＧ）を有するワイドバンドギャップの半導体デバイスであり、出力電力密度が高く、高温耐性に優れ、安定性が高く、降伏電圧が高いという特徴を有し、パワーエレクトロニクスデバイスの分野において応用可能性が非常に高い。
ＧａＮ ＨＥＭＴデバイスは横型デバイスであり、電極が全て表面に位置するため、パッケージング過程においてワイヤの相互接続の長さ及び配置がある程度制限されている。また、ワイヤの相互接続による寄生インダクタンス及び寄生抵抗は、ＧａＮ ＨＥＭＴの高周波スイッチングでの性能及び安定性に影響を与え得る。
以上の事情に鑑み、本発明の実施例によれば、半導体デバイスの電極が全て同一表面に位置することにより半導体デバイスの性能及び安定性が影響されるという従来技術に存在する技術的課題を解決するために、半導体デバイス、その製造方法及び半導体パッケージ構造が提供される。
第１態様において、本発明の実施例によれば、基板と、多層半導体層と、第１ソースと、第１グリッドと、第１ドレインと、グリッド背面接触電極とを含む半導体デバイスが提供され、
上記多層半導体層は、上記基板の片側に位置し、上記多層半導体層には二次元電子ガスが形成され、
上記第１ソース、上記第１グリッド、及び上記第１ドレインは、上記多層半導体層の上記基板から離間する側に位置するとともに、上記多層半導体層のアクティブ領域内に位置し、上記第１グリッドは、上記第１ソースと上記第１ドレインとの間に位置し、
上記グリッド背面接触電極は、上記基板の上記多層半導体層から離間する側に位置し、
上記グリッド背面接触電極は、上記第１グリッドに電気的に接続される。
さらに、上記グリッド背面接触電極の上記基板における垂直投影は、上記第１グリッドの上記基板における垂直投影の少なくとも一部をカバーする。
さらに、上記グリッド背面接触電極の上記基板における垂直投影は、上記第１グリッドの上記基板における垂直投影の全部をカバーする。
さらに、上記グリッド背面接触電極の上記基板における投影面積は、上記アクティブ領域内の上記第１ソース、上記第１グリッド及び上記第１ドレインの上記基板における垂直投影面積の和よりも大きい。
さらに、上記半導体デバイスは、上記基板と上記多層半導体層とを貫通するグリッド貫通孔構造をさらに含み、上記第１グリッドは、上記グリッド貫通孔構造を介して上記グリッド背面接触電極に電気的に接続される。
さらに、上記半導体デバイスは、上記第１グリッドが上記多層半導体層のパッシブ領域に延在して形成されるグリッド接触電極をさらに含み、上記パッシブ領域は上記アクティブ領域を取り囲んで設けられ、
上記グリッド接触電極の上記基板における垂直投影は、上記グリッド貫通孔構造の上記基板における垂直投影をカバーし、上記第１グリッドは、上記グリッド接触電極及びグリッド貫通孔構造を介して上記グリッド背面接触電極に電気的に接続される。
さらに、上記半導体デバイスは、上記基板と上記多層半導体層とを貫通するドレイン貫通孔構造、及び上記基板の上記多層半導体層から離間する側に位置するドレイン背面接触電極をさらに含み、上記第１ドレインは、上記ドレイン貫通孔構造を介して上記ドレイン背面接触電極に電気的に接続される。
さらに、上記半導体デバイスは、上記第１ドレインが上記多層半導体層のパッシブ領域に延在して形成されるドレイン接触電極をさらに含み、上記パッシブ領域は上記アクティブ領域を取り囲んで設けられ、
上記ドレイン接触電極の上記基板における垂直投影は、上記ドレイン貫通孔構造の上記基板における垂直投影をカバーし、上記第１ドレインは、上記ドレイン接触電極及び上記ドレイン貫通孔構造を介して上記ドレイン背面接触電極に電気的に接続される。
さらに、上記グリッド背面接触電極と上記ドレイン背面接触電極とは、同層に絶縁して設けられる。
第２態様において、本発明の実施例によれば、第１態様に記載の半導体デバイスを含む半導体パッケージ構造が提供され、
スイッチングトランジスタをさらに含み、
上記スイッチングトランジスタは、第２ソースと、第２グリッドと、第２ドレインとを含み、
上記第１ソースと上記第２ドレインとは電気的に接続され、上記第１グリッドと上記第２ソースとは電気的に接続され、上記第１ドレインにドレイン信号が入力され、上記第１グリッド及び上記第２ソースにソース信号が入力され、上記第２グリッドにグリッド信号が入力され、
上記第１ソースと上記第２ドレインとは、密着して設けられるとともに、電気的に接続され、或いは、
上記半導体パッケージ構造は、接続構造をさらに含み、
上記第１グリッド及び上記第２ソースは、それぞれ上記接続構造に電気的に接続され、上記第１グリッドに電気的に接続される上記グリッド背面接触電極は、上記接続構造の表面に密着して設けられる半導体パッケージ構造がさらに提供される。
さらに、上記半導体パッケージ構造上記半導体デバイスは、上記基板と上記多層半導体層とを貫通するグリッド貫通孔構造、及び上記基板の上記多層半導体層から離間するグリッド背面接触電極を含み、上記第１グリッドは、上記グリッド貫通孔構造を介して上記グリッド背面接触電極に電気的に接続され、
上記接続構造は、フレームと、上記フレームの第１表面に位置するソース信号入力端子を含み、上記グリッド背面接触電極と上記ソース信号入力端子とは、密着して設けられるとともに、電気的に接続され、上記第２ソースと上記ソース信号入力端子とは、ワイヤボンディングにより電気的に接続される。
さらに、上記半導体パッケージ構造は、グリッド信号入力端子と、ドレイン信号入力端子と、支持シートとをさらに含み、上記支持シートは、背向するとともに互いに絶縁した第２表面と第３表面とを含み、上記第３表面は、上記第１表面に密着して設けられ、上記第２表面には、表面接続層が設けられ、
上記第２ソース及び上記第２ドレインは、上記スイッチングトランジスタの背向する表面に位置し、
上記第１ソースと上記表面接続層とは、ワイヤボンディングにより電気的に接続され、
上記第２ドレインは、上記表面接続層に密着して設けられ、上記第１ドレインと上記ドレイン信号入力端子とは、ワイヤボンディングにより電気的に接続され、上記第２グリッドと上記グリッド信号入力端子とは、ワイヤボンディングにより電気的に接続される。
さらに、上記半導体デバイスは、上記基板と上記多層半導体層とを貫通するグリッド貫通孔構造及びドレイン貫通孔構造、並びに上記基板の上記多層半導体層から離間する側に位置するグリッド背面接触電極及びドレイン背面接触電極を含み、
上記第１グリッドは、上記グリッド貫通孔構造を介して上記グリッド背面接触電極に電気的に接続され、上記第１ドレインは、上記ドレイン貫通孔構造を介して上記ドレイン背面接触電極に電気的に接続され、
上記第２ソース及び上記第２ドレインは、上記スイッチングトランジスタの背向する表面に位置し、
上記第１ソースと上記第２ドレインは、密着して設けられるとともに電気的に接続される。
さらに、上記半導体パッケージ構造は、ソース信号入力端子と、グリッド信号入力端子と、ドレイン信号入力端子とをさらに含み、
上記第１グリッドと上記ソース信号入力端子とは、ワイヤボンディングにより電気的に接続され、上記第２ソースと上記ソース信号入力端子とは、ワイヤボンディングにより電気的に接続され、上記第１ドレインと上記ドレイン信号入力端子とは、ワイヤボンディングにより電気的に接続され、上記第２グリッドと上記グリッド信号入力端子とは、ワイヤボンディングにより電気的に接続される。
第３態様において、本発明の実施例によれば、第１態様に記載の半導体デバイスを製造するための半導体デバイスの製造方法が提供され、該製造方法は、
基板を提供することと、
上記基板の片側に多層半導体層を製造し、上記多層半導体層に二次元電子ガスが形成されることと、
上記多層半導体層の上記基板から離間する側であって、上記多層半導体層のアクティブ領域内に第１ソース、第１グリッド及び第１ドレインを製造し、上記第１グリッドは、上記第１ソースと上記第１ドレインとの間に位置することと、
上記基板の上記多層半導体層から離間する側にグリッド背面接触電極を製造し、上記第１グリッドと上記グリッド背面接触電極とが電気的に接続されることを含む。
さらに、上記製造方法は、上記基板と上記多層半導体層とを貫通するグリッド貫通孔構造を製造することをさらに含み、
上記第１グリッドは、上記グリッド貫通孔構造を介して上記グリッド背面接触電極に電気的に接続される。
さらに、上記製造方法は、上記基板の上記多層半導体層から離間する側に、ドレイン背面接触電極を製造することをさらに含み、
上記第１ドレインと上記ドレイン背面接触電極とは電気的に接続される。
さらに、上記製造方法は、上記基板と上記多層半導体層とを貫通するドレイン貫通孔構造を製造することをさらに含み、
上記第１ドレインは、上記ドレイン貫通孔構造を介して上記ドレイン背面接触電極に電気的に接続される。
本発明の実施例に係る半導体デバイス、その製造方法、及び半導体パッケージ構造において、半導体デバイスは第１グリッドに電気的に接続されるグリッド背面接触電極を含み、第１グリッドとグリッド背面接触電極とは電気的に接続されることにより、グリッド背面接触電極に信号を直接ロードし、グリッド背面接触電極を介して信号を第１グリッドに伝送することができるため、半導体デバイスの第１ソース、第１グリッド及び第１ドレインは異なる表面から信号をロードすることが保証され、半導体のパッケージング過程に使用される相互接続リード線が減少され、リード線の相互接続による寄生インダクタンス及び寄生抵抗が減少され、半導体デバイスの高周波スイッチングでの性能及び安定性が向上する。また、半導体デバイスのパッケージングの過程において第１ソース、第１グリッド及び第１ドレインが同一表面から信号をロードすることによりリード線の配置が制限されることが回避され、半導体デバイスのパッケージの柔軟性が向上し、デバイスの動的抵抗が大幅に向上するとともに、デバイスの動作中心の周囲の放熱が確保され、半導体デバイスの信頼性及び使用寿命が向上する。
以下の図面により非制限的な実施例を説明することにより、本発明の他の特徴、目的及び利点は明らかになる。
従来技術の半導体デバイスの断面構造の模式図である。 本発明の実施例に係る半導体デバイスの上面構造の模式図である。 図２に示される半導体デバイスの断面線Ａ－Ａ’に沿う断面構造の模式図である。 本発明の実施例に係る別の半導体デバイスの上面構造の模式図である。 図４に示される半導体デバイスの断面線Ｂ－Ｂ’に沿う断面構造の模式図である。 本発明の実施例に係るカスコード構造を使用する半導体パッケージ構造の回路模式図である。 本発明の実施例に係る半導体パッケージ構造の構造模式図である。 本発明の実施例に係る別の半導体パッケージ構造の構造模式図である。 本発明の実施例に係る半導体デバイス的製造方法のフローチャートである。
本発明の目的、技術的手段及び利点をより明確にするために、以下、本発明の実施例に使用される図面を参照しながら、具体的な実施形態により本発明の技術的手段を完全に説明する。明らかなように、以下の実施例は本発明の実施例の一部であり、全ての実施例ではない。本発明の実施例に基づいて、当業者が創造的努力なしに得た他の全ての実施例は、いずれも本発明の保護範囲に含まれる。
図１は、従来技術の半導体デバイスの断面構造の模式図である。図１に示すように、従来技術において、ソース１、グリッド２及びドレイン３が半導体デバイスの同一表面に位置するため、半導体デバイスのソース１、グリッド２及びドレイン３は、同一表面から信号を受けることにより、相互接続ワイヤが多く、リード線の相互接続による寄生インダクタンス及び寄生抵抗が大きいため、半導体デバイスの高周波スイッチングでの性能及び安定性に影響を及ぼす。また、半導体デバイスのソース１、グリッド２及びドレイン３が同一表面から信号を受けることにより、リード線の配置は制限され、半導体デバイスのパッケージの柔軟性が低下する。
上記問題に鑑みて、本発明の実施例によれば、半導体デバイスが提供される。半導体デバイスは、基板と、多層半導体層と、第１ソースと、第１グリッドと、第１ドレインと、グリッド背面接触電極とを含み、多層半導体層が基板の片側に位置し、多層半導体層に二次元電子ガスが形成され、第１ソース、第１グリッド及び第１ドレインは多層半導体層の基板から離間する側に位置するとともに、多層半導体層のアクティブ領域内に位置し、第１グリッドは第１ソースと第１ドレインとの間に位置し、グリッド背面接触電極は基板の多層半導体層から離間する側に位置し、第１グリッドとグリッド背面接触電極とは電気的に接続される。このように半導体デバイスが第１グリッドに電気的に接続されるグリッド背面接触電極を含むことにより、第１グリッドは、グリッド背面接触電極に信号を直接ロードし、グリッド背面接触電極を介して第１グリッドに伝送できることで、半導体デバイスの第１ソース、第１グリッド及び第１ドレインは異なる表面から信号をロードすることができ、半導体パッケージに使用される相互接続リード線を減少させ、リード線の相互接続による寄生インダクタンス及び寄生抵抗を減少させ、半導体デバイスの高周波スイッチングでの性能及び安定性を向上できる。また、半導体デバイスのパッケージング過程において第１ソース、第１グリッド及び第１ドレインが同一表面から信号をロードすることによりリード線の配置が制限されることを回避でき、半導体デバイスのパッケージの柔軟性を向上できる。デバイスの動的抵抗を大幅に向上できるとともに、デバイスの動作中心の周囲の放熱を確保できるため、半導体デバイスの信頼性及び使用寿命が向上する。
以上が本発明の思想の核心である。以下、本発明の実施例に使用される図面により本発明の実施例における技術的手段を明確かつ完全に説明する。本発明の実施例に基づいて当業者が創造的努力なしに得た全ての他の実施例はいずれも本発明の保護範囲に含まれる。
図２は、本発明の実施例に係る半導体デバイスの上面構造の模式図である。図３は、図２に示される半導体デバイスの断面線Ａ－Ａ’に沿う断面構造の模式図である。図３及び図２に示すように、本発明の実施例に係る半導体デバイスは、基板１０と、多層半導体層２０と、第１ソース３１と、第１グリッド３２と、第１ドレイン３３と、グリッド背面接触電極５１とを含んでもよい。
多層半導体層２０は、基板１０の片側に位置し、多層半導体層２０に二次元電子ガス２ＤＥＧが形成される。
第１ソース３１、第１グリッド３２及び第１ドレイン３３は、多層半導体層２０の基板１０から離間する側に位置するとともに、多層半導体層２０のアクティブ領域ａ内に位置し、第１グリッド３２は第１ソース３１と第１ドレイン３３との間に位置する。
グリッド背面接触電極５１は、基板１０の多層半導体層２０から離間する側に位置する。
グリッド背面接触電極５１と第１グリッド３２とは電気的に接続され、これによって、グリッド背面接触電極５１と第１グリッド３２の等電位化が実現される。
グリッド背面接触電極５１の上記基板１０における垂直投影は、第１グリッド３２の上記基板１０における垂直投影の少なくとも一部をカバーし、これによって、動的抵抗が向上するとともに、グリッド付近の放熱が確保される。好ましくは、グリッド背面接触電極５１の上記基板１０における垂直投影は、第１グリッド３２の上記基板１０における垂直投影の全部をカバーし、これによって、グリッド付近の放熱をさらに向上できる。さらに好ましくは、グリッド背面接触電極５１の上記基板１０における投影面積は、上記アクティブ領域ａ内の第１ソース３１、第１グリッド３２、第１ドレイン３３の上記基板１０における垂直投影面積の和よりも大きく、これによって、半導体デバイスの動作中心の周囲の放熱を向上できる。
より具体的には、本発明に係る半導体デバイス構造は、デバイスの動的抵抗を大幅に向上できるとともに、デバイスの動作中心の周囲の放熱を向上させ、半導体デバイスの信頼性及び使用寿命を向上でき、特にパワーエレクトロニクス用途におけるカスコード構造に適用できる。
さらに、半導体デバイスは、基板１０と多層半導体層２０とを貫通するグリッド貫通孔構造４１を含む。第１グリッド３２はグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続される。これによって、第１グリッド３２とグリッド背面接触電極５１との等電位化が実現される。
例示的には、基板１０の材料は、サファイア、炭化ケイ素、ケイ素、ヒ化ガリウム、窒化ガリウム又は窒化アルミニウムのうちの１種又は複数種の組み合わせであってもよく、窒化ガリウムの成長に適した他の材料であってもよく、本発明の実施例ではこれが限定されない。多層半導体層２０は、基板１０の片側に位置する。多層半導体層２０は、具体的にはＩＩＩ－Ｖ族化合物の半導体材料であってもよい。
ソース３１、グリッド３２及びドレイン３３は、多層半導体層２０の基板１０から離間する側に位置し、グリッド３２は、ソース３１とドレイン３３との間に位置する（図２及び図３を参照）。さらに、ソース３１、ドレイン３３と多層半導体層２０とはオーミック接触を形成し、グリッド３２と多層半導体層２０とはショットキー接触を形成する。さらに、ソース３１及びドレイン３３の材質は、Ｎｉ、Ｔｉ、Ａｌ、Ａｕなどの金属のうちの１種又は複数種の組み合わせであってもよい。グリッド３２の材質は、Ｎｉ、Ｐｔ、Ｐｂ、Ａｕなどの金属のうちの１種又は複数種の組み合わせであってもよい。グリッド３２は、単層金属グリッドであってもよく、２層金属の積層又は多層グリッド構造であってもよい。さらに、グリッド３２の形状は矩形（図示せず）であってよく、Ｔ型（図３）であってもよい。これによって、グリッド３２と多層半導体層２０との良好なショットキー接触が保証される。
さらに、グリッド背面接触電極５１は、導電金属層であり、材質がＮｉ、Ｔｉ、Ａｌ、Ａｕ、Ｐｔ、Ｐｂ、Ａｇ等金属のうちの１種又は複数種の組み合わせであってもよい。グリッド背面接触電極５１は、好ましくは多層金属層である。グリッド背面接触電極５１は、厚さがグリッド３２より小さい薄い導電金属層であることが好ましい。
さらに、グリッド貫通孔構造４１は、基板１０と多層半導体層２０とを貫通する。グリッド背面接触電極５１は、基板１０の多層半導体層２０から離間する側に位置する。第１グリッド３２はグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続される。これによって、半導体デバイスの背面からグリッド背面接触電極５１に信号を与え、その後、グリッド貫通孔構造４１を介して第１グリッド３２に伝送することができるため、半導体デバイスの第１ソース３１、第１グリッド３２及び第１ドレイン３３は異なる表面から信号を受けることができる。例えば、グリッド背面接触電極５１は、基板１０の表面全体をカバーし、第１ソース３１及び第１ドレイン３３は、半導体デバイスの正面から信号を受けることができ、第１グリッド３２は、半導体デバイスの背面から信号を受けることができ、具体的には、第１ソース３１及び第１ドレイン３３は、相互接続ワイヤにより信号入力端子にボンディングされ、第１グリッド３２は、信号入力端子に直接密着して電気的に接続することができ、半導体のパッケージング過程に使用される相互接続ワイヤを減少させ、ワイヤの相互接続による寄生インダクタンス及び寄生抵抗を減少させ、半導体デバイスの高周波スイッチングでの性能及び安定性を向上できる。また、半導体デバイスのパッケージング過程において第１ソース３１、第１グリッド３２及び第１ドレイン３３が同一表面から信号を受けることによりワイヤの配置が制限されることを回避でき、半導体デバイスのパッケージの柔軟性を向上できる。
なお、半導体デバイスの正面は、第１ソース３１、第１グリッド３２及び第１ドレイン３３が形成される側の表面、半導体デバイスの背面は、グリッド背面接触電極５１が形成される側の表面として理解することができる。
さらに、図３に示すように、本発明の実施例に係る多層半導体層２０は、基板１０に位置する核形成層２０１と、核形成層２０１の基板１０から離間する側に位置するバッファ層２０２と、バッファ層２０２の核形成層２０１から離間するチャネル層２０３と、チャネル層２０３のバッファ層２０２から離間するバリア層２０４とを含んでもよい。バリア層２０４とチャネル層２０３とはヘテロ接合構造を形成し、ヘテロ接合の界面には二次元電子ガスが形成される。
例示的には、核形成層２０１及びバッファ層２０２の材料は窒化物、具体的には、ＧａＮ、ＡｌＮ又は他の窒化物であってもよい。核形成層２０１及びバッファ層２０２は、基板１０の材料との整合及びチャネル層２０３のエピタキシーに使用することができる。チャネル層２０３の材料は、ＧａＮ又は他の半導体材料、例えば、ＩｎＡｌＮであってもよい。バリア層２０４は、チャネル層２０３の上方に位置し、バリア層２０４の材料は、チャネル層２０３とヘテロ接合構造を形成可能な任意の半導体材料であってもよく、ガリウム系化合物半導体材料又は窒素系化物半導体材料、例えば、ＩｎｘＡｌｙＧａｚＮ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）を含む。バリア層２０４が窒化アルミニウムガリウム層である場合、通常、この窒化アルミニウムガリウム層中のアルミニウム含有量は２０％－３０％であり、この窒化アルミニウムガリウム層の厚さは１０－５０ｎｍである。さらに、チャネル層２０３とバリア層２０４は半導体ヘテロ接合構造を構成し、チャネル層２０３とバリア層２０４との界面には高濃度の２ＤＥＧが形成される。
さらに、図２及び図３に示すように、本発明の実施例に係る半導体デバイスは、第１グリッド３２が多層半導体層２０のパッシブ領域ｂに延在して形成されるグリッド接触電極３４をさらに含んでもよい。パッシブ領域ｂは、好ましくはアクティブ領域ａと取り囲んで設けられる。グリッド接触電極３４の基板１０における垂直投影は、グリッド貫通孔構造４１の基板１０における垂直投影をカバーする。第１グリッド３２は、好ましくはグリッド接触電極３４及びグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続される。好ましくは、グリッド背面接触電極５１は、アクティブ領域ａとパッシブ領域ｂとを同時にカバーし、これによって、半導体デバイスの背面に位置するアクティブ領域ａ及びパッシブ領域ｂと第１グリッド３２との等電位化が実現される。
例示的には、第１グリッド３２はパッシブ領域ｂに延在してグリッド接触電極３４を形成する。グリッド接触電極３４は、グリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続される。アクティブ領域ａは、半導体デバイスの動作領域として理解することができる。その中には大量の２ＤＥＧ、電子又は正孔などが存在する。パッシブ領域ｂは、半導体デバイスの非動作領域として理解することができる。その中には二次元電子ガス、電子又は正孔が存在せず、例えば、メサエッチングプロセス（ＭＥＳＡ ｅｔｃｈ）、イオン注入プロセス又は酸化分離プロセスによりその下方にある二次元電子ガス、電子又は正孔を除去又は分離した。第１グリッド３２がパッシブ領域ｂに延在してグリッド接触電極３４を形成し、グリッド接触電極３４がグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続されることにより、第１グリッド３２とグリッド背面接触電極５１とを電気的に接続するためにアクティブ領域ａ内において下へ孔を開ける必要がないため、半導体デバイスがアクティブ領域ａ内で正常に動作できることが保証されるとともに、第１グリッド３２とグリッド背面接触電極５１との電気的接続が実現され、正常に信号を受信することができる。
図４は、本発明の実施例に係る別の半導体デバイスの上面構造の模式図である。図５は、図４に示される半導体デバイスの断面線Ｂ－Ｂ’に沿う断面構造の模式図である。図４及び図５所示に示すように、本発明の実施例に係る半導体デバイスは、基板１０と多層半導体層２０とを貫通するドレイン貫通孔構造４２、及び基板１０の多層半導体層２０から離間する側に位置するドレイン背面接触電極５２を含んでもよい。第１ドレイン３３は、ドレイン貫通孔構造４２を介してドレイン背面接触電極５２に電気的に接続される。
例示的には、グリッド貫通孔構造４１及びドレイン貫通孔構造４２は、それぞれ基板１０と多層半導体層２０とを貫通する。グリッド背面接触電極５１及びドレイン背面接触電極５２は、それぞれ基板１０の多層半導体層２０から離間する側に位置する。第１グリッド３２は、グリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続され、第１ドレイン３３は、ドレイン貫通孔構造４２を介してドレイン背面接触電極５２に電気的に接続される。これによって、信号は、それぞれ半導体デバイスの背面からグリッド背面接触電極５１及びドレイン背面接触電極５２に与えられ、さらにそれぞれグリッド貫通孔構造４１及びドレイン貫通孔構造４２を介して第１グリッド３２及び第１ドレイン３３に伝送することができ、半導体デバイスの第１ソース３１、第１グリッド３２及び第１ドレイン３３が異なる表面から信号を受けることができる。例えば、第１ソース３１は半導体デバイスの正面から信号を受け、第１グリッド３２及び第１ドレイン３３は半導体デバイスの背面から信号を受けることができる。具体的には、第１ソース３１は他の電極に直接密接して電気的に接続することができ、第１グリッド３２及び第１ドレイン３３は、相互接続ワイヤにより信号入力端子にボンディングされる。これによって、半導体のパッケージング過程に使用される相互接続ワイヤが減少され、ワイヤの相互接続による寄生インダクタンス及び寄生抵抗が減少され、半導体デバイスの高周波スイッチングでの性能及び安定性が向上する。また、半導体デバイスのパッケージング過程において第１ソース３１、第１グリッド３２及び第１ドレイン３３が同一表面から信号を受けることによりワイヤの配置が制限されることが回避され、半導体デバイスのパッケージの柔軟性が向上する。
さらに、図４及び図５に示すように、本発明の実施例に係る半導体デバイスは、第１ドレイン３３が多層半導体層２０のパッシブ領域ｂに延在して形成されるドレイン接触電極３５をさらに含んでもよい。パッシブ領域ｂは、アクティブ領域ａを取り囲んで設けられる。ドレイン接触電極３５の基板１０における垂直投影は、ドレイン貫通孔構造４２の基板１０における垂直投影をカバーする。第１ドレイン３３は、ドレイン接触電極３５及びドレイン貫通孔構造４２を介してドレイン背面接触電極５２に電気的に接続される。
例示的には、第１グリッド３２はパッシブ領域ｂに延在してグリッド接触電極３４を形成し、グリッド接触電極３４は好ましくはグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続される。第１ドレイン３３は多層半導体層２０のパッシブ領域ｂに延在してドレイン接触電極３５を形成し、ドレイン接触電極３５はドレイン貫通孔構造４２を介してドレイン背面接触電極５２に電気的に接続される。これによって、第１グリッド３２及び第１ドレイン３３とグリッド背面接触電極５１及びドレイン背面接触電極５２とを電気的に接続するためにアクティブ領域ａ内において下へ孔を開ける必要がないため、半導体デバイスがアクティブ領域ａ内で正常に動作できることが保証されるとともに、第１グリッド３２とグリッド背面接触電極５１との電気的接続及び正常な信号受信、並びに第１ドレイン３３とドレイン背面接触電極５２との電気的接続及び正常なドレイン信号の受信が実現される。
さらに、図４及び図５に示すように、グリッド背面接触電極５１とドレイン背面接触電極５２とは同層に絶縁して設けられる。
例示的には、グリッド背面接触電極５１とドレイン背面接触電極５２とは絶縁して設けられる。これによって、信号がそれぞれ独立して第１グリッド３２及び第１ドレイン３３に与えられることが保証され、信号クロストークにより半導体デバイスが正常に動作できないことが回避される。例えば、グリッド背面接触電極５１とドレイン背面接触電極５２との間に、この２つの接触電極が離間されるように開口を形成する。好ましくは、グリッド背面接触電極５１とドレイン背面接触電極５２との間の開口に絶縁媒体を充填してもよい。また、グリッド背面接触電極５１とドレイン背面接触電極５２とは同層に設けられる。これによって、半導体デバイスの膜層の設置が簡単であり、半導体デバイスの薄型化設計の実現に有利である。
同様の発明思想に基づいて、本発明の実施例は、半導体パッケージ構造をさらに提供する。半導体パッケージ構造は、カスコード構造を採用することができる。図６は、本発明の実施例に係るカスコード構造を用いた半導体パッケージ構造の回路模式図である。図７は、本発明の実施例に係る半導体パッケージ構造の構造模式図である。図８は、本発明の実施例に係る別の半導体パッケージ構造の構造模式図である。図６、図７及び図８に示すように、本発明の実施例に係る半導体パッケージ構造は、上記実施例に記載の半導体パッケージ構造１００を含み、さらにスイッチングトランジスタ２００をさらに含む。スイッチングトランジスタ２００は、第２ソース６１、第２グリッド６２及び第２ドレイン６３を含む。第１ソース３１と第２ドレイン６３とは電気的に接続され、第１グリッド３２と第２ソース６１とは電気的に接続される。第１ドレイン３３はドレイン信号に接続され、第１グリッド３２及び第２ソース６１はソース信号に接続され、第２グリッド６２はグリッド信号に接続される。第１ソース３１と第２ドレイン６３とは密着して設けられるとともに電気的に接続される（図７）。或いは、半導体パッケージ構造は、接続構造７０をさらに含む。第１グリッド３２及び第２ソース６１はそれぞれ接続構造７０に電気的に接続され、第１グリッド３２に電気的に接続されるグリッド背面接触電極５１は接続構造７０の表面に密着して設けられる（図８）。
例示的には、本発明の実施例に係る半導体パッケージ構造は、カスコード構造を用いた半導体パッケージ構造であってもよく、本発明の実施例に係る半導体デバイス１００と、スイッチングトランジスタ２００とを含む。半導体デバイスは、第１ソース３１と、第１グリッド３２と、第１ドレイン３３とを含む。スイッチングトランジスタ２００は、第２ソース６１と、第２グリッド６２と、第２ドレイン６３とを含む。第１ソース３１と第２ドレイン６３とは電気的に接続され、第１グリッド３２と第２ソース６１とは電気的に接続される。第１ドレイン３３はドレイン信号に接続され、第１グリッド３２及び第２ソース６１はソース信号に接続され、第２グリッド６２はグリッド信号に接続される。さらに、スイッチングトランジスタ２００は、Ｓｉ電界効果トランジスタ又はＳｉ金属酸化物電界効果トランジスタであってもよい。スイッチングトランジスタ２００の優れたスイッチ性能及び半導体デバイス１００の優れた耐圧性能を利用することにより、半導体パッケージデバイスが良好な電気的特性を有することが保証される。
図７に示すように、スイッチングトランジスタ２００と半導体デバイス１００とは積層して設けられ、第２ドレイン６３は第１ソース３１の表面に直接積層されることにより、第１ソース３１と第２ドレイン６３との電気的接続が実現される。これによって、ワイヤボンディングによる電気的接続ではないため、寄生インダクタンス及び寄生抵抗が減少され、半導体パッケージ構造の電気的性能が向上する。或いは、図８に示すように、第１グリッド３２に電気的に接続されるグリッド背面接触電極５１は接続構造７０の表面に密着して設けられることにより、第１グリッド３２と接続構造７０の表面との電気的接続にはワイヤボンディングが必要とされないため、寄生インダクタンス及び寄生抵抗が減少され、半導体パッケージ構造の電気的性能が向上する。
以下、２種類の半導体パッケージ構造を詳しく説明する。
さらに、図８に示すように、半導体デバイス１００は、基板１０と多層半導体層２０とを貫通するグリッド貫通孔構造４１、及び基板１０の多層半導体層２０から離間する側に位置するグリッド背面接触電極５１を含む。第１グリッド３２は、グリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続される。接続構造７０は、フレーム７１及びフレーム７１の第１表面に位置するソース信号入力端子８１を含む。グリッド背面接触電極５１とソース信号入力端子８１とは密着して設けられるとともに、電気的に接続される。第２ソース６１とソース信号入力端子８１とはワイヤボンディングにより電気的に接続される。
例示的には、第１グリッド３２は、グリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続されるため、半導体デバイス１００において、第１グリッド３２のみが背面から信号をアクセスする必要がある。フレーム７１が設けられる第１表面には、全面に設けられるソース信号入力端子８１が設けられる。グリッド背面接触電極５１は、全面に設けられるソース信号入力端子８１に直接密接して電気的に接続される。第１グリッド３２とソース信号入力端子８１との電気的接続にはワイヤボンディングが必要とされないため、寄生インダクタンス及び寄生抵抗が減少され、半導体パッケージ構造の電気的性能が向上する。また、第２ソース６１とソース信号入力端子８１とはワイヤボンディングにより電気的に接続されることにより、第１グリッド３２と第２ソース６１との電気的接続が実現される。
さらに、図８に示すように、半導体パッケージ構造は、グリッド信号入力端子８２と、ドレイン信号入力端子８３と、支持シート８４とをさらに含む。支持シート８４は、背向するとともに互いに絶縁した第２表面と第３表面とを含む。第３表面はフレーム７１の第１表面に密着して設けられ、第２表面には表面接続層８５が設けられる。第２ソース６１及び第２ドレイン６３は、スイッチングトランジスタ２００の背向する表面に位置する。第１ソース３１と表面接続層８５とはワイヤボンディングにより電気的に接続され、第２ドレイン６３は表面接続層８５に密着して設けられる。第１ドレイン３３とドレイン信号入力端子８３とはワイヤボンディングにより電気的に接続され、第２グリッド６２とグリッド信号入力端子８２とはワイヤボンディングにより電気的に接続される。
例示的には、第１ソース３１と表面接続層８５とはワイヤボンディングにより電気的に接続され、第２ドレイン６３は表面接続層８５に密着して設けられることにより、第１ソース３１と第２ドレイン６３との電気的接続が実現される。第１ドレイン３３はワイヤボンディングによりドレイン信号入力端子８３に電気的に接続され、ドレイン信号を受ける。第２グリッド６２はワイヤボンディングによりグリッド信号入力端子８２に電気的に接続され、グリッド信号を受ける。第１グリッド３２は、それと電気的に接続されるとともにソース信号入力端子８１に密着して設けられるグリッド背面接触電極５１を介してソース信号入力端子８１に電気的に接続される。第２ソース６１とソース信号入力端子８１とはワイヤボンディングにより電気的に接続される。これによって、第１グリッド３２と第２ソース６１との電気的接続、及びソース信号の付与が実現される。ひいては、カスコード構造である半導体パッケージ構造全体の信号入力が実現され、半導体パッケージ構造の正常な動作が保証される。
さらに、図７に示すように、半導体デバイス１００は、基板１０と多層半導体層２０とを貫通するグリッド貫通孔構造４１及びドレイン貫通孔構造４２、並びに基板１０の多層半導体層２０から離間する側に位置するグリッド背面接触電極５１及びドレイン背面接触電極５２を含む。第１グリッド３２はグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続され、第１ドレイン３３はドレイン貫通孔構造４２を介してドレイン背面接触電極５２に電気的に接続される。第２ソース６１及び第２ドレイン６３はスイッチングトランジスタ２００の背向する表面に位置する。第１ソース３１と第２ドレイン６３とは密着して設けられるとともに電気的に接続される。
例示的には、第１グリッド３２はグリッド貫通孔構造４１を介してグリッド背面接触電極５１に電気的に接続され、第１ドレイン３３はドレイン貫通孔構造４２を介してドレイン背面接触電極に電気的に接続されるため、半導体デバイス１００において第１ソース３１のみが正面から信号にアクセスする必要がある。スイッチングトランジスタ２００と半導体デバイス１００とが積層して設けられ、第２ドレイン６３が第１ソース３１の表面に直接積層されることにより、第１ソース３１と第２ドレイン６３との電気的接続が実現される。これによって、ワイヤボンディングによる電気的接続ではないため、寄生インダクタンス及び寄生抵抗が減少され、半導体パッケージ構造の電気的性能が向上する。
さらに、図７に示すように、半導体パッケージ構造は、ソース信号入力端子８１と、グリッド信号入力端子８２と、ドレイン信号入力端子８３とをさらに含む。第１グリッド３２とソース信号入力端子８１とはワイヤボンディングにより電気的に接続され、第２ソース６１とソース信号入力端子８１とはワイヤボンディングを介して電気的に接続され、第１ドレイン３３とドレイン信号入力端子８３とはワイヤボンディングを介して電気的に接続され、第２グリッド６２とグリッド信号入力端子８２とはワイヤボンディングを介して電気的に接続される。
例示的には、第１グリッド３２とソース信号入力端子８１とはワイヤボンディングにより電気的に接続され、第２ソース６１とソース信号入力端子８１とはワイヤボンディングにより電気的に接続されることにより、第１グリッド３２及び第２ソース６１にソース信号が入力されることが保証されるとともに、第１グリッド３２と第２ソース６１との電気的接続が実現される。第１ドレイン３３はワイヤボンディングによりドレイン信号入力端子８３に電気的に接続され、ドレイン信号を受け、第２グリッド６２はワイヤボンディングによりグリッド信号入力端子８２に電気的に接続され、グリッド信号を受けることにより、カスコード構造である半導体パッケージ構造全体の信号入力が実現され、半導体パッケージ構造の正常動作が保証される。
同様の発明思想に基づいて、本発明の実施例は、半導体デバイスの製造方法をさらに提供する。図９は、本発明の実施例に係る半導体デバイスの製造方法のフローチャートである。図９に示すように、本発明の実施例に係る半導体デバイスの製造方法は、以下のＳ１１０からＳ１５０を含む。
Ｓ１１０：基板を提供する。
例示的には、基板の材料は、サファイア、炭化ケイ素、ケイ素、ヒ化ガリウム、窒化ガリウム又は窒化アルミニウムのうちの１種又は複数種の組み合わせであってもよく、窒化ガリウムの成長に適した他の材料であってもよい。基板の製造方法は、常圧化学気相成長法、準常圧化学気相成長法、有機金属気相成長法、低圧化学気相成長法、高密度プラズマ化学気相成長法、超高真空化学気相成長法、プラズマ強化化学気相成長法、触媒化学気相成長法、ハイブリッド物理化学気相成長法、急速熱化学気相成長法、気相エピタキシー法、パルスレーザー蒸着法、原子層エピタキシー法、分子線エピタキシー法、スパッタリング法又は蒸発法であってもよい。
Ｓ１２０：上記基板の片側に多層半導体層を製造し、上記多層半導体層に二次元電子ガスが形成される。
さらに、基板の片側に多層半導体層を製造し、多層半導体層に二次元電子ガスが形成されることは、
基板の片側に核形成層を製造することと、
核形成層の基板から離間する側にバッファ層を製造することと、
バッファ層の核形成層から離間する側にチャネル層を製造することと、
チャネル層のバッファ層から離間する側にバリア層を製造し、バリア層とチャネル層とがヘテロ接合構造を形成し、ヘテロ接合界面に二次元電子ガスを形成することと、
を含む。
Ｓ１３０：上記多層半導体層の上記基板から離間する側であって、上記多層半導体層のアクティブ領域内に第１ソース、第１グリッド及び第１ドレインを製造し、上記第１グリッドは上記第１ソースと上記第１ドレインとの間に位置する。
さらに、第１ソース及び第１ドレインと多層半導体層とはオーミック接触を形成し、第１グリッドと多層半導体層とはショットキー接触を形成する。フォトリソグラフィ、蒸着、エッチングなどのプロセスにより第１ソース、第１グリッド及び第１ドレインを形成してもよく、第１ソース及び第１ドレインを形成した後、イオン注入プロセス又は酸化分離プロセスによりパッシブ領域に対応する二次元電子ガスを除去してから第１グリッドを形成してもよい。本発明の実施例において、第１ソース、第１グリッド及び第１ドレインの製造が限定されない。
Ｓ１５０：上記基板の上記多層半導体層から離間する側にグリッド背面接触電極を製造し、上記第１グリッドと上記グリッド背面接触電極とは電気的に接続される。
Ｓ１５０の前に、Ｓ１４０を実行し、即ち、上記第１グリッドが上記グリッド貫通孔構造を介して上記グリッド背面接触電極に電気的に接続されるように、上記基板と上記多層半導体層とを貫通するグリッド貫通孔構造を製造してもよい。
例示的には、エッチング方法により基板と多層半導体層とを貫通するグリッド貫通孔構造を製造する。しかし、本発明の実施例においてグリッド貫通孔構造の製造が限定されない。
例示的には、グリッド貫通孔構造を形成した後、基板の多層半導体層から離間する側にグリッド背面接触電極を製造し、第１グリッドはグリッド貫通孔構造を介してグリッド背面接触電極に電気的に接続され、これによって、半導体デバイスの背面から第１グリッドに信号を提供でき、半導体デバイスの第１ソース、第１グリッド及び第１ドレインが異なる表面から信号を受けることが保証され、半導体のパッケージング過程に使用される相互接続ワイヤが減少され、ワイヤの相互接続による寄生インダクタンス及び寄生抵抗が減少され、半導体デバイスの高周波スイッチングでの性能及び安定性が向上する。また、半導体デバイスのパッケージング過程において第１ソース、第１グリッド及び第１ドレインが同一表面から信号を受けることによりワイヤの配置が制限されることが回避され、半導体デバイスのパッケージの柔軟性が向上する。
さらに、本発明の実施例に係る半導体デバイスの製造方法は、
基板の多層半導体層から離間する側にドレイン背面接触電極を製造し、第１ドレインとドレイン背面接触電極とが電気的に接続されることを含んでもよい。
さらに、ドレイン背面接触電極を製造する前に、第１ドレインがドレイン貫通孔構造を介してドレイン背面接触電極に電気的に接続されるように基板と多層半導体層とを貫通するドレイン貫通孔構造を製造してもよい。
例示的には、ドレイン貫通孔構造及びグリッド貫通孔構造は、同一プロセスにおいて同時に製造することができ、これによって、半導体デバイスの製造プロセスの簡素化が保証される。また、ドレイン背面接触電極及びグリッド背面接触電極は、同時に製造することができ、これによって、半導体デバイスの製造プロセスの簡素化が保証される。
基板と多層半導体層とを貫通するグリッド貫通孔構造及びドレイン貫通孔構造を製造し、基板の多層半導体層から離間する側に位置するグリッド背面接触電極及びドレイン背面接触電極を位置し、第１グリッドはグリッド貫通孔構造を介してグリッド背面接触電極に電気的に接続され、第１ドレインはドレイン貫通孔構造を介してドレイン背面接触電極に電気的に接続される。これによって、信号は、それぞれ半導体デバイスの背面からグリッド背面接触電極及びドレイン背面接触電極に与えられ、そして、それぞれグリッド貫通孔構造及びドレイン貫通孔構造を介して第１グリッド及び第１ドレインに伝送することができる。これによって、半導体デバイスの第１ソース、第１グリッド及び第１ドレインは、異なる表面から信号を受けることができることが保証され、半導体のパッケージング過程に使用される相互接続ワイヤが減少され、ワイヤの相互接続による寄生インダクタンス及び寄生抵抗が減少され、半導体デバイスの高周波スイッチングでの性能及び安定性が向上する。また、半導体デバイスのパッケージング過程において第１ソース、第１グリッド及び第１ドレインが同一表面から信号を受けることによりワイヤの配置が制限されることが回避され、半導体デバイスのパッケージの柔軟性が向上する。デバイスの動的抵抗が大幅に向上するとともに、デバイスの動作中心の周囲の放熱が確保され、半導体デバイスの信頼性及び使用寿命が向上する。
以上の説明は、本発明の好ましい実施例及びその技術的原理である。当業者に理解できるように、本発明は本明細書に記載の特定の実施例に限定されない。本発明の各実施形態の特徴の一部又は全部は互いに組み合わせることができ、様々な形態で互いに協働し、技術的に駆動され得る。本発明の保護範囲から逸脱することなく、当業者は、種々の明らかな変化、調整、結合及び置換することができる。したがって、以上の実施例により本発明を詳しく説明したが、本発明は以上の実施例に限定されず、本発明の思想から逸脱しない限り、より多くの他の同等の実施例を含んでもよく、本発明の範囲は添付の特許請求の範囲に決定される。

Claims (17)

  1. 基板と、多層半導体層と、第１ソースと、第１グリッドと、第１ドレインと、グリッド背面接触電極と、を含む半導体デバイスであって、
    前記多層半導体層は、前記基板の片側に位置し、前記多層半導体層には二次元電子ガスが形成され、
    前記第１ソース、前記第１グリッド、及び前記第１ドレインは、前記多層半導体層の前記基板から離間する側に位置するとともに、前記多層半導体層のアクティブ領域内に位置し、前記第１グリッドは、前記第１ソースと前記第１ドレインとの間に位置し、
    前記グリッド背面接触電極は、前記基板の前記多層半導体層から離間する側に位置し、
    前記グリッド背面接触電極は、前記第１グリッドに電気的に接続されることを特徴とする、半導体デバイス。
  2. 前記グリッド背面接触電極の前記基板における垂直投影は、前記第１グリッドの前記基板における垂直投影の少なくとも一部をカバーすることを特徴とする、請求項１に記載の半導体デバイス。
  3. 前記グリッド背面接触電極の前記基板における投影面積は、前記アクティブ領域内の前記第１ソース、前記第１グリッド及び前記第１ドレインの前記基板における垂直投影面積の和よりも大きいことを特徴とする、請求項２に記載の半導体デバイス。
  4. 前記基板と前記多層半導体層とを貫通するグリッド貫通孔構造をさらに含み、
    前記第１グリッドは、前記グリッド貫通孔構造を介して前記グリッド背面接触電極に電気的に接続されることを特徴とする、請求項１に記載の半導体デバイス。
  5. 前記第１グリッドが前記多層半導体層のパッシブ領域に延在して形成されるグリッド接触電極をさらに含み、
    前記グリッド接触電極の前記基板における垂直投影は、前記グリッド貫通孔構造の前記基板における垂直投影をカバーし、
    前記第１グリッドは、前記グリッド接触電極及びグリッド貫通孔構造を介して前記グリッド背面接触電極に電気的に接続されることを特徴とする、請求項４に記載の半導体デバイス。
  6. 前記基板と前記多層半導体層とを貫通するドレイン貫通孔構造、及び前記基板の前記多層半導体層から離間する側に位置するドレイン背面接触電極をさらに含み、
    前記第１ドレインは、前記ドレイン貫通孔構造を介して前記ドレイン背面接触電極に電気的に接続されることを特徴とする、請求項１に記載の半導体デバイス。
  7. 前記第１ドレインが前記多層半導体層のパッシブ領域に延在して形成されるドレイン接触電極をさらに含み、
    前記ドレイン接触電極の前記基板における垂直投影は、前記ドレイン貫通孔構造の前記基板における垂直投影をカバーし、
    前記第１ドレインは、前記ドレイン接触電極及び前記ドレイン貫通孔構造を介して前記ドレイン背面接触電極に電気的に接続されることを特徴とする、請求項６に記載の半導体デバイス。
  8. 前記グリッド背面接触電極と前記ドレイン背面接触電極とは、同層に絶縁して設けられることを特徴とする、請求項６に記載の半導体デバイス。
  9. 請求項１から８のいずれか１項に記載の半導体デバイスを含む半導体パッケージ構造であって、
    スイッチングトランジスタをさらに含み、
    前記スイッチングトランジスタは、第２ソースと、第２グリッドと、第２ドレインとを含み、
    前記第１ソースと前記第２ドレインとは電気的に接続され、前記第１グリッドと前記第２ソースとは電気的に接続され、前記第１ドレインにドレイン信号が入力され、前記第１グリッド及び前記第２ソースにソース信号が入力され、前記第２グリッドにグリッド信号が入力され、
    前記第１ソースと前記第２ドレインとは、密着して設けられるとともに、電気的に接続され、或いは、
    前記半導体パッケージ構造は、接続構造をさらに含み、
    前記第１グリッド及び前記第２ソースは、それぞれ前記接続構造に電気的に接続され、前記第１グリッドに電気的に接続される前記グリッド背面接触電極は、前記接続構造の表面に密着して設けられることを特徴とする、半導体パッケージ構造。
  10. 前記半導体デバイスは、前記基板と前記多層半導体層とを貫通するグリッド貫通孔構造を含み、
    前記第１グリッドは、前記グリッド貫通孔構造を介して前記グリッド背面接触電極に電気的に接続され、
    前記接続構造は、フレームと、前記フレームの第１表面に位置するソース信号入力端子を含み、
    前記グリッド背面接触電極と前記ソース信号入力端子とは、密着して設けられるとともに、電気的に接続され、
    前記第２ソースと前記ソース信号入力端子とは、ワイヤボンディングにより電気的に接続されることを特徴とする、請求項９に記載の半導体パッケージ構造。
  11. グリッド信号入力端子と、ドレイン信号入力端子と、支持シートとをさらに含み、
    前記支持シートは、背向するとともに互いに絶縁した第２表面と第３表面とを含み、
    前記第３表面は、前記第１表面に密着して設けられ、前記第２表面には、表面接続層が設けられ、
    前記第２ソース及び前記第２ドレインは、前記スイッチングトランジスタの背向する表面に位置し、
    前記第１ソースと前記表面接続層とは、ワイヤボンディングにより電気的に接続され、
    前記第２ドレインは、前記表面接続層に密着して設けられ、
    前記第１ドレインと前記ドレイン信号入力端子とは、ワイヤボンディングにより電気的に接続され、前記第２グリッドと前記グリッド信号入力端子とは、ワイヤボンディングにより電気的に接続されることを特徴とする、請求項１０に記載の半導体パッケージ構造。
  12. 前記半導体デバイスは、前記基板と前記多層半導体層とを貫通するグリッド貫通孔構造及びドレイン貫通孔構造、並びに前記基板の前記多層半導体層から離間する側に位置するドレイン背面接触電極を含み、
    前記第１グリッドは、前記グリッド貫通孔構造を介して前記グリッド背面接触電極に電気的に接続され、前記第１ドレインは、前記ドレイン貫通孔構造を介して前記ドレイン背面接触電極に電気的に接続され、
    前記第２ソース及び前記第２ドレインは、前記スイッチングトランジスタの背向する表面に位置し、
    前記第１ソースと前記第２ドレインは、密着して設けられるとともに電気的に接続されることを特徴とする、請求項９に記載の半導体パッケージ構造。
  13. ソース信号入力端子と、グリッド信号入力端子と、ドレイン信号入力端子とをさらに含み、
    前記第１グリッドと前記ソース信号入力端子とは、ワイヤボンディングにより電気的に接続され、前記第２ソースと前記ソース信号入力端子とは、ワイヤボンディングにより電気的に接続され、前記第１ドレインと前記ドレイン信号入力端子とは、ワイヤボンディングにより電気的に接続され、前記第２グリッドと前記グリッド信号入力端子とは、ワイヤボンディングにより電気的に接続されることを特徴とする、請求項１２に記載の半導体パッケージ構造。
  14. 請求項１から８のいずれか１項に記載の半導体デバイスを製造するための半導体デバイスの製造方法であって、
    基板を提供することと、
    前記基板の片側に多層半導体層を製造し、前記多層半導体層に二次元電子ガスが形成されることと、
    前記多層半導体層の前記基板から離間する側であって、前記多層半導体層のアクティブ領域内に第１ソース、第１グリッド及び第１ドレインを製造し、前記第１グリッドは、前記第１ソースと前記第１ドレインとの間に位置することと、
    前記基板の前記多層半導体層から離間する側にグリッド背面接触電極を製造し、前記第１グリッドと前記グリッド背面接触電極とは電気的に接続されることと、
    を含むことを特徴とする、製造方法。
  15. 前記基板と前記多層半導体層とを貫通するグリッド貫通孔構造を製造することをさらに含み、
    前記第１グリッドは、前記グリッド貫通孔構造を介して前記グリッド背面接触電極に電気的に接続されることを特徴とする、
    請求項１４に記載の製造方法。
  16. 前記基板の前記多層半導体層から離間する側に、ドレイン背面接触電極を製造することをさらに含み、
    前記第１ドレインと前記ドレイン背面接触電極とは電気的に接続されることを特徴とする、
    請求項１４に記載の製造方法。
  17. 前記基板と前記多層半導体層とを貫通するドレイン貫通孔構造を製造することをさらに含み、
    前記第１ドレインは、前記ドレイン貫通孔構造を介して前記ドレイン背面接触電極に電気的に接続されることを特徴とする、
    請求項１６に記載の製造方法。
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