CN116868334A - 一种半导体器件、电子设备及半导体器件的制备方法 - Google Patents

一种半导体器件、电子设备及半导体器件的制备方法 Download PDF

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刘涛
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Abstract

本申请实施例提供一种半导体器件、电子设备及半导体器件的制备方法，涉及芯片制造封装技术领域，用于在不增加尺寸的情况下，能够提高半导体器件的散热效率。该半导体器件包括：衬底、源极、漏极和栅极，以及槽；源极、漏极和栅极均形成在衬底上，衬底上的位于源极和漏极之间形成有有源区；槽开设在衬底内，槽与有源区之间具有间距；散热层形成在槽内，且散热层的热导率大于衬底的热采用此种半导体结构可以保障高功率密度的器件也具有很好的散热效果。

Description

一种半导体器件、电子设备及半导体器件的制备方法 技术领域
本申请涉及半导体器件散热技术领域，尤其涉及一种可提高散热效率的半导体器件、电子设备及半导体器件的制备方法。
背景技术
基于化合物半导体材料制得的射频器件，比如，氮化镓(Gallium Nitride，GaN)基高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)，由于具有高击穿电压、高电子迁移率的特性，越来越多地被高功率射频器件、耐高压开关器件等领域广泛采用。
图1所示的是GaN基HEMT的结构图，该HEMT包括：衬底1，设置在衬底1上的外延层2，以及设置在外延层2上的源极3、栅极4和漏极5。外延层2为多层AlxGayN结构，其中，0≤x≤1，0≤y≤1。
诸如图1的GaN基HEMT中，由于GaN的高击穿场强特性，必然会将GaN基HEMT工作在高电压环境中，以获得更高的功率密度。同时，高的功率密度会使这些HEMT产生较多的热量，若热量不能及时散发，会严重影响器件的射频性能，比如功率和效率等。
在HEMT中，外延层2的位于源极3和漏极5之间的区域形成有源区，这样的话，当漏极5上的高电流通过外延层2流至源极3时，导致该有源区产生较多的热量，成为热源区。
图2是HEMT中，目前针对有源区散热问题惯用的解决方案，由图2的(a)和(b)对比可以看出，该散热方案是通过增加源极3和漏极5的宽度尺寸(图2的S尺寸)，用来增加散热区域面积，以提高热量扩散效率。
继续结合图2，由于源极3与栅极4之间的间距、漏极5与栅极4之间的间距是有设计要求的，所以，当源极3和漏极5的宽度尺寸(图2的S尺寸)增加时，就会导致整个HEMT的尺寸明显的增加(比如，图2中的L1增加至L2)，这样的话，就会导致单个晶圆上能够生成的HEMT的数量减少，另外，由于HEMT的尺寸变大，也会放大外延层或者电极(比如，源极3和漏极5)尺寸的不均匀性，对该HEMT的性能会有潜在的恶化。
发明内容
本申请的实施例提供一种半导体器件、电子设备及半导体器件的制备方法，主要目的是提供一种能够提高散热效率的半导体器件。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种半导体器件，该半导体器件包括：衬底、源极、漏极和栅极，以及槽；源极、漏极和栅极均形成在衬底上，衬底上的位于源极和漏极之间形成有有源区；槽开设在衬底内，槽与有源区之间具有间距，也可以这样理解，槽形成有侧面和与有源区相对的底面，侧面和底面均与有源区的与槽相对的面之间具有 间距；散热层形成在槽内，且散热层的热导率大于衬底的热导率。
本申请实施例提供的半导体器件中，通过在衬底的位于源极和漏极之间的区域内开设槽，并在槽内填充比衬底热导率大的散热层，这样的话，有源区的热量会扩散至槽内的散热层中，通过具有较大热导率的散热层快速扩散掉，相比通过衬底扩散热量，会明显的提高扩散效率。
另外，槽开设在衬底内，且槽的侧面和底面均与有源区的与槽相对的面之间具有间距，也就是说，槽并未贯穿至有源区，进而不会破坏有源区，确保该半导体器件的性能。
在第一方面可能的实现方式中，栅极位于源极和漏极之间，且槽的底面与栅极相对。
当栅极处于源极和漏极之间时，有源区的靠近栅极的位置处相比其他位置产生的热量会更多，所以，将槽的底面与栅极相对，也就是将槽靠近栅极设置，会将有源区中靠近栅极的热量尽快扩散至槽内的散热层，进而快速将热量的散发掉，以提高整个半导体器件的散热效果。
在第一方面可能的实现方式中，槽在有源区上的正投影覆盖栅极在有源区上的正投影。
如此一来，不仅能够将衬底的靠近栅极的热量快速扩散，也会将有源区的其他位置处的热量扩散掉，进而，会进一步的提高该半导体器件的散热效率。
在第一方面可能的实现方式中，源极、漏极和栅极沿同一方向延伸，且槽的延伸方向与源极、漏极和栅极的延伸方向一致。
将槽沿与源极、漏极或者栅极的延伸方向一致的方向延伸，可以增加散热层的散热材料的填充量，进一步提高散热效率。
在第一方面可能的实现方式中，散热层包括：第一散热层和第二散热层；第一散热层形成在槽的内壁面上，第二散热层形成在第一散热层上；其中，第一散热层的热导率大于第二散热层的热导率。
将散热层设置为第一散热层和第二散热层，且具有较大热导率的第一散热层相对第二散热层更靠近衬底，进而，衬底上的热量会快速的传递至第一散热层，利用具有较大热导率的第一散热层提高散热效果。
在第一方面可能的实现方式中，包含有散热层的槽为实心结构。
也就是，采用散热层将槽内填充满，这样的话，相比槽的部分被散热层填充，也会提高散热效率。
在第一方面可能的实现方式中，半导体器件还包括：形成在衬底上的外延层，源极、漏极和栅极均形成在外延层的远离衬底的一侧，外延层的位于源极和漏极之间的区域形成有源区。当外延层为多层AlxGayN结构，其中，0≤x≤1，0≤y≤1，形成的这种半导体器件为高电子迁移率晶体管。
在第一方面可能的实现方式中，半导体器件还包括金属接地层和导电通道，金属接地层设置在衬底的远离源极和漏极的一侧；导电通道贯穿衬底和外延层，连接源极和金属接地层。
在第一方面可能的实现方式中，导电通道内填充的导电材料与散热层的材料相同， 比如，可以均为金属。
将散热层的散热材料设置和导电通孔内的导电材料一致，从制造工艺上，在填充导电材料的同时，在槽内填充散热材料，以简化制造工艺。
第二方面，本申请实施例还提供了一种半导体器件的制备方法，该半导体器件的制备方法包括：
在衬底的远离源极、漏极和栅极的一侧开槽，且槽与衬底上的有源区之间具有间距，也及时槽形成的侧面和底面均与衬底上的有源区的与槽相对的面之间具有间距；其中，有源区形成在衬底上的位于源极和漏极之间；
在槽内填充散热材料，以形成散热层，散热层的热导率大于衬底的热导率。
本申请实施例提供的半导体器件的制备方法中，先在衬底的远离源极、漏极和栅极的表面且位于源极和漏极之间的区域内开槽，并且该槽形成的侧面和底面均与衬底上的有源区的与槽相对的面之间具有间距，也就是开设的槽未贯通至有源区；再在槽内填充散热材料，以在槽内形成散热层，并且在槽内的散热层的热导率大于衬底的热导率，这样的话，可以将有源区的热量传递至散热层，并通过具有较大热导率的散热层快速的热量扩散掉，提高该半导体器件的散热效率。
在第二方面可能的实现方式中，衬底上形成有外延层，源极、漏极和栅极均形成在外延层的远离衬底的一侧，外延层的位于源极和漏极之间的区域形成有源区；
制备方法还包括：在衬底的远离源极、漏极和栅极的一侧开孔，以使孔穿过衬底和外延层，贯通至源极；在孔内填充导电材料，形成导电通道，并在衬底的远离源极、漏极和栅极的一侧设置金属接地层，以使源极通过导电通道与金属接地层连接。
这样形成的半导体器件可以为高电子迁移率晶体管，并且该高电子迁移率晶体管的源极通过导电通道实现接地，这样有助于提升该半导体器件的频率特性，比如增益。
在第二方面可能的实现方式中，在衬底内开槽的同时，在衬底内开孔。
也就是说，孔和槽同时形成，这样可以简化制造工艺。
在第二方面可能的实现方式中，在孔内填充导电材料的同时，在槽内填充与导电材料相同的散热材料。
也就是，导电材料和散热材料同时填充，且填充的导电材料和散热材料相同，这样也可以简化制造工艺，降低制造成本。
在第二方面可能的实现方式中，在孔内填充导电材料，以及同时在槽内填充与导电材料相同的散热材料，包括：在孔内和槽内同时填充金属，且槽内被金属填满时，孔内的壁面形成金属层。
也就是，散热材料和导电材料可以均选择同一种金属，并且当孔内的壁面形成金属层时，槽内被金属填满。
在第二方面可能的实现方式中，在槽内填充散热材料时，包括：在槽内填充第一散热材料，以在槽的内壁面形成第一散热层；在具有第一散热层的槽内填充第二散热材料，以在第一散热层上形成第二散热层，且第一散热层的热导率大于第二散热层的热导率。
在第二方面可能的实现方式中，栅极位于源极和漏极之间；在衬底的内开槽时，包括：在衬底内且与栅极相对的位置处开槽。
因为靠近栅极的位置处热量相比其他位置多，所以，通过将槽开设在靠近栅极的位置处，可以进一步的提高散热效果。
在第二方面可能的实现方式中，在衬底内开槽时，包括：沿栅极的延伸方向开设槽，以使槽的延伸方向与栅极的延伸方向一致。
第三方面，本申请还提供了一种电子设备，包括电路板和上述第一方面任一实现方式中的半导体器件或者上述第二方面任一实现方式制得的半导体器件，电路板与半导体器件电连接。
本申请实施例提供的电子设备包括第一方面实施例或者第二方面实施例制得的半导体器件，因此本申请实施例提供的电子设备与上述技术方案的半导体器件能够解决相同的技术问题，并达到相同的预期效果。
附图说明
图1为现有技术中HEMT的结构示意图；
图2为现有技术中用于对HEMT散热的结构示意图；
图3为电子设备中的部分结构示意图；
图4为半导体器件的结构示意图；
图5为半导体器件的详细结构示意图；
图6为半导体器件的俯视图；
图7为半导体器件的结构示意图；
图8为本申请实施例的半导体器件的结构示意图；
图9为本申请实施例的半导体器件的结构示意图；
图10为本申请实施例的半导体器件的结构示意图；
图11为本申请实施例的半导体器件的结构示意图；
图12为本申请实施例的半导体器件的结构示意图；
图13为本申请实施例的半导体器件的俯视图；
图14为本申请实施例的半导体器件的结构示意图；
图15为本申请实施例的半导体器件的结构示意图；
图16为本申请实施例的半导体器件的俯视图；
图17为图16的A-A剖面图；
图18为图16的B-B剖面图；
图19为本申请实施例的半导体器件的俯视图；
图20为图19的C-C剖面图；
图21为图19的D-D剖面图；
图22为本申请实施例的半导体器件的俯视图；
图23为图22的E-E剖面图；
图24为图22的F-F剖面图；
图25为本申请实施例的半导体器件的俯视图；
图26为图25的M-M剖面图；
图27为图25的N-N剖面图；
图28为本申请实施例的半导体器件的制备方法的流程框图；
图29为本申请实施例制得半导体器件的方法中各步骤完成后相对应的结构示意图。
附图标记：
01-PCB；02-芯片封装结构；021-芯片；022-第二电连接结构；023-封装基板；03-第一电连接结构；
1-衬底；2-外延层；201-成核层；202-缓冲层；203-沟道层；204-势垒层；3-源极；31-源极总线；4-栅极；41-栅极总线；5-漏极；51-漏极总线；6-金属接地层；7-导电通道；8-槽；9-散热层；91-第一散热层；92-第二散热层；10-临时键合结构；11-载板；12-孔；151-第一掺杂区；152-第二掺杂区；16-绝缘层。
具体实施方式
本申请实施例提供一种电子设备。该电子设备可以包括手机(mobile phone)、平板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是服务器(server)，也可以是数据中心(data center)、显示器(display)等设备。本申请实施例对上述电子设备的具体形式不做特殊限制。
图3所示的是一种电子设备的部分结构图，以手机为例，该电子设备包括印制电路板(printed circuit board，PCB)01和芯片封装结构02。芯片封装结构02通过第一电连接结构03与PCB01电连接，从而使得芯片封装结构02能够与PCB01上的其他芯片或者其他电子元器件实现互连。在可选择的实施方式中，该第一电连接结构3可以是球阵列(ball grid array，BGA)。
继续结合图3，芯片封装结构02包括：芯片021和封装基板023，芯片021集成在封装基板023的表面上，并且芯片021通过第二电连接结构(比如，金属层)022设置在封装基板023上，芯片021可以与封装基板023上的其他电子器件进行信号互连。
在图3所示的电子设备中的芯片021包括如图4所示的半导体器件，该半导体器件包括：衬底1、设置在衬底1表面上的外延层2，以及设置在外延层2的远离衬底1的表面上的源极(Source)3、栅极(Gate)4和漏极(Drain)5。
其中，衬底1可以选择碳化硅(SiC)衬底、硅(Si)衬底、蓝宝石(Al 2O 3)衬底等。除此之外，也可以选择其他材料形成的衬底。
图5示例性的给出了图4的半导体器件的详细结构图，在该半导体器件中，外延层2可以包括成核层(nucleating layer)201、缓冲层202、沟道层203和势垒层204，其中，成核层201、缓冲层202、沟道层203和势垒层204沿如图5所示的P方向依次堆叠在衬底1上，源极3、栅极4和漏极5形成在势垒层204上。
在可选择的实施方式中，可以采用金属有机化合物化学气相沉淀(metal-organic chemical vapor deposition，MOCVD)或分子束外延(molecular beam epitaxy，MBE)作为生长技术，在衬底1上生长形成成核层201、缓冲层202、沟道层203与势垒层204。
在图5所示的半导体器件中，成核层201可以采用氮化镓(GaN)或氮化铝(AlN)或氮化镓铝(AlGaN)、或氮化镓、氮化铝、氮化镓铝的堆叠制成。缓冲层202可以采用 GaN或AlGaN制成，沟道层203可以采用GaN制成，当缓冲层202和沟道层203均采用GaN制成时，GaN材料的缓冲层202中一般会掺杂(比如，掺杂碳或者铁等元素)，通过掺杂来实现抑制漏电的目的，但是，GaN材料的沟道层203用来走电流，需要高质量低杂质的GaN外延层。
势垒层204可以采用AlGaN或铝铟氮(AlInN)或铝铟镓氮(AlInGaN)组合层制成，其中，势垒层204中的铝含量与缓冲层202和沟道层203中的铝含量不同，源极3、漏极5、栅极4可采用任意金属或其他材料制成。这样形成的半导体器件可以被称为HEMT。
图5中的势垒层204用于配合沟道层203，以在沟道层203与势垒层204相接区域通过极化作用产生二维电子气(two-dimensional electron gas，2DEG)，从而导通电流。
还有，源极3和漏极5用于在电场效应下使上述所述的2DEG在源极3和漏极5之间的沟道层203内流动，栅极4设置在源极3和漏极5之间，栅极4用于允许或者阻碍源极3和漏极5之间的2DEG的通过。进而使得，外延层2的位于源极3和栅极4之间形成了有源区，如图5所示，虚线框示为该半导体器件的有源区的大概位置。
基于上述对图5所示半导体器件的描述，沟道层203的位于源极3和漏极5之间的区域内会具有高电流通过，进而会使有源区的位于源极3和漏极5之间的区域内产生较多的热量，若该热量不能及时扩散，则会导致有源区和衬底1的位于源极3和漏极5之间的区域温升严重，进而恶化性能。
图5仅是该半导体器件的部分结构图，图6是半导体器件的部分俯视图，结合图6，该半导体器件包括多个源极3、多个栅极4和多个漏极5，这些多个栅极4通过栅极总线41相连接，多个漏极5通过漏极总线51相连接，多个源极3通过半导体器件中的其他金属层相连接，这样可以提高整个半导体器件的总栅宽，提高功率等级。
当半导体器件如图6所示的包括多个源极3、多个栅极4和多个漏极5时，通常相邻的栅极4和源极5之间的间距大概为0.5μm～5μm，栅极4和漏极3之间的间距大概为0.5μm～15μm，如此一来，更容易发生热量聚集效应，导致温度快速升高，若热量不能快速散发，会严重影响半导体器件的电学性能。
另外，SiC、Si、Al 2O 3等材料制得的衬底1，随着温度的升高，导热能力会变差，比如，4H SiC材料在室温(300K)下热导率为350W/mK左右，在400K时热导率降低至200W/mK；Si材料在室温下热导率为150W/mK左右，在400K时左右降低至100W/mK。
而GaN基HEMT射频器件，由于其功率密度大于6W/mm，工作时温度很容易超过400K。即使衬底1厚度减薄至100μm左右，由于工作时的高温，衬底散热效果也很差。所以，在图5所示的半导体器件中有源区散热是掣肘该半导体器件功率密度提升的关键因素。
在图3所示的电子设备中的芯片021也可以为如图7所示的半导体器件，该半导体器件包括衬底1、形成在衬底1中的第一掺杂区151和第二掺杂区152、形成在第一掺杂区151上的源极3和形成在第二掺杂区152上的漏极5，衬底1的位于源极3和漏极5之间的区域形成有源区，如图7所示，虚线框示为该半导体器件的有源区的大概位置。
另外，在衬底1上具有绝缘层16，栅极4形成在绝缘层16上，且栅极4位于源极3和漏极5之间。这样形成的半导体器件可以被称为金属氧化物半导体场效应管(metal-oxide-smiconductor field-effect transistor,MOSFET)。
继续结合图7，绝缘层16可以是二氧化硅绝缘层，衬底1可以是P型硅衬底，第一掺杂区151和第二掺杂区152掺杂(doped)的杂质极性可以为N型，这样形成的MOSFET可以被称为N沟道MOSFET。在另外一些可选择的实施方式中，衬底1可以是N型硅衬底，第一掺杂区151和第二掺杂区152掺杂(doped)的杂质极性可以为P型，这样形成的MOSFET可以被称为P沟道MOSFET。
图7所示的半导体器件，无论是N沟道MOSFET，还是P沟道MOSFET，在有源区形成沟道后，就会有电流通过，这样的话，会使有源区产生较多的热量，若该热量不能及时扩散，同样会严重影响该半导体器件的电学性能。
所以，在图7所示的半导体器件中散热依然也是制约该半导体器件性能提升的关键因素。
本申请提供了一种能够提高散热效率的半导体器件，下述结合附图对该半导体器件详细介绍。
图8所示的是本申请实施例提供的一种半导体器件的结构图，该半导体器件除包括衬底1、源极3、栅极4和漏极5，以及形成在衬底1上且位于源极3和漏极5之间的有源区之外，还包括槽8，槽8开设在衬底1内，其靠近有源区开设，还有，该槽8不贯通至有源区，进而不会破坏有源区，并且在槽8内形成有散热层9，散热层9的热导率大于衬底1的热导率。
需要说明的是：这里的热导率(coefficient of thermal conductivity)，也称为导热系数，热导率或者导热系数反映物质的热传导能力，其定义为单位温度梯度(在1m长度内温度降低1K)在单位时间内经单位导热面所传递的热量。
在图8所示的结构中，由于在衬底1内且靠近有源区的位置处开槽8，并且采用热导率大于衬底1的散热层9替换衬底1，这样的话，有源区散发的热量会传导至散热层9，并被具有较大热导率的散热层9快速的扩散掉，从而，提高整个半导体器件的散热效率。
散热层9的材料具有多种选择，例如，可以选择金属，如金(Au)、铜(Cu)、镍(Ni)、银(Ag)、锡(Sn)、锌(Zn)等。这些金属的热导率明显比衬底1常采用的SiC、Si、Al 2O 3等材料高，比如，Cu热导率在温度为300K～500K时，热导率在400W/mK左右，相比150W/mK的Si衬底，明显的提高了热导率，还有，这些金属的热导率随温度的升高衰减很小，可以明显改善半导体器件满负荷工作时的温度，进而改善该半导体器件饱和输出时的功率和效率。
在图8中，槽8靠近有源区开设，且该槽8不贯通至有源区。也就是说，槽8的底面(如图8中的M面)与有源区的与槽8相对的面(如图8中的N面)之间的距离d大于零，还有，槽8的侧面(如图8中的P面)与有源区的与槽8相对的面(如图8中的N面)之间的距离d大于零，在一些可选择的实施方式中，该距离d可以为1μm-5μm。上述的1μm-5μm仅是距离d可选择的一种实施例，当然，距离d也可选择其他数值范围。
在一些可选择的实施方式中，图8所示的半导体器件的结构可以是图9所示的HEMT，也就是通过在衬底1上生长外延层2，外延层2的位于源极3和漏极5之间的区域为有源区，槽8开设在衬底1内。在本申请实施例中，槽8不贯通至有源区可以是指槽8不贯通至外延层2，也就是，如图9所示，槽8的底面(M面)与外延层2的底面(N面)之间具有间距。然后，为了提高散热效果，槽8可以位于有源区的下方，从而更接近有源区，提高散热效果。需要说明的是，图9所示的外延层2可以是图5所示的多层结构。
当采用比衬底1热导率大的散热层9对HEMT降温时，相比现有的图2所示的提高散热的方案，在提高散热效率的基础上，也不会增加半导体器件的尺寸，不会减少从晶圆上切割下的半导体器件的数量。
在另外一些可选择的实施方式中，图8所示的半导体器件的结构可以是图10所示的MOSFET，也就是，通过在衬底1内掺杂杂质形成第一掺杂区151和第二掺杂区152，衬底1的位于第一掺杂区151和第二掺杂区152之间的区域为有源区，槽8开设在衬底1内。在本申请实施例中，槽8不贯通至有源区，可以是指槽8不贯通至衬底1的M面，这里的M面指的是第一掺杂区151和第二掺杂区152的远离源极3和漏极5的底面所处的面，也就是说，如图10所示，槽8的底面(M面)与N面之间具有间距。另外，为了提高散热效果，槽8可以位于第一掺杂区151和第二掺杂区152之间的有源区的下方，从而更接近有源区，提高散热效果。
在本申请实施例提供的半导体器件中，如图9和图10所示，栅极4设置在相邻的源极3和漏极5之间，这样的话，当漏极5上的电流经有源区流向源极3时，或者源极3上的电流经有源区流向漏极5时，会因为栅极4的存在，在靠近栅极4的位置处产生较大的电阻，进而相比其他位置靠近栅极4的位置处的热量更多，温度更高，所以，如图11所示，槽8的底面(M面)与栅极4相对。这样，可以缩短散热路径，靠近栅极4的高热量会快速的传递至槽8内的散热层9上，通过较高热导率的散热层将热量快速的扩散掉。
在一些实施方式中，如图12所示，相邻的源极3和栅极2之间的间距、相邻的栅极4和漏极5之间的间距比较大时，就可以在衬底1内开设多个槽8，每一个槽8内填充散热层9。这样的话，可以提高散热材料的填充量，进而，进一步的提高散热效果。
为了进一步提高散热效率，如图13所述，槽8在有源区上的正投影覆盖栅极4在有源区上的正投影。也可以这样理解，槽8在有源区上的垂直投影的外轮廓恰好与栅极4在有源区上的垂直投影的外轮廓重合，或者栅极4在有源区上的垂直投影的外轮廓被槽8在有源区上的垂直投影的外轮廓包围。也就是说，槽8不仅正对栅极4，还向源极3或者漏极5方向延伸。这样一来，不仅对靠近栅极4处的热量快速扩散，也会对靠近源极3或者漏极5的热量进行扩散。比如，当相邻的栅极4和源极5之间的间距为0.5μm～5μm，栅极4和漏极3之间的间距为0.5μm～15μm，栅极4的宽度(如图13的S尺寸)为0.5μm时，可以将槽8的宽度(如图13的S尺寸)设计为小于或者等于20μm，以及大于0.5μm。
如图13所示，通常，源极3、栅极4和漏极5均沿同一方向延伸，进而，也可以 将槽8也沿与源极3、栅极4和漏极5延伸方向一致的方向延伸，以提高散热效率。
在一些实施方式中，结合图14，散热层9包括第一散热层91和第二散热层92，其中，第一散热层91形成在槽8的底面和侧面上，第二散热层92形成在第一散热层91上，并且，第一散热层91的热导率和第二散热层92的热导率均比衬底1的热导率大，还有，第一散热层91的热导率大于第二散热层92的热导率。将第一散热层91相对第二散热层92更靠近衬底1，这样可通过具有更高热导率的第一散热层91快速的扩散热量，进一步的提高散热效率，显著降低该半导体器件有源区附近的温度。
这里的第一散热层91的材料可以选择金刚石膜、石墨烯等高热导率材料，除此之外，这些材料还可以与衬底1(比如，硅)良好的接触，提高整个散热层与槽的连接强度。
包含有散热层9的槽8可以是实心结构，也可以是空心(void)结构。这里的实心结构也可以是接近实心的结构，即散热层9内部也可以具有较小的空隙。这里的空心结构可以是在槽8的壁面上形成散热层9。
当本申请实施例提供的半导体器件为HEMT时，源极3需要接地，在一些可选择的实施方式中，将源极3通过引线接地。在另外一些可选择的实施方式中，如图15所示，在衬底1的远离外延层2一侧形成金属接地层6，并在衬底1和外延层2中开设直达源极3的导电通道7，以使源极3与金属接地层6连接，实现源极3接地。
如图15，若该半导体器件包含导电通道7和具有散热层9的槽8时，为了简化制造工艺，降低制作成本，可以使散热层9的材料与导电通道7内的导电材料相同，比如，都选择金属，金属可以是金(Au)、铜(Cu)、镍(Ni)、银(Ag)、锡(Sn)或锌(Zn)等，也可以是这些金属的不同组合。
另外，在开设导电通道的通孔时，也可以同时开设槽8。在通孔内填充金属时，也可以同时在槽8内填充金属。
图16所示的是具有并列电极的HEMT的俯视图，图17是图16的A-A剖面图，图18是图16的B-B剖面图。
在图16中，外延层2的相对应多个源极3、多个栅极4和多个漏极5所处的位置称为有源区P1，因为在该区域具有较高的电流通过，所以，将此区域称为有源区。相反，外延层2的相对应栅极总线41和漏极总线51所在的区域可以称为无源区P2，因为在该区域没有大电流通过。
在图16所示的HEMT中，将导电通道7开设在有源区P1的源极3处，这样的话，可以缩短源极3至金属接地层6的传输路径，减小电阻，降低损耗。
另外，为了减小源极3电感，希望导电通道7的尺寸尽量大，但是又因为源极3的宽度(如图16的d尺寸)有限，因此，导电通道7的横断面接近椭圆结构设计，也就是将导电通道的横断面沿源极的延伸方向拉伸。示例的，可以将椭圆结构的短轴尺寸大于25μm，确保导电通道导电性能较好的情况下，减小源极电阻。
在一些可选择的实施方式中，在图16中，每一个源极3上相对应的具有多个沿该源极延伸方向间隔布设的导电通道7。
结合图16，在衬底1的靠近栅极4的位置处开槽8，槽8在外延层2上的正投影覆盖栅极4在外延层2上的正投影。并且，槽8的长度尺寸与栅极4的宽度尺寸相近 (可以略大于或者略小于栅极4的宽度)，这里的栅极4的宽度指的是每一个栅极4沿图16中L方向的尺寸。
为了进一步提高散热效果，也可以在无源区P2的衬底1的靠近栅极总线41的位置处设置填充有散热层的槽。
如图18所示，在衬底1的靠近每一个栅极4的正下方位置处都开槽8，每一个槽8内填充散热层。这样的话，即使相邻两个栅极之间的距离较近，热量聚集相应也会减弱，以有效降低热源区的温度。
如图18所示，导电通道7内的导电材料和散热层9的材料可以均为金属，并且，由金属材料形成的散热层9与金属接地层6连接呈一体。
图19所示的是另一种具有并列电极的HEMT的俯视图，图20是图19的C-C剖面图，图21是图19的D-D剖面图。
图19至图21所示HEMT和图16至图18所示HEMT的区别是：槽8处于衬底1的栅极4和漏极5之间。相同之处为：如图17所示，导电通道7连接有源区的源极3和金属接地层。
图22所示的是另一种具有并列电极的HEMT的俯视图，图23是图22的E-E剖面图，图24是图22的F-F剖面图。
该实施例中，导电通道7连接有源区的源极3和金属接地层，并且在衬底的靠近栅极的位置处开槽8，也在衬底的栅极4和漏极5之间开槽8。
图25所示的是另一种具有并列电极的HEMT的俯视图，图26是图25的M-M剖面图，图27是图25的N-N剖面图。
在该实施例中，如图25所示，导电通道7开设在位于无源区P2的源极总线31上，这样不会使导电通道7占用有源区P1空间(节省HEMT的面积，降低单个HEMT成本)，且在无源区P2设置导电通道7，导电通道7的尺寸可以灵活设计，为了降低源极电感，位于无源区的导电通道尺寸可以设计得较大，比如，横断面为椭圆结构的导电通道的短轴尺寸一般大于50μm。较大孔的导电通道，当导电通道内金属层厚度一样时，电阻更低。
结合图27，在衬底1的靠近每个栅极4的位置处开槽8，并在每一个槽8内填充散热层。
本申请实施例还提供了一种半导体器件的制备方法，结合图28该制备方法包括下述步骤：
S1：在衬底的远离源极、漏极和栅极的一侧开槽，且槽形成的侧面和底面均与衬底上的有源区的与槽相对的面之间具有间距；其中，有源区形成在衬底上的位于源极和漏极之间。
也就是说，槽仅开设在衬底内，未贯通至有源区，进而不会对有源区的性能造成影响。
S2：在槽内填充散热材料，以形成散热层，散热层的热导率大于衬底的热导率。
通过上述步骤S1和步骤S2制得的半导体器件，即使有源区具有较多的热量，该热量可通过具有较大热导率的散热层快速的扩散掉，相比通过具有较低热导率的衬底，可明显的提高散热效率，所以，通过该方法制得的半导体器件不会因为散热制约功率 密度的提高。
当该半导体器件为HEMT时，下述给出一种HEMT的制备方法，制备得到的HEMT的源极是通过导电通道与金属接地层连接，以实现源极接地。下述结合图29对该HEMT的制备方法进行详细描述。
如图29的(a)，将包含有衬底1、外延层2、源极3、栅极4和漏极5的半导体器件T通过临时键合结构10承载在载板11上。其中，源极3、栅极4和漏极5朝向载板11。
这里的临时键合结构10可以是粘接胶层，或者其他连接结构。
这里的载板11可以是晶圆或者玻璃基板等。
如图29的(b)，将衬底1的远离外延层2的背面减薄，比如，将衬底1的厚度减薄至50μm至150μm。
在对衬底减薄时，可以采用砂轮减薄工艺，或研磨工艺，也可以采用化学机械抛光(chemical mechanical polishing，CMP)处理。
如图29的(c)，在衬底1内开槽8，且槽8靠近源极和漏极之间的有源区，还有，在衬底1内的靠近源极的位置处开设孔12，并使孔12贯通衬底1和外延层2直至源极。
这里的槽8和孔12可以通过光刻、刻蚀工艺形成。
需要说明的是：孔12和槽8可以同时刻蚀形成，也可以先刻蚀孔12和槽8中的一个，再刻蚀另一个。将孔和槽同时形成时，可以缩短该半导体器件的工艺制程，简化工艺步骤。
若将孔12和槽8同时刻蚀时，可以将槽的尺寸设计的比孔的尺寸小一些，比如，横断面为椭圆结构的孔的短轴(如图29的d1)大于25μm时，槽的宽度(如图29的d2)为小于20微米，这样的话，当将孔12刻蚀至源极金属时，槽8也会接近外延层2，实现了槽和孔的同时完成。
由于在采用刻蚀工艺刻蚀孔12和槽8时，孔12和槽8越靠近外延层，开口尺寸越小，以使侧壁面为倾斜面。但是，本申请对孔和槽的具体形状不做特殊限定。
如图29的(d)，在孔12内填充导电材料，以形成导电通道，以及在槽8内填充散热材料，以形成散热层9。
同样的，可以分别在孔内填充导电材料，在槽内填充散热材料。为了简化工艺，可以采用金属作为导电材料和散热材料，这样的话，就可以将金属13同时填充在孔和槽内。
在一些实施方式中，当横断面为椭圆结构的孔12的短轴大于25μm时，槽8的宽度(如图29的d2)为小于20微米时，若在孔的侧壁面形成厚度为2μm至8μm的金属层时，槽8内也基本会被金属填满。
在图29的(d)中，也可以先在槽8内填充热导率比金属的热导率高的材料，比如，金刚石膜或者石墨烯等，以在槽8的内壁面形成第一散热层，然后同时在孔内和具有第一散热层的槽内填充金属，以在第一散热层上形成材料为金属的第二散热层。
需要说明的是：在槽内填充比金属热导率高的材料时，需要选择填充温度不能超过500℃的材料，若采用填充温度超过500℃的材料，会对该器件造成不可逆的损坏。
在填充金属时，可选择物理气相沉积(Physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)或者电化学沉积(Electro-chemcial deposition，ECD)等。这样，就会在衬底1的远离外延层2的表面形成金属接地层。
如图29的(e)，将载板解键合，就会得到如图29的(e)所示的半导体器件。
所以，采用图29所示的方法制备该HEMT时，相比现有技术，工艺变动不大，与现有工艺具有很好的兼容性。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (19)

  1. 一种半导体器件，其特征在于，包括：
    衬底；
    源极、漏极和栅极，所述源极、所述漏极和所述栅极均形成在所述衬底上，所述衬底上的位于所述源极和所述漏极之间形成有有源区；
    槽，开设在所述衬底内，所述槽与所述有源区之间具有间距；
    散热层，形成在所述槽内，且所述散热层的热导率大于所述衬底的热导率。
  2. 根据权利要求1所述的半导体器件，其特征在于，所述栅极位于所述源极和所述漏极之间，所述槽与所述栅极相对。
  3. 根据权利要求1或2所述的半导体器件，其特征在于，所述槽在所述有源区上的正投影覆盖所述栅极在所述有源区上的正投影。
  4. 根据权利要求1-3中任一项所述的半导体器件，其特征在于，所述源极、所述漏极和所述栅极沿同一方向延伸，且所述槽的延伸方向与所述源极、所述漏极和所述栅极的延伸方向一致。
  5. 根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述散热层包括：
    第一散热层和第二散热层；
    所述第一散热层形成在所述槽的底面和侧面上，所述第二散热层形成在所述第一散热层上；
    其中，所述第一散热层的热导率大于所述第二散热层的热导率。
  6. 根据权利要求1-5中任一项所述的半导体器件，其特征在于，包含有所述散热层的所述槽为实心结构。
  7. 根据权利要求1-6中任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
    形成在所述衬底上的外延层，所述源极、所述漏极和所述栅极均形成在所述外延层的远离所述衬底的一侧，所述外延层的位于所述源极和所述漏极之间的区域形成所述有源区。
  8. 根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
    金属接地层，设置在所述衬底的远离所述外延层的一侧；
    导电通道，贯穿所述衬底和所述外延层，连接所述源极和所述金属接地层。
  9. 根据权利要求8所述的半导体器件，其特征在于，所述导电通道内填充的导电材料与所述散热层内填充的散热材料相同。
  10. 根据权利要求9所述的半导体器件，其特征在于，所述导电材料和所述散热材料均为金属。
  11. 一种半导体器件的制备方法，其特征在于，包括：
    在衬底的远离源极、漏极和栅极的一侧开槽，且所述槽与所述衬底上的有源区之间具有间距；其中，所述有源区形成在所述衬底上的位于所述源极和所述漏极之间；
    在所述槽内填充散热材料，以形成散热层，所述散热层的热导率大于所述衬底的热导率。
  12. 根据权利要求11所述的半导体器件的制备方法，其特征在于，所述衬底上形 成有外延层，所述源极、所述漏极和所述栅极均形成在所述外延层的远离所述衬底的一侧，所述外延层的位于所述源极和所述漏极之间的区域形成所述有源区；
    所述制备方法还包括：
    在所述衬底的远离所述外延层的一侧开孔，以使所述孔穿过所述衬底和所述外延层，贯通至所述源极；
    在所述孔内填充导电材料，形成导电通道，并在所述衬底的远离所述外延层的一侧设置金属接地层，以使所述源极通过所述导电通道与所述金属接地层连接。
  13. 根据权利要求12所述的半导体器件的制备方法，其特征在于，在所述衬底内开所述槽的同时，在所述衬底内开所述孔。
  14. 根据权利要求12或13所述的半导体器件的制备方法，其特征在于，在所述孔内填充所述导电材料的同时，在所述槽内填充与所述导电材料相同的所述散热材料。
  15. 根据权利要求14所述的半导体器件的制备方法，其特征在于，在所述孔内填充所述导电材料，以及同时在所述槽内填充与所述导电材料相同的所述散热材料，包括：
    在所述孔内和所述槽内同时填充金属，且所述槽内被所述金属填满时，所述孔内的壁面形成金属层。
  16. 根据权利要求11-15中任一项所述的半导体器件的制备方法，其特征在于，在所述槽内填充所述散热材料时，包括：
    在所述槽内填充第一散热材料，以在所述槽的底面和侧面形成第一散热层；
    在具有所述第一散热层的所述槽内填充第二散热材料，以在所述第一散热层上形成第二散热层，且所述第一散热层的热导率大于所述第二散热层的热导率。
  17. 根据权利要求11-16中任一项所述的半导体器件的制备方法，其特征在于，所述栅极位于所述源极和所述漏极之间；
    在所述衬底内开所述槽时，包括：在所述衬底内且与所述栅极相对的位置处开所述槽。
  18. 根据权利要求11-17中任一项所述的半导体器件的制备方法，其特征在于，在所述衬底内开所述槽时，包括：沿所述栅极的延伸方向开设所述槽，以使所述槽的延伸方向与所述栅极的延伸方向一致。
  19. 一种电子设备，其特征在于，包括：
    电路板；
    如权利要求1～10中任一项所述的半导体器件，或者如权利要求11～18中任一项所述的半导体器件的制备方法制得的半导体器件；所述电路板与所述半导体器件电连接。
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