KR20180064997A - 반도체 디바이스와 그 제조 방법 - Google Patents

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KR20180064997A
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알버트 비르너
헬무트 브리치
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인피니언 테크놀로지스 아게
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Abstract

일 실시예에서, 반도체 디바이스는 기판과, 기판의 전면에 배치된 Ⅲ 족 질화물계 트랜지스터와, 전도성 관통 기판 비아를 포함한다. 전도성 관통 기판 비아는 기판의 전면으로부터 후면으로 연장되는 비아와, 기판의 전면으로부터 후면으로 연장되는 전도성 재료를 포함한다. 비아는 기판의 전면에서 후면으로 갈수록 점점 가늘어진다. 다른 실시예에서, 방법은 전면에 적어도 하나의 Ⅲ 족 질화물계 트랜지스터를 포함하는 기판의 전면에 개구부를 형성하는 단계와, 전도성 재료를 개구부에 삽입하는 단계와, 전도성 재료를 이용하여 Ⅲ 족 질화물계 트랜지스터의 소스 전극을 기판의 후면과 결합하는 단계를 포함한다.

Description

반도체 디바이스와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
현재까지, 전력 전자 애플리케이션에 사용되는 트랜지스터는 일반적으로 실리콘(Si) 반도체 재료로 제조되었다. 전력 애플리케이션을 위한 일반적인 트랜지스터 디바이스는 Si CoolMOS®, Si 전력 MOSFET 및 Si IGBT(Insulated Gate Bipolar Transistors)를 포함한다. 보다 최근에는 실리콘 카바이드(SiC) 전력 디바이스가 고려되고 있다. 질화 갈륨(GaN) 디바이스와 같은 Ⅲ 족 질화물계 반도체 디바이스는 현재 큰 전류 밀도를 전달하고, 고 항복 전압(breakdown voltages)을 지원하며, 매우 낮은 온저항(on-resistance), 초고속 스위칭 시간 및 개선된 전력효율을 제공하는 매력적인 후보로 떠오르고 있다.
질화 갈륨계 HEMT(High Electron Mobility Transistor)와 같은 일부 횡형 트랜지스터(lateral transistor) 디바이스에서, 소스는 트랜지스터 구조가 형성되는 기판의 후면에 결합된다. 소스는 전도성 관통 기판 비아(through substrate via: TSV)에 의해 기판의 후면에 결합될 수 있다.
소스와 기판의 후면 사이의 연결에 대한 추가적인 개선이 요구된다.
일 실시예에서, 반도체 디바이스는 기판과, 기판의 전면에 배치된 Ⅲ 족 질화물계 트랜지스터와, 전도성 관통 기판 비아를 포함한다. 전도성 관통 기판 비아는 기판의 전면으로부터 후면으로 연장되는 비아와, 기판의 전면으로부터 후면으로 연장되는 전도성 재료를 포함한다. 비아는 기판의 전면에서 후면으로 갈수록 점점 가늘어진다.
일 실시예에서, 반도체 디바이스는 기판과, 기판의 전면에 배치된 Ⅲ 족 질화물계 트랜지스터와, 전도성 관통 기판 비아를 포함한다. 전도성 관통 기판 비아는 기판의 전면으로부터 후면으로 연장되는 비아와, 비아의 제 1 부분을 채우는 전도성 플러그와, 비아의 제 2 부분의 측벽을 라이닝하고 전도성 플러그에 전기적으로 결합된 전도성 라이너층을 포함한다.
일 실시예에서, 반도체 디바이스는 기판과, 기판의 전면에 배치된 Ⅲ 족 질화물계 트랜지스터와, 전도성 관통 기판 비아를 포함한다. 전도성 관통 기판 비아는 기판의 전면으로부터 후면으로 연장되는 비아와, 기판의 전면으로부터 후면으로 연장되며 비아에 인접한 기판의 제 1 표면으로 연장되는 전도성 재료를 포함한다.
일 실시예에서, 방법은 전면에 적어도 하나의 Ⅲ 족 질화물계 트랜지스터를 포함하는 기판의 전면에 개구부를 형성하는 단계와, 전도성 재료를 개구부에 삽입하는 단계와, 전도성 재료를 이용하여 Ⅲ 족 질화물계 트랜지스터의 소스 전극을 기판의 후면과 결합하는 단계를 포함한다.
본 기술분야에 속하는 당업자는 하기의 상세한 설명을 읽고 첨부된 도면을 살펴봄으로써 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소는 반드시 서로에 대해 스케일링될 필요는 없다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다. 다양한 도시된 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 예시적인 실시예가 도면에 도시되어 있으며, 하기의 설명에서 상세하게 설명된다.
도 1은 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아(TSV)를 포함하는 반도체 디바이스의 단면도를 도시한다.
도 2a는 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아(TSV)를 포함하는 반도체 디바이스의 단면도를 도시한다.
도 2b는 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아(TSV)를 포함하는 반도체 디바이스의 단면도를 도시한다.
도 3a는 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아(TSV)를 포함하는 반도체 디바이스의 단면도를 도시한다.
도 3b는 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아(TSV)를 포함하는 반도체 디바이스의 단면도를 도시한다.
도 4a는 도 3b의 반도체 디바이스 및 전도성 관통 기판 비아와 Ⅲ 족 질화물계 트랜지스터 사이의 연결부의 평면도를 도시한다.
도 4b는 도 4a의 A-A 선을 따라 전도성 관통 기판 비아와 Ⅲ 족 질화물계 트랜지스터 사이의 연결부의 단면도를 도시한다.
도 4c는 전도성 관통 기판 비아와 Ⅲ 족 질화물계 트랜지스터 사이의 연결부의 단면도를 도시한다.
도 5a는 도 2b 및 도 3b의 전도성 관통 기판 비아의 단면도를 도시한다.
도 5b는 도 2b 및 도 3b의 전도성 관통 기판 비아의 단면도를 도시한다.
도 6은 전도성 관통 기판 비아를 제조하는 방법의 흐름도를 도시한다.
도 7은 전도성 관통 기판 비아를 갖는 Ⅲ 족 질화물계 트랜지스터를 제조하는 방법의 흐름도를 도시한다.
도8은 초기 반도체 기판의 단면도를 도시한다.
도 9는 블라인드 비아를 갖는 도 8의 초기 반도체 기판의 단면도를 도시한다.
도 10은 도 9의 블라인드 비아의 기저부에 있는 전도성 플러그의 단면도를 도시한다.
도 11은 도 10의 블라인드 비아의 상부의 확대도를 도시한다.
도 12는 전도성 플러그 상에 배치되고 캡핑된 갭을 둘러싸는 전도층의 단면도를 도시한다.
도 13은 전도성 플러그 상부의 블라인드 비아에 형성된 동공의 단면도를 도시한다.
도 14는 Ⅲ 족 질화물계 트랜지스터 상에 금속화 구조를 형성하고, 전도성 관통 기판 비아를 형성하기 위해 후면을 가공한 후의 단면도를 도시한다.
도 15는 듀얼 다마신 기술을 사용하여 실질적으로 채워진 전도성 관통 기판 비아에 결합된 Ⅲ 족 질화물계 트랜지스터를 갖는 반도체 디바이스의 단면도를 도시한다.
도 16은 싱글 다마신 기술에 의해 형성된 전도성 관통 기판 비아에 결합된 Ⅲ 족 질화물계 트랜지스터를 갖는 반도체 디바이스의 단면도를 도시한다.
도 17은 싱글 다마신 기술에 의해 형성된 전도성 관통 기판 비아에 결합된 Ⅲ 족 질화물계 트랜지스터를 갖는 반도체 디바이스의 단면도를 도시한다.
도 18은 듀얼 다마신 기술을 사용하여 복수의 에피택셜 Ⅲ 족 질화물층에 형성된 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아를 갖는 반도체 디바이스의 단면도를 도시한다.
도 19는 도 18의 반도체 디바이스의 평면도를 도시한다.
도 20은 싱글 다마신 기술을 사용하여 복수의 에피택셜 Ⅲ 족 질화물층에 형성된 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아를 갖는 반도체 디바이스의 단면도를 도시한다.
도 21은 싱글 다마신 기술을 사용하여 복수의 에피택셜 Ⅲ 족 질화물층에 형성된 Ⅲ 족 질화물계 트랜지스터와 전도성 관통 기판 비아를 갖는 반도체 디바이스의 단면도를 도시한다.
하기의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면에 대한 참조가 이루어진다. 이와 관련하여, "상부(top)", "하부(bottom)", "전방(front)", "후방(back)", "선행(leading)", "후행(trailing)" 등과 같은 방향 용어는 설명된 도면의 방향을 참조하여 사용된다. 실시예의 컴포넌트는 다수의 상이한 방향으로 배치될 수 있으므로, 방향 용어는 설명의 목적으로 사용되며 결코 제한적이지 않다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 하기의 상세한 설명은 제한적인 의미로 해석되어서는 안되며, 본 발명의 범위는 첨부된 청구 범위에 의해 정의된다.
이하, 다수의 예시적인 실시예가 설명될 것이다. 이러한 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호에 의해 식별된다. 본 명세서의 문맥에서, "횡형(lateral)"또는 "횡 방향(lateral direction)"은 반도체 재료 또는 반도체 캐리어의 측방 범위(extent)에 대체로 평행한 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 횡 방향은 이들 표면 또는 측면에 대체로 평행하게 연장된다. 이와 대조적으로, "수직(vertical)" 또는 "수직 방향"이라는 용어는 이들 표면 또는 측면 및 횡 방향에 대체로 수직인 방향을 의미하는 것으로 이해된다. 따라서 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 진행한다.
본 명세서에 사용된 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소의 "위에(on)" 존재하거나 또는 다른 요소 "상으로(onto)" 연장되는 것으로 지칭되는 경우, 다른 요소 상에 바로 존재할 수 있거나 다른 요소로 직접적으로 연장될 수 있거나, 중간 요소가 존재할 수도 있다. 이에 반해, 요소가 "바로 상부에" 존재하거나 다른 요소의 "직접적인 상부로" 연장되는 것으로 지칭되는 경우, 중간 요소는 존재하지 않는다.
본 명세서에 사용된 바와 같이, 요소가 다른 요소에 "연결된(connected)" 또는 "결합된(coupled)" 것으로 지칭되는 경우, 그 요소는 다른 요소에 직접 연결되거나 결합될 수 있거나 또는 중간 요소가 존재할 수 있다. 이에 반해, 한 요소가 다른 요소에 "직접 연결" 또는 "직접 결합"되는 것으로 지칭되는 경우, 중간 요소가 존재하지 않는다.
고전압 공핍 모드(depletion-mode) 트랜지스터와 같은 공핍 모드 디바이스는 음의 임계 전압을 가지며, 이는 제로 게이트 전압에서 전류를 전도할 수 있음을 의미한다. 이러한 디바이스는 보통의 경우 온 상태이다. 저전압 상승 모드(enhancement-mode) 트랜지스터와 같은 상승 모드 디바이스는 양의 임계 전압을 가지며, 이는 제로 게이트 전압에서 전류를 전도할 수 없으며 보통의 경우 오프 상태라는 것을 의미한다. 상승 모드 디바이스는 저전압에만 국한되지 않으며 고전압 디바이스일 수도 있다.
본 명세서에서 사용되는 바와 같이, 고전압 공핍 모드 트랜지스터와 같은 "고전압 디바이스"는 고전압 스위칭 애플리케이션에 최적화된 전자 디바이스이다. 즉, 트랜지스터가 오프 상태인 경우, 약 300V 이상, 약 600V 이상, 또는 약 1200V 이상과 같은 고전압을 차단할 수 있고, 트랜지스터가 온 상태인 경우 트랜지스터가 사용되는 애플리케이션을 위한 충분히 낮은 온저항(RON)을 가지며, 즉, 상당한 전류가 디바이스를 통과하는 경우 충분히 낮은 전도 손실(conduction loss)를 겪는다. 고전압 디바이스는 적어도 사용되는 회로의 고전압 공급 또는 최대 전압과 동일한 전압을 차단할 수 있다. 고전압 디바이스는 300V, 600V, 1200V 또는 애플리케이션에 필요한 다른 적절한 차단 전압을 차단할 수 있다.
본원에서 사용되는 "Ⅲ 족 질화물"이라는 문구는 질소(N) 및 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 붕소(B)를 포함하고, 예를 들어, 알루미늄 갈륨 질화물(AlxGa(1-x)N), 인듐 갈륨 질화물(InyGa(1-y)N), 알루미늄 인듐 갈륨 질화물(AlxInyGa(1-x-y)N), 갈륨 비소 인 질화물(GaAsaPbN(1-a-b)) 및 알루미늄 인듐 갈륨 비소 인 질화물(AlxInyGa(1-x-y)AsaPbN(1-a-b))과 같은 임의의 합금을 포함하는 적어도 하나의 Ⅲ 족 원소를 포함하는 화합물 반도체를 지칭하지만, 이에 제한되지 않는다. 알루미늄 갈륨 질화물 및 AlGaN은 화학식 AlxGa(1-x)N(0 < x < 1)으로 기술된 합금을 지칭한다.
도 1은 기판(31)과 기판(31)의 전면(33) 상에 배치된 HEMT(High Electron Mobility Transistor)와 같은 Ⅲ 족 질화물계 트랜지스터(32)를 포함하는 반도체 디바이스(30)를 도시한다. 반도체 디바이스(30)는 적어도 하나의 전도성 관통 기판 비아(TSV)(34)를 더 포함한다.
전도성 관통 기판 비아(34)는 기판(31)의 전면(33)에서 후면(41)으로 연장된 비아 또는 쓰루홀(35)과 역시 전면(33)에서 후면(41)으로 연장된 전도성 재료(36)를 포함한다.
전도성 재료(36)는 Ⅲ 족 질화물계 트랜지스터(32), 예를 들어, Ⅲ 족 질화물계 트랜지스터(32)의 소스 전극과 같은 전극에 결합될 수 있어서, Ⅲ 족 질화물계 트랜지스터가 기판(31)의 후면(41)에 전기적으로 결합되게 할 수 있다. 전도성 관통 기판 비아(34)는 Ⅲ 족 질화물계 트랜지스터(32)에 인접한 기판(31)의 전면(33)에 비아(35)를 도입함으로써 형성된다. 전면(33)으로부터 비아(35)를 도입하는 것은 Ⅲ 족 질화물계 트랜지스터(32)가 배치되는 기판(31)의 면을 처리함으로써 비아(35)가 형성되게 할 수 있다. 이는 Ⅲ 족 질화물계 트랜지스터(32)에 대한 비아(35)의 더 나은 위치 선정을 지원하고 전도성 재료(36)와 Ⅲ 족 질화물계 트랜지스터(32)의 전기적 결합을 지원하기 위해 사용될 수 있다.
기판(31)은 적어도 하나의 Ⅲ 족 질화물층의 에피택셜 성장(epitaxial growth)을 지지할 수 있는 전면(33)을 포함한다. 기판(31)은 <100> 실리콘 웨이퍼 또는 <111> 실리콘 웨이퍼, 실리콘 카바이드 또는 사파이어와 같은 반도체 웨이퍼를 포함할 수 있다. Ⅲ 족 질화물계 트랜지스터(32)는 전면(33) 상에 에피택셜 성장된 복수의 Ⅲ 족 질화물층을 포함할 수 있다.
Ⅲ 족 질화물계 트랜지스터(32)는 다른 구조를 가질 수 있다. 일부 실시예에서, Ⅲ 족 질화물계 트랜지스터(32)는 단일 스위칭 디바이스를 제공하는 복수의 Ⅲ 족 질화물층을 포함하는 메사(mesa)(37) 또는 불연속 영역에 의해 제공된다. 적어도 메사(37)의 측면은 SiO2 층과 같은 절연층에 매립될 수 있다.
웨이퍼 레벨에서, 기판(31)은 복수의 메사(37)를 포함하며, 각 메사(37)는 전면(33) 상에서 서로 이격된 Ⅲ 족 질화물계 트랜지스터 디바이스(32)를 제공한다. 메사(37)는 공통 절연층에 매립된 측면을 가질 수 있다. 일부 실시예에서, 전도성 관통 기판 비아(34)는 기판(31) 및 절연층의 일부분에 의해 Ⅲ 족 질화물계 트랜지스터를 포함하는 메사(37)에 인접하여 이격되어 배치된다.
다른 실시예에서, Ⅲ 족 질화물계 트랜지스터 및 전도성 관통 기판 비아는 기판의 전면을 가로질러 연장되는 복수의 에피택셜 Ⅲ 족 질화물층에 형성된다. Ⅲ 족 질화물계 트랜지스터는 병렬로 결합된 복수의 트랜지스터 셀 중 하나의 트랜지스터 셀일 수 있다. 전도성 관통 기판 비아는 셀 필드 내에 배치될 수 있다.
전도성 관통 기판 비아(34)는 다양한 형태를 가질 수 있다. 예를 들어, 전도성 재료(36)는 비아(35)를 실질적으로 채우거나, 비아(35)를 부분적으로 채우거나, 비아(35)를 라이닝할 수 있다. 전도성 관통 기판 비아(34)는 상이한 측방 형태를 가질 수 있다. 예를 들어, 전도성 관통 기판 비아는 실질적으로 직사각형 형태와 같은 횡 방향으로 긴 형태를 가질 수 있거나, 정사각형, 원형 또는 육각형의 측방 형태를 가질 수 있다.
도 2a는 기판(31), 기판(31)의 전면(33)상의 메사(37)에 형성된 Ⅲ 족 질화물계 트랜지스터 (32) 및 전도성 관통 기판 비아(34)를 포함하는 반도체 디바이스(50)를 도시한다.
도 2a에 도시된 것과 같은 일부 실시예에서, 비아(35)는 기판(31)의 전면(33)에서 후면(41)으로 갈수록 가늘어져서, 비아(35)의 측방 영역은 기판(31)의 후면(41)에서보다 전면(33)에서 더 크다.
전도성 관통 기판 비아(34)의 측벽(51)은 테이퍼(taper)를 형성하기 위해 기판(31)의 전면(33)에 대해 86° 내지 89°의 각도로 기울어질 수 있다. 테이퍼 형태는 비아(35)가 전면(33)으로부터 기판(31)으로 도입된 결과로서 형성될 수 있다. 비아(35)는 플라즈마 에칭과 같은 에칭에 의해 형성될 수 있다.
일부 실시예에서, 비아(35)는, 예를 들어, 도 2a에 도시된 바와 같이 전도성 재료(36)에 의해 실질적으로 채워진다. 이러한 실시예에서, 전도성 재료는 기판(31)의 후면(41)에서보다 기판(31)의 전면(33)에서 더 큰 측방 영역을 갖는다.
도 2a에서 선(53)으로 개략적으로 표시된 바와 같이, 전도성 재료(36)와, 그에 따른 전도성 관통 기판 비아(34)는 Ⅲ 족 질화물계 트랜지스터(32)의 소스 전극(38)에 전기적으로 결합될 수 있다.
Ⅲ 족 질화물계 트랜지스터(32) 및 메사(37)는 복수의 에피택셜 Ⅲ 족 질화물층을 포함하는 반도체 구조를 포함할 수 있다. 메사(37)는 하나 이상의 에피택셜 Ⅲ 족 질화물층을 포함하는 버퍼 구조(54), 버퍼 구조(54) 상에 배치된 채널층(55) 및 채널층(55) 상에 배치된 장벽층(56)을 포함할 수 있다. 채널층(55)은 질화 갈륨(GaN)을 포함할 수 있으며, 장벽층(56)은 채널층(55)과 장벽층(56) 사이의 계면(57)에서 이종 접합(heterojunction)을 형성하기 위해 알루미늄 갈륨 질화물(AlxGa(1-x)N, 0 <x <1)을 포함할 수 있으며, 이종 접합은 점선(58)으로 표시된 바와 같이, 2차원 전하 가스, 예를 들어, 2차원 전자 가스(two dimensional electron gas: 2DEG) 또는 2차원 홀 가스(two-dimensional hole gas: 2DHG)를 지지할 수 있다. Ⅲ 족 질화물계 트랜지스터(32)는 장벽층(56)에 배치된 소스 전극(38), 드레인 전극(39) 및 게이트 전극(40)을 포함한다. 게이트 전극(40)은 소스 전극(38)과 드레인 전극(39) 사이에 측방으로 배치된다.
2차원 전자 가스(2DEG)와 같은 2차원 전하 가스는 채널층(55)과 장벽층(56) 사이의 계면에서 압전(piezoelectric) 및 자발 분극(spontaneous polarization)에 의해 형성될 수 있다. Ⅲ 족 질화물계 트랜지스터(32)는 HEMT(High Electron Mobility Transistor)일 수 있고, 적어도 200V의 항복 전압을 가질 수 있다.
전도층(59)은 기판(31)의 후면(41) 상에 배치되고, 반도체 기판(31)이 패키지의 다이 패드 또는 접지면 상에 장착되고 전기적으로 결합될 수 있도록 솔더링 가능한 표면 또는 땜납을 포함할 수 있다. 전도층(59)은 2 개 이상의 서브층, 예컨대 금속층 및 솔더링 가능한 층을 포함할 수 있다.
도 2b는 기판(31)의 전면(33) 상에 배치된 메사(37)에 형성된 Ⅲ 족 질화물계 트랜지스터(32)와 적어도 하나의 전도성 관통 기판 비아(34)를 포함하는 반도체 디바이스(60)를 도시한다.
전도성 관통 기판 비아(34)는 비아(35) 내의 전도성 재료(36)의 배치에서 도 2a에 도시된 것과 상이하다. 본 실시예에서, 기판(31)의 후면(41)에 인접한 비아(35)의 제 1 부분은 비아(35)의 기저부(base)를 실질적으로 채우는 전도성 플러그(61)를 포함한다. 기판(31)의 전면(33)에 인접한 비아(35)의 제 2 부분에서 비아(35)의 측벽(51)을 라이닝하는 전도성 라이너층(62)이 또한 제공된다. 전도성 라이너층(62)은 비아(35)의 상부 부분의 갭(63)을 둘러싼다. 전도성 라이너층(62)이 전도성 플러그(61)의 적어도 주변 영역에 배치되어, 전도성 플러그(61) 및 전도성 라이너층(62)이 기판(31)의 전면(33)으로부터 후면(41)으로의 전기 전도성 경로를 제공한다.
또한, 비아(35)는 전면(33)에서 후면(41)으로 갈수록 가늘어져서 비아(35)의 더 좁은 기저부가 전도성 재료로 실질적으로 채워지고 전면(33)에 인접한 비아(35)의 넓은 영역이 전도성 라이너층(62)과 전도성 플러그(61)의 상부 표면에 의해 정의되는 갭(63)을 포함한다.
기판(31)은 높이(h1)를 가질 수 있으며, 제 1 전도성 부분(61)은 높이(h2)를 가질 수 있고, 여기서 h2 ≤ 2h1/3이다. 예시로서, 20 ㎛ ≤ h1 ≤100 ㎛ 및 5 ㎛ ≤ h2 ≤ 70 ㎛ 이다.
제 2 전도성 부분(62)은, 예를 들어, 0.5 ㎛ ≤ t ≤ 3 ㎛의 두께(t)를 가질 수 있고, 제 1 전도성 부분(61)은, 예를 들어, 5 ㎛ ≤ h2 ≤ 70 ㎛의 높이(h2)를 가질 수 있다.
다층 라이너 구조가 전도성 재료(36)와 관통 기판 비아(35)의 측벽 사이에 제공될 수 있다. 다층 라이너 구조는 기판(31)에 직접 연결될 수 있고, 접착 및/또는 장벽 기능을 제공할 수 있다.
일부 실시예에서, 기판(31)의 전면(33)의 일부는 또한 메사(37)의 인접하는 영역에서 제거될 수 있어서, 메사(37)는 기판(31)의 높아진(raised) 영역에 위치될 수 있다.
메사(37)는 1 ㎛ 내지 10 ㎛ 범위의 높이를 가질 수 있고, HEMT와 같은 반도체 디바이스 또는 반도체 디바이스의 액티브 영역을 형성하기에 적합한 측방 치수를 가질 수 있다.
도시된 실시예에서, 메사(37)는 절연층에 매립될 수 있는 측면을 갖는 불연속한 돌출부의 형태를 갖는다. 그러나, 다른 실시예에서, 반도체 디바이스에 메사를 제공하는 돌출된 구조는 하나 이상의 Ⅲ 족 질화물층을 포함하는 부분에 의해 이웃하는 돌출 영역에 연결될 수 있다.
전면에 불연속한 메사(37)를 형성하는 것은 웨이퍼 휘어짐(wafer bowing)을 감소시키는 것을 지원하고 제조를 단순화하기 위해 사용될 수 있다. 단결정 실리콘 웨이퍼와 같은 웨이퍼의 전체 표면 상에 에피택셜 성장된 하나 이상의 Ⅲ 족 질화물은 고도의 압축 또는 인장력을 갖는 개별 에피택셜 Ⅲ 족 질화물층(들)과 Ⅲ 족 질화물층과 기판 사이의 높은 면내 격자 불일치 및 열 팽창 계수의 차이로 인해 웨이퍼 휘어짐을 야기할 수 있다. 200mm 웨이퍼의 경우 중심에서 최대 200㎛의 웨이퍼 휘어짐 값이 발생할 수 있다. 결과적으로, 이러한 웨이퍼는 반도체 생산 라인에서의 가공 중에 부서지기 쉬울 수 있다.
그러나, 반도체 웨이퍼의 상부 표면에 배치된 재료의 대부분이 에피택셜 증착된 Ⅲ 족 질화물층보다는 절연 재료를 포함한다. 웨이퍼의 상부 표면상의 Ⅲ 족 질화물 함유 영역에 의해 점유되는 전체 면적은 웨이퍼의 전체 면적의 10 % 내지 90 % 범위 내에 있을 수 있다. 결과적으로, 이러한 배치는 후속 공정 단계에서 반도체 웨이퍼의 자동 핸들링을 돕기 위해 반도체 웨이퍼의 임의의 휘어짐을 감소 시키는데 사용될 수 있다.
웨이퍼는 20㎛ 미만의 웨이퍼 휘어짐(b)을 가질 수 있고,
100 * t * b / d 2 ≤ 15이며,
여기서, d는 웨이퍼 직경이고, t는 에피택셜 증착된 Ⅲ 족 질화물층의 두께이고, b는 웨이퍼의 중심에서의 웨이퍼 휘어짐이다.
직경(d)는 200mm 일 수 있고, 두께(t)는 1㎛ 내지 10㎛ 일 수 있다. 200mm 직경의 웨이퍼는 약 725㎛의 두께를 가질 수 있다. 메사(37)는 200mm의 웨이퍼 직경에 걸쳐서 메사 높이의 ± 10 % 미만의 표면 평탄도 편차를 가질 수 있으며, 또한 0.5㎛ 내지 10㎛의 높이를 갖는 메사에 대해서도 가능하다.
일부 실시예에서, Ⅲ 족 질화물계 트랜지스터 및 전도성 관통 기판 비아는 복수의 에피택셜 Ⅲ 족 질화물층을 포함하는 연속적인 반도체 구조로 형성될 수 있다. 이러한 실시예에서, 전도성 관통 기판 비아는 트랜지스터 구조가 형성되는 에피택셜 Ⅲ 족 질화물층 내에 배치되고, 에피택셜 Ⅲ 족 질화물층과 직접 연결할 수 있다.
도 3a는 하나 이상의 Ⅲ 족 질화물의 에피택셜 성장을 지지할 수 있는 전면(72)을 갖는 기판(71)을 포함하는 반도체 디바이스(70)의 단면도를 도시한다. 기판(71)은 반도체 기판, 예를 들어, <100> 또는 <111> 실리콘 웨이퍼, 실리콘 카바이드 또는 사파이어와 같은 반도체 웨이퍼를 포함할 수 있다. 복수의 Ⅲ 족 층이 반도체 구조(73)를 형성하기 위해 전면(72)에 에피택셜 성장된다. 반도체 구조(73)는 전면(72)에 배치된 버퍼 또는 전이 구조(74), 버퍼 구조(74) 상에 배치된 질화 갈륨을 포함하는 채널층(75), 채널층(75) 상에 배치된 알루미늄 갈륨 질화물(AlxGa(1-x)N, 0 < x < 1))을 포함하는 장벽층(76)을 포함할 수 있으며, 장벽층(76)과 채널층(75) 사이의 계면(77)에 도 3a에 점선(78)으로 표시된 2차원 전자 가스(2DEG) 또는 2차원 홀 가스(2DHG)와 같은 2차원 전하 가스를 지지할 수 있는 이종 접합이 형성된다.
Ⅲ 족 질화물계 트랜지스터는 장벽층(76) 상에 배치된 소스 전극(79), 드레인 전극(80) 및 게이트 전극(81)에 의해 반도체 구조(73)의 일부에 형성되고, 게이트 전극(81)은 소스 전극(79)과 드레인 전극(80) 사이에 측방으로 배치된다. 전극(79, 80, 81)은 전기적으로 병렬로 결합되어 단일 스위칭 소자를 형성하는 복수의 트랜지스터 셀 중 하나인 트랜지스터 셀 또는 세그먼트(88)를 형성할 수 있다. 소스 전극(79), 드레인 전극(80) 및 게이트 전극(81)은 각각 도면의 평면으로 연장되는 길이를 갖는 긴 스트립 형(elongate strip-like)의 형태를 가질 수 있다. 소스 전극(79), 드레인 전극(80) 및 게이트 전극(81)은 하나 이상의 금속을 포함할 수 있다.
반도체 디바이스(70)는 또한 에피택셜 Ⅲ 족 질화물층을 포함하는 반도체 구조(73)와 기판(71)을 관통하여 연장되어, 본 실시예에서, 장벽층(76)에 의해 제공되는 반도체 구조(73)의 최외측 표면의 상부면(83)으로부터 기판(71)의 후면(84)까지 연장되는 적어도 하나의 전도성 관통 기판 비아(82)를 포함한다. 전도성 관통 기판 비아(82)는 상부면(83)에서 후면(84)으로 연장된 비아(85)와 상부면(83)에서 후면(84)으로 연장된 전도성 재료(86)를 포함한다. 전도성 관통 기판 비아(82) 내의 전도성 재료(86)와 전기적으로 결합된 전도층(87)이 후면(84)에 배치된다.
전도성 관통 기판 비어(82)는 도 3a의 선(89)에 의해 개략적으로 표시된 바와 같이 Ⅲ 족 질화물계 트랜지스터(88)의 전극에 결합될 수 있다. 특히, 전도성 기판 관통 비아(82)는 트랜지스터(88)의 소스 전극(79)에 전기적으로 결합될 수 있다. 일부 실시예에서, 전도성 관통 비아(82)는 전면(72) 상의 전도성 관통 기판 비아(82)의 대향하는 측면 상에 배치된 2 개의 이웃하는 트랜지스터 셀(88)에 전기적으로 결합된다.
전도성 관통 기판 비아(82)는 또한 상이한 형태일 수 있다. 도 3a에 도시 된 실시예에서, 비아(85)는 측벽(95)이 상부면(83)에 대해 약 86° 내지 89°의 각도로 기울어지도록 점점 가늘어지는 형태를 갖는다. 상부면(83)에서 비아(85)의 측방 영역은 후면(84)에서 비아(85)의 측방 영역보다 크다. 비아(85)는 도 3a에 도시된 바와 같이 전도성 재료(86)로 실질적으로 채워질 수 있다. 다른 실시예에서, 전도성 관통 기판 비아(85)는 비아(85)의 적어도 일부에 갭 또는 비충전 영역을 포함한다. 일부 실시예에서, 측벽(95)은 갭이 상부면(83)으로부터 후면(84)으로 연장되도록 전도성 재료로 라이닝될 수 있다.
도 3b에 도시된 것과 같은 일부 실시예에서, 비아(85)의 기저부는 전도성 플러그(91)를 형성하는 전도성 재료로 실질적으로 채워지는 반면, 비아(85)의 상부는 비아(85)의 중심에 갭(93)을 남기고 비아(85)의 측벽(90)을 라이닝하는 전도성 라이너층(92)을 포함한다. 비아(85)가 전도성 재료(86)로 부분적으로 채워지는 실시예에서, 비아(85)는 상부면(83)에서 후면(84) 쪽으로 갈수록 좁아져서 비아가 후면(84)에서보다 상부면(83)에서 더 큰 측방 영역을 가질 수도 있다.
다층 라이너 구조가 전도성 재료(86)와 관통 기반 비아(85)의 측벽 사이에 제공될 수도 있다.
본 명세서에 설명된 실시예에 따른 전도성 관통 기판 비아는 상이한 횡형을 가질 수 있다. 예를 들어, 전도성 관통 기판 비아(82)는, 예를 들어, 직사각형 같은 길쭉한 측방 영역을 가질 수 있거나, 정사각형, 원형 또는 육각형의 횡형을 가질 수 있다.
복수의 전도성 관통 기판 비아는 Ⅲ 족 질화물계 트랜지스터(88)의 소스 전극(79)에 실질적으로 평행하게 연장되는 행 또는 어레이로 배치될 수 있다. 2 이상의 전도성 관통 기판 비아는 또한 Ⅲ 족 질화물계 트랜지스터의 공통 전극에 전기적으로 결합될 수 있다.
그러나, Ⅲ 족 질화물계 트랜지스터(32, 88)는 도시된 배치에 한정되지 않으며 다른 배치를 가질 수 있다. 예를 들어, 질화 갈륨(GaN)을 포함하는 캡층(cap layer)이 장벽층 상에 배치될 수 있다. 하나 이상의 절연 및/또는 패시베이션(passivation)층이 장벽층 상에 배치될 수 있다. 게이트는 게이트 리세스 구조를 포함할 수 있고/있거나 p-도핑된 Ⅲ 족 질화물층이 게이트 아래에 배치될 수 있다. 소스 및/또는 드레인 콘택이, 예를 들어, 오믹 연결 저항을 최소화하기 위해 리세스 구조를 포함할 수 있다.
Ⅲ 족 질화물계 트랜지스터(32, 88)는 HEMT 일 수 있고, 통상적으로 온 상태인 공핍 모드 디바이스일 수 있다. 금속 게이트는 쇼트키(Schottky) 장벽 콘택을 형성하고, 소스 및 드레인은 오믹 금속 콘택을 형성한다. Ⅲ 족 질화물계 트랜지스터(32, 88)는 또한 통상적으로 오프 상태인 상승 모드 디바이스일 수 있다. Ⅲ 족 질화물계 트랜지스터(32, 88)는 고전압 디바이스일 수 있고, 예를 들어, 적어도 600V의 항복 전압 능력을 가질 수 있다.
전도성 관통 기판 비아는, 예를 들어, 하나 이상의 본드 와이어 또는 기판의 전면에 배치된 금속화 구조의 일부에 의해 다양한 방식으로 Ⅲ 족 질화물계 트랜지스터의 소스 전극에 결합될 수 있다.
도 4a는 반도체 디바이스(70)의 평면도이고, 도 4b는 라인 A-A를 따른 단면도로서 2 개의 이웃하는 트랜지스터 셀들(88, 88')을 도시한다. 도 4a 및 도 4b는 또한 소스 전극(79)과 관통 기판 비아(82) 사이의 전기 연결부의 실시예를 도시한다.
Ⅲ 족 질화물계 트랜지스터(70)는 서로 병렬로 결합된 다수의 트랜지스터 셀 또는 세그먼트(88)를 포함한다. 도 4a 및 도 4b는 중심선(94)에 대해 대칭적으로 배치되는 두 개의 트랜지스터 셀(88, 88')을 도시하고, 트랜지스터 셀(88, 88') 모두에 공통인 드레인 전극(80)이 중심선(94)에 대해 대칭적으로 배치된다. 각 트랜지스터 셀(88, 88')은 소스 전극(79) 및 소스 전극(79)과 드레인 전극(80) 사이에 횡 방향으로 배치된 게이트 전극(81)을 포함한다. 각 트랜지스터 셀(88, 88')의 소스 전극(79), 게이트 전극(81) 및 드레인 전극(80)은 스트립 형의 길쭉한 형태를 가지며 서로 실질적으로 평행하게 연장된다.
적어도 하나의 전도성 관통 기판 비아(82, 82')는 각각의 트랜지스터 셀(88, 88')의 소스 전극(79)에 인접하여 이격되어 배치된다. 복수의 전도성 관통 기판 비아(82, 82')는 소스 전극(79, 79')과 기판(71)의 후면(84) 사이의 단일 전도성 연결부를 위해 제공될 수 있다. 관통 기판 비아(82, 82')는 소스 전극(79, 79')에 실질적으로 평행하게 그리고 중심선(94)에 대해 소스 전극(79, 79')의 횡 방향으로 외측을 향해 연장되는 행에 (연이어) 배열될 수 있다.
전도성 경로는 전도성 관통 기판 비아(85, 85')를 형성하기 위해 관통 기판 비아(82, 82') 내에 배치되는 전도성 재료(86, 86')에 의해 상부면(83)으로부터 후면(84)으로 제공된다. 관통 기판 비아(82, 82') 내의 전도성 경로는 도 3a에 도시 된 바와 같이 하나의 전도성 부분 또는 도 3b에 도시된 바와 같이 상이한 형태의 두 개의 전도성 부분(91, 92)에 의해 제공될 수 있다.
전도층(95, 95')은 상부면(83) 상에 배치되고 소스 전극(79, 79')과 전도성 관통 기판 비아(82, 82') 사이의 소스 연결부의 측방 재분포(redistribution)를 제공한다. 전도층(95)은 BEOL(Back-End Of Line) 금속화의 제 1 층의 일부일 수 있다.
일부 실시예에서, 비아(82, 82') 내의 전도성 재료(86, 86')는 비아(82, 82')에 인접한 영역에서 상부면(83) 위로 연장되어 소스 전극(79, 79') 상으로 연장되어 소스 전극(79, 79')과 전기적으로 결합되는 전도층(95, 95')을 형성할 수 있다. 전도층(95, 95') 및 전도성 재료(86, 86')는 전기도금에 의해 증착될 수 있는 고순도 구리를 포함할 수 있다. 이러한 구성은 단일 디바이스가 수직 및 측방 전기 경로를 제공하기 때문에 듀얼 다마신(dual damascene)이라고 지칭될 수 있다.
일부 실시예에서, 전도층(95, 95')은 비아(82) 내의 전도성 재료(86, 86')와 별도로 증착된다. 이러한 배치는 싱글 다마신(single damascene)이라고 지칭될 수 있다.
도 4c는 메사(37) 내에 배치된 Ⅲ 족 질화물계 트랜지스터(32)를 포함하는 반도체 디바이스(30)의 단면도를 도시한다. 메사(37)의 측면은 Ⅲ 족 질화물계 트랜지스터(32)의 상부면과 실질적으로 평탄한 표면(97)을 형성하는 절연층(96)에 매립된다. 비아(35)는 절연층(96)을 관통해 기판(31) 내로 기판(31)의 후면(41)까지 연장된다. 전도층(95)은 비아(35) 내의 전도성 재료(36)로부터 절연층(96)의 상부면(97)과 소스 전극(38)까지 연장되어 전도성 관통 기판 비아(34)를 통해 소스 전극(38)을 기판(31)의 후면(41)에 전기적으로 결합한다. 전도층(95)은 전도성 재료(36)와 일체형이거나 별도로 증착된 전도층으로 제공될 수 있다.
부분적으로 채워진 전도성 관통 기판 비아에 대한 다양한 구조가 도 5a 및 5b에 더욱 상세히 도시된다. 구조는 도 2b에 도시된 전도성 관통 기판 비아(34)를 참조하여 설명된다. 그러나, 이들 구조는 반도체 디바이스(30)에서의 사용에 한정되지 않는다. 예를 들어, 도 3b에 도시된 반도체 디바이스(70)의 전도성 비아(82)에 사용될 수 있다.
도 5a는 전도성 라이너층(62) 및 전도성 플러그(61)를 포함하는 전도성 재료(36)의 구조(100)의 일 실시예를 도시하며, 전도성 라이너층(62)은 전도성 플러그(61)의 상부면에 직접적으로 위치되어 전도성 플러그(61)와 전도성 라이너층(62) 사이에 실질적으로 수평인 계면(101)을 형성한다. 전도성 라이너층(62)은 반도체 기판(31)의 제 1 면(33)에서 개방된 비아(35) 내의 갭(63)을 둘러쌀 수 있다.
이러한 구조(100)는 전도성 플러그(61)의 상부면과 U자형 전도성 라이너층(62)의 기저부의 하부면 사이에 계면(101)을 포함하고, 전도성 플러그(61) 상에 전도성 라이너층(62)을 증착한 후 제조될 수 있다.
전도성 라이너층(62) 및 전도성 플러그(61)는 상이한 미세 구조를 가질 수 있다. 예를 들어, 전도성 플러그(61)는 전도성 라이너층(62)의 입자 크기보다 큰 입자 크기를 포함할 수 있다. 상이한 미세 구조는 비아(34) 내의 전도성 플러그(61) 및 전도성 라이너층(62)을 증착하는데 사용되는 상이한 조건으로부터 야기된다.
일 실시예에서, 상이한 화학 첨가제 시스템을 포함하는 상이한 전기 화학적 처리조(electrochemical processing baths)가 전도성 플러그(61) 및 전도성 라이너층(62)을 증착하는데 사용된다. 화학 첨가제 시스템은 TOF-SIMS(Time-Of-Flight Secondary Ion Mass Spectrometry)와 같은 분석 기술을 사용하여 최종 제품에서 확인될 수 있다.
전도성 라이너층(62) 및 전도성 플러그(61)는 동일한 재료, 예를 들어, 동일한 금속을 포함할 수 있다. 일부 실시예에서, 전도성 라이너층(62) 및 전도성 플러그(61)는 고순도 구리를 포함한다.
전도성 플러그(61)는 전도성 라이너층(62)의 두께(t) 보다 더 큰 높이(h2)를 가지며, 예를 들어, h2 ≥ 3t이다. 일부 실시예에서, 0.5 ㎛ ≤ t ≤ 3 ㎛ 및 5 ㎛ ≤ h2 ≤ 50 ㎛이다.
전도성 관통 기판 비아(34)는 높이(h1)를 가지며, 전도성 플러그(61)는 높이(h2)를 갖고, 여기서 h2는 h1보다 작거나 같을 수 있으며, 즉, h2 ≤ 2h1/3이다. 일부 실시예에서, 20 ㎛ ≤ h1 ≤ 100 ㎛ 및 5 ㎛ ≤ h2 ≤ 70 ㎛이다.
접착력 증진(adhesion promotion), 확산 장벽 및/또는 시드층을 제공하는 하나 이상의 추가적인 층이 비아(35)의 측벽(51)을 정의하는 기판(31)의 재료, 전도성 플러그(61) 및 전도성 라이너층(62) 사이에 배치될 수 있다.
전도성 관통 기판 비아(34)는, 전도성 비아(61)가 비아(35)의 측방 영역을 채우고 전도성 라이너층(62)이 비아(35)의 중심의 갭(63) 또는 보이드를 감싸기 때문에 비등방성으로(anisotropically) 채워진다고 간주될 수 있다. 비등방성 채움은 웨이퍼 레벨에서 기판에 대한 및 웨이퍼의 절단(singulation) 이후에 디바이스 레벨에서 기판에 대한 응력 제거(stress relief) 및 간단한 프로세싱을 제공하도록 사용될 수 있다.
예를 들어, 비아(35) 내의 갭(63)의 위치 설정은, 특히 웨이퍼 레벨에서 전도성 관통 기판 비아(34)의 어레이의 제조 중에 기판(31)의 휘어짐을 방지하기 위해 사용될 수 있고, 응력 보상을 위해 사용될 수 있다. 전도성 관통 기판 비아(34)는 전도성 플러그(61) 및 전도성 라이너층(62)의 전도성 재료가 갭(63) 쪽으로 팽창할 수 있기 때문에 열 싸이클 동안 개선된 열 성능을 가질 수 있다. 또한, 전도성 관통 비아(34)의 채워진 기저부는, 예를 들어, 후면(25)이 다이 패드 또는 접지면 상에 납땜될 때, 다이 부착 중에 땜납이 비아에 들어가는 것을 방지한다.
비아(35)의 상부 내에 위치된 갭(63)은 전면(33)에서 개방될 수 있다. 일부 실시예에서, 전도성 비아(34)의 상단부(102)는 전면(33)에서 밀봉되어 전도성 관통 기판 비아(34) 및 전도성 라이너층(62) 내에 공동(cavity)이 생성될 수 있다. 존재하는 경우, 갭(63) 또는 공동에 의해 형성된 전도성 관통 기판 비아(34)의 측방 영역은 기판(31)의 전체 표면적의 약 4 %일 수 있다.
도 5b는, 예를 들어, 전도성 플러그(61)의 상부면과 U자형 전도성 라이너층(62)의 기저부 사이에 계면(101)을 포함하는 배치를 갖는 디바이스의 후속 처리 동안에 반도체 기판(31)이 어닐링 처리되는 경우에 형성될 수 있는 구조(103)를 도시한다. 이러한 후속적인 어닐링 처리는 계면이 더 이상 식별 가능하지 않도록 전도성 플러그(61) 및 전도성 라이너층(62)의 재료의 입자 성장을 초래할 수 있고, 전도성 라이너층(62)은 비아(34)의 측벽(51)과 전도성 플러그(61)와는 상이한 미세 구조, 예를 들어, 더 작은 입자 크기를 갖는 전도성 플러그(61)의 상부면의 주변부에 형성된다. 본 실시예에서, 전도성 플러그(61)의 상부면의 중심 부분은 갭(63)의 기저부를 형성한다.
도 6은 전면에 Ⅲ 족 질화물계 트랜지스터를 포함하는 기판에 전도성 관통 기판 비아(34, 82)와 같은 전도성 비아를 제조하는 방법의 흐름도(110)를 도시한다. 블록(111)에서, 전면에 배치된 Ⅲ 족 질화물계 트랜지스터를 포함하는 기판의 전면에 개구부(opening)가 형성된다. 블록(112)에서, 전도성 재료가 개구부로 삽입된다. 블록(113)에서, Ⅲ 족 질화물계 트랜지스터의 소스 전극은 기판의 후면에 결합되고, 후면은 전면에 대향한다.
개구부는 Ⅲ 족 질화물계 트랜지스터의 형성 후에 Ⅲ 족 질화물계 트랜지스터와 거리를 두고 이격되도록 기판의 전면에 배치된다.
일부 실시예에서, 방법은 기판의 전면에 제 1 밴드갭을 갖는 제 1 Ⅲ 족 질화물층을 에피택셜 증착하는 단계와, 기판의 전면에 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 제 2 Ⅲ 족 질화물층을 에피택셜 증착하고 그 사이에 이종 접합을 형성하는 단계와, 상기 제 2의 Ⅲ 족 질화물층 상에 금속화 구조를 형성하여 트랜지스터 구조를 형성하는 단계와, 제 1 Ⅲ 족 질화물층 및 제 2 Ⅲ 족 질화물층을 관통하여 개구부를 기판의 전면에 삽입하는 단계를 더 포함한다. 이종 접합은 압전 및 자발 분극에 의해 형성된 2 차원 전하 가스를 지지할 수 있다. 금속화 구조는 소스 전극과 드레인 전극 사이에 배치된 게이트 전극을 형성하도록 서로 실질적으로 평행하게 연장되는 스트립 형 금속 전극을 포함할 수 있다. 개구부는 제 1 및 제 2 Ⅲ 족 질화물층의 영역에 의해 트랜지스터 구조를 형성하는 금속화 구조로부터 이격되어 있다.
일부 실시예에서, Ⅲ 족 질화물계 트랜지스터는 기판의 전면에 배치된 메사에 형성된다. 메사는 제 1 밴드갭을 갖는 제 1 에피택셜 Ⅲ 족 질화물층과, 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 제 2 에피택셜 Ⅲ 족 질화물층을 포함하며, 제 1 에피택셜 Ⅲ 족 질화물층과 제 2 에피택셜 Ⅲ 족 질화물층 사이에 이종 접합이 형성된다. 서로 이격된 복수의 메사가 전면에 배치될 수 있다. 일부 실시예에서, 적어도 메사의 측면은 기판의 전면 상에 배치된 절연층에 매립된다. 개구부는 절연층을 관통하여 기판의 전면에 형성되어, 개구부는 절연층 및 기판의 일부분에 의해 메사의 Ⅲ 족 질화물층과 이격될 수 있다.
일부 실시예에서, 방법은 전도성 재료를 개구부의 측벽으로부터 전면 및 Ⅲ 족 질화물계 트랜지스터의 소스 전극 위로 연장되도록 기판의 전면에 도포하는 단계를 더 포함한다.
일부 실시예에서, Ⅲ 족 질화물계 트랜지스터의 소스 전극을 전도성 재료와 전기적으로 결합하기 위해, 개구부 내의 전도성 재료 및 기판 전면에 추가 전도층이 도포된다. 추가 전도층은 Ⅲ 족 질화물계 트랜지스터의 평면 위에 배치될 수 있고, 소스 전극과 추가 전도층 사이에서 연장되는 하나 이상의 전도성 비아에 의해 소스 전극에 전기적으로 결합될 수 있다.
일부 실시예에서, 개구부는 전도성 재료로 실질적으로 채워진다. 전도성 재료는, 예를 들어, 전기 도금에 의해 도포될 수 있다.
일부 실시예에서, 개구부는 전도성 재료로 부분적으로 채워진다. 개구부는 전기 도금을 사용하여 부분적으로 채워져 개구부 내의 상이한 형상의 두 부분을 생성할 수 있다.
일부 실시예에서, 제 1 전도층이 개구부의 제 1 부분을 채우도록 제 1 증착 파라미터를 사용하여 전도성 재료가 개구부로 삽입된다. 제 2 전도층이 제 2 부분의 갭을 둘러싸도록 제 2 전도층은 제 2 증착 파라미터를 사용하여 개구부의 제 2 부분에서 제 1 전도층 상에 형성된다.
제 1 전도층 및 제 2 전도층은 전착 기술(electrodeposition techniques)에 의해 형성될 수 있다. 제 1 전도층은 전도성 플러그를 형성할 수 있고, 제 2 전도층은 전도성 라이너층을 형성할 수 있다. 제 2 전도층은 제 1 전도층 상에 직접 형성될 수 있고, 그 사이에 실질적으로 수평인 계면을 형성할 수 있다. 일부 실시예에서, 제 2 전도층은 개구부의 측벽 상의 제 1 전도층의 주변으로부터 연장될 수 있다. 제 1 전도층 및 제 2 전도층은 각각의 미세 구조에 의해 구별될 수 있다. 예를 들어, 제 1 전도층은 제 2 전도층보다 더 큰 평균 입자 크기를 가질 수 있다.
제 1 증착 파라미터는 기판의 주 표면에 대해 수직 방향으로 제 1 전도층의 성장에 적합하게 선택될 수 있고, 제 2 증착 파라미터는 기판의 주 표면에 대해 횡 방향으로 제 2 전도층의 성장에 적합하게 선택될 수 있다. 제 1 증착 파라미터 및 제 2 증착 파라미터는 제 1 전도층이 높이(h1)를 갖는 전도성 플러그의 형태를 가지며 제 2 전도층이 두께(t)를 갖고, h1≥3t가 되도록 선택될 수 있다.
일부 실시예에서, 기판은 장치의 후속 처리 동안 어닐링 처리된다. 이러한 후속적인 어닐링 처리는 계면이 더 이상 식별 가능하지 않도록 제 1 전도층 및 제 2 전도층의 재료의 입자 성장을 초래할 수 있다. 그러나, 개구부의 측벽 및 제 1 전도층의 주변에 형성된 제 2 전도층의 부분은 제 1 전도층과 상이한 미세 구조, 예를 들어, 더 작은 입자 크기를 가질 수 있어서, 두 전도층을 구별할 수 있다.
일부 실시 예에서, 개구부는 블라인드 비아 또는 폐쇄형 비아의 형태를 가지며, 제 1 전도층은 블라인드 비아의 기저부가 제 1 전도층으로 채워지도록 블라인드 비아의 기저부에 도포된다. 일부 실시예에서, 블라인드 비아는 블라인드 비아의 전체 깊이의 10 % 내지 70 %의 깊이로 채워진다. 제 2 층은 계면을 형성하기 위해 제 1 층상에 직접 위치될 수 있고, 측벽을 따라 제 1 표면에서 비아의 개방 단부까지 연장될 수 있다. 일부 실시예에서, 제 2 층은 반도체 기판의 제 1 표면 상으로 연장되고 Ⅲ 족 질화물계 트랜지스터에 전기적으로 결합된다. 최종 기판의 전면과 후면 사이에 전도성 경로를 제공하기 위해, 블라인드 비아에 인접한 후면은 전도성 플러그의 일부가 노출되고 기판이 원하는 두께를 가질 때까지 재료를 이동 시키도록 가공될 수 있다.
일부 실시예에서, 개구부의 제 2 부분의 갭은 제 2 전도층을 도포한 후에 캡핑된다. 갭은 갭을 둘러싸는 제 2 전도층의 제 1 절연층을 형성하고 갭 위에 제 2 절연층을 형성함으로써 개구부 내에 밀폐되고 밀봉된 공동 또는 보이드를 형성함으로써 캡핑될 수 있다.
제 2 전도층을 도포한 후에 금속화 구조를 제 1 표면에 도포하기 전에, 예를 들어, 레지스트 플러그(resist plug)를 삽입함으로써 개구부의 제 2 부분의 갭이 일시적으로 캡핑되고, 예를 들어, 화학적 기계 연마(CMP)에 의해 전면이 평탄화되고, 레지스트 플러그가 제거될 수 있다.
도 7은 Ⅲ 족 질화물계 트랜지스터 디바이스를 제조하는 방법(120)의 흐름도를 도시한다. 블록(121)에서, Ⅲ 족 질화물계 트랜지스터가 반도체 기판의 전면에 형성된다. 블록(122)에서, 블라인드 비아가 전면에 삽입되고 전도성 재료가 블라인드 비아에 삽입된다. 블록(123)에서, 블라인드 비아 내의 전도성 재료와 Ⅲ 족 질화물계 트랜지스터의 소스 전극 사이에 전기적으로 결합된 적어도 하나의 전도성 부분과 Ⅲ 족 질화물계 트랜지스터의 게이트 전극 및 드레인 전극에 각각 결합된 적어도 하나의 전도성 부분을 갖는 금속화 구조가 전면에 도포된다. 블록(124)에서, 제 1 표면 및 금속화 구조에 대향하는 기판의 제 2 표면이 비아의 기저부에 배치된 전도성 재료의 표면을 노출시키도록 가공된다.
전도성 관통 기판 비아는 기판의 제 1 표면 상에 Ⅲ 족 질화물계 트랜지스터를 형성한 후에, 그리고 전면 상에 금속화 구조를 증착하기 전에 형성된다. 전면은 Ⅲ 족 질화물의 에피택셜 성장을 지지하는 조성 및/또는 결정학적 배향을 포함한다.
Ⅲ 족 질화물계 트랜지스터는 기판의 전면에 배치된 불연속한 메사의 형태로 제공될 수 있거나 실질적으로 전면의 전체에 걸쳐 연장되는 에피택셜 Ⅲ 족 질화물층의 스택의 일부분 내에 제공될 수 있다. Ⅲ 족 질화물계 트랜지스터가 메사로 제공되는 경우, 개구부는 메사의 측면으로부터 일정 거리만큼 이격될 수 있고 기판의 일부분에 의해 Ⅲ 족 질화물계 재료로부터 횡 방향으로 이격될 수 있다. 개구부는 기판 및 절연층의 재료에 의해 한정될 수 있다. Ⅲ 족 질화물계 트랜지스터가 Ⅲ 족 질화물층의 스택의 일부에 형성되면, 개구부가 Ⅲ 족 질화물층의 스택 내에 형성되어 Ⅲ 족 질화물층의 스택이 개구부의 나머지 부분을 정의하는 기판의 재료로 개구부를 정의할 수 있다.
비아를 기판에 삽입하고 전도성 비아를 제조하는 동안에, Ⅲ 족 질화물계 트랜지스터는 하나 이상의 절연층에 의해 덮여질 수 있다.
전도성 관통 기판 비아의 부피는 전도성 재료로 채워지거나 부분적으로 채워질 수 있다. 관통 기판 비아의 부피는 등방성으로 또는 균질하게(homogeneously) 전도성 재료로 채워질 수 있다. 대안적으로, 관통 기판 비아의 부피는 전도성 재료로 비등방성으로 또는 비균질적으로 채워질 수 있다.
전도성 관통 기판 비아의 부피가 전도성 재료로 부분적으로 채워지는 실시 예에서, 개구부는 블라인드 비아일 수 있고 블라인드 비아의 기저부는 전도성 재료로 소정의 깊이까지 채워질 수 있다. 전도성 라이너층은 갭을 둘러싸는 전도성 재료 상부의 비아 내에 형성될 수 있다. 전도성 라이너층은 Ⅲ 족 질화물계 트랜지스터의 소스 전극으로부터 전도성 재료로 연장되어 전도성 재료를 Ⅲ 족 질화물계 트랜지스터의 소스 전극에 전기적으로 결합할 수 있다. 비아는 비등방성으로 채워져 있다고 지칭될 수 있다.
전도성 재료가 전도성 플러그 및 전도성 라이너층을 포함하는 실시예에서, 전도성 라이너층은 개구부를 둘러싸는 기판의 제 1 표면 상에 추가로 형성될 수 있고, Ⅲ 족 질화물계 트랜지스터의 소스 전극에 전기적으로 결합될 수 있다.
일부 실시예에서, 비아 내의 전도성 라이너층에 의해 둘러싸인 갭은 캡핑 또는 밀봉된다. 밀폐된 공동 또는 보이드는 유전체와 같은 절연 재료에 의해 전체적으로 정의될 수 있다.
도 8 내지 도 14를 참조하여 Ⅲ 족 질화물계 트랜지스터 소자의 제조 방법이 하기에 설명된다.
도 8은 전면(131)을 갖는 초기 기판(130)을 도시한다. 기판(130)은 <100> 또는 <111> 실리콘 웨이퍼, 또는 예를 들어, SiC 또는 사파이어 웨이퍼를 포함할 수 있으며, 트랜지스터 디바이스의 기판의 최종 두께보다 더 큰 초기 두께(ti)를 갖는다.
복수의 메사(132)가 전면(131) 상에 형성된다. 메사(132)는 전도성 관통 기판 비아(TSV)가 형성될 영역(136)에 의해 이격된다. 영역(136)은 트랜지스터 디바이스의 스위칭 기능에 기여하지 않기 때문에 패시브 영역으로 지칭될 수 있다. 메사(132)는 복수의 에피택셜 Ⅲ 족 질화물층을 포함하고 트랜지스터 디바이스를 형성한다. 메사(132)는, 예를 들어, 도 2 및 도 3에 도시된 구조를 가질 수 있으며, 절연층(133) 내에 매립된 측면을 갖는다. 전면(131)의 메사(132)는 소스, 게이트 및 드레인 금속 콘택 또는 전극을 덮는, 예를 들어, SiO2와 같은 제 1 산화물층(134), 제 1 산화물층(134) 상의, 예를 들어, SiNx와 같은 질화물층(135) 및 질화물층(135) 상의, 예를 들어, SiO2와 같은 제 2 산화물층(137)으로 덮여질 수 있다. 영역(136)에서, 제 1 산화물층은 생략될 수 있고, SiNx 층(135) 및 제 2 산화물층(137)이 절연층(133)에 배치된다.
도 9에 도시된 바와 같이, 블라인드 비아(140)가 트랜지스터가 형성된 액티브 영역(138) 또는 메사(132) 사이에 위치하는 패시브 영역(136)에서 기판(130)의 전면 (131)에 삽입된다.
블라인드 비아(140)는 반도체 기판(130)의 재료의 일부분에 의해 형성된 기저부(141)를 가지며, 기판(130)의 초기 두께(ti)보다 작고 Ⅲ 족 질화물계 트랜지스터 디바이스의 기판의 원하는 최종 두께(tf)에 근사하는 깊이(tb)를 갖는다. 기저부(141)의 형태는 실질적으로 둥글다. 블라인드 비아(140)의 상부는 절연층(133)에 의해 정의된다. 블라인드 비아(140)는 반응성 이온 식각에 의해 전면(131)에 삽입될 수 있다. 블라인드 비아(140)는 기판(131) 및 절연층(133)의 일부에 의해 메사(132)로부터 이격된다. 제 2 산화물층(137) 및 질화물층(136)은 패시브 영역(136)의 전면(131)으로부터 제거될 수 있다.
평면도에서, 블라인드 비아(140)는 길쭉한 형태를 가질 수 있으며, 예를 들어, 긴 방향으로 실질적으로 직사각형일 수 있다. 블라인드 비아(140)는 Ⅲ 족 질화물계 트랜지스터(132)의 소스 전극에 실질적으로 평행한 도면의 평면으로 연장되는 행 또는 각각 Ⅲ 족 질화물계 트랜지스터를 포함하는 두 개의 활성 영역(138) 또는 메사(137) 사이에 배치된 일정한 간격의 어레이로 배치될 수 있는 복수의 블라인드 비아 중 하나일 수 있다. 블라인드 비아(140)의 측벽(142)은 전면(131)에 실질적으로 수직일 수 있거나 또는 블라인드 비아(140)가 기저부(141)를 향한 방향으로 내측으로 갈수록 점점 줄어들어 약간 기울어질 수 있다. 예를 들어, 블라인드 비아(140)는 전면(131)에서 약 8 ㎛ × 50 ㎛의 측방 치수와 약 60 ㎛의 깊이를 가질 수 있다.
도 10은 블라인드 비아(140)의 측벽(142) 및 기판(130)의 전면(131), 특히 절연층(133) 상에 장벽층 구조(143)를 증착하는 것을 도시한다. 도 11은 장벽층 구조(143)를 더욱 상세하게 도시한다. 장벽층 구조(143)는 예를 들어, 스퍼터링 같은 물리적 기상 증착(PVD) 기술 및/또는 화학 기상 증착(CVD) 기술을 사용하여 증착될 수 있다.
장벽층(143)은 블라인드 비아(140)의 측벽(142)과 기저부(141)의 상부, 패시브 영역(136)의 기판(130)의 전면(131) 상의 절연층(133)의 상부 및 액티브 영역(136)의 제 2 산화물층(137) 상부로 연장된다.
장벽층(143)은 다양한 구조를 가질 수 있으며, 예를 들어, PVD를 사용하여 증착된 Ta 층, 또는 Ta/TaN 또는 TaN/Ta 또는 Ti/TiN 층, 또는 PVD를 사용하여 증착된 Ti/TiN 및 CVD 또는 PVD를 사용하여 증착된 W, 또는 PVD를 사용하여 증착된 Ti/TiN 및 CVD 또는 PVD를 사용하여 증착된 W/TaN/Ta, 또는 PVD를 사용하여 증착된 Ti/TiN 및 CVD 또는 PVD를 사용하여 증착된 W/TaN/Ta를 가질 수 있고, 선택적으로 다음 중 적어도 하나를 더 포함할 수 있으며: CVD를 이용한 W의 증착 이후 스퍼터링 전에, 예를 들어, 습식 화학적 HF-최종, 스퍼터 사전-세정 또는 수소 환원(reduction in hydrogen)과 같은 사전 세정이 수행되고, 웨이퍼의 평탄 부분으로부터 W를 제거하기 위한 W 에치 백 수행, 및 구리 전기 도금을 위한 스퍼터링에 의해 증착된 추가적인 구리 시드층을 포함한다.
일부 실시예에서, 도 11의 확대도에서 알 수 있는 바와 같이, 기판(130)의 전면(131) 상에 배치된 장벽층(143)의 부분(144)은 블라인드 비아(140)의 측벽(142) 및 기저부(141)에 배치된 부분(145)과 상이한 개수의 층을 갖는다. 본 실시예에서, 부분(144)은 Ti, TiN, TaN, Ta 및 Cu 시드층의 층들을 포함하는 절연층(133)으로부터 시작하는 구조를 포함한다. 제 2 부분(145)은 Ti, TiN, W, TaN, Ta 및 Cu 시드층의 층들을 포함하는 블라인드 비아(140)의 측벽(142) 및 기저부(141)를 형성하는 반도체 기판(131)의 세정된 표면으로부터 시작하는 구조를 포함한다.
최 외곽의 시드층을 포함하는 장벽층(143)의 증착 후에, 전도성 재료가, 예를 들어, 전기 도금에 의해 블라인드 비아(140)에 삽입된다. 도 15에 도시된 것과 같은 일부 실시예에서, 블라인드 비아(140)는 전도성 재료로 채워진다.
도 10 내지 도 13에 도시된 것과 같은 일부 실시예에서, 전도성 재료는 2 단계 공정을 사용하여 블라인드 비아에 삽입되어 부분적이고 비등방성으로 채워진 블라인드 비아(140)를 생성한다.
도 10은 2 단계 공정의 제 1 단계 후의 기판을 도시한다. 제 1 단계에서, 전기 전도성 재료가 블라인드 비아(140)의 기저부(141) 내로 삽입되어 기저부(141)에 인접한 블라인드 비아(140)의 부피를 채우는 제 1 전도층(146)을 형성한다. 제 1 층(146)은 전기 도금 기술을 사용하여 증착될 수 있으며, 블라인드 비아(140)의 부피가 제 1 층(146)으로 채워지도록 횡 방향 또는 기판의 전면 측의 영역의 성장을 억제하면서 제 1 주 표면(131)에 대하여 층(146)의 수직 성장에 적합한 조건을 사용하여 증착될 수 있다. 제 1 전도층(146)은 전도성 플러그로 지칭될 수 있다.
도 12는 블라인드 비아(140) 내에 제 2 전도층(147)의 후속 증착 이후의 기판(130)을 도시한다. 제 2 전도층(147)은 블라인드 비아(140)의 측벽(142) 상의 장벽층(143)과 블라인드 비아(140) 내의 제 1 층(146)의 상부면을 라이닝하고, 기판(130)의 전면과 절연층(133)으로 연장된다. 제 2 전도층(147)은 블라인드 비아(140)의 (150)내의 갭(149)을 둘러싼다.
제 2 전도층(147)은 전기 도금 기술에 의해 증착될 수 있으며, 제 2 전도층(147)이 블라인드 비아(140)의 중심에 갭(149)을 남겨두고 블라인드 비아(140)의 상부(150)를 라이닝하도록 제 2 전도층(147)의 등각 증착 및 성장에 적합한 조건을 사용하여 증착될 수 있다. 제 2 전도층(147)은 전도성 라이너층이라고 지칭될 수 있다. 제 1 전도층(146) 및 제 2 전도층(147)은 고순도 구리를 포함할 수 있다.
증착 후에, 제 1 전도층(146)과 제 2 전도층(147) 사이에 계면(148)이 형성된다. 계면(148)은 제 1 전도층(146) 및 제 2 전도층(147)이 2 개의 증착 단계로 증착되고 상이한 미세 구조를 가질 수 있기 때문에 식별 가능하다.
기판이 후속 열처리되는 실시예에서, 계면(148)은 더 이상 식별 가능하지 않을 수 있다. 그러나, 블라인드 비아(140)의 측벽(142)에 배치된 제 2 전도 층(147) 및 제 1 전도 층(146)은 상이한 그레인 크기와 같은 상이한 미세 구조를 가질 수 있고 식별 가능할 수 있다.
블라인드 비아(140) 내의 갭(149)은 레지스트(151)와 같은 추가 재료를 사용하여 일시적으로 밀봉될 수 있다. 레지스트층(151)을 사용하여 재료가 블라인드 비아(140)의 갭(149)으로 들어가는 것을 방지하는 평탄화 공정이 전면에 수행될 수 있다. 그 후, 레지스트층(151)이 제거될 수 있다.
제 2 전도층(147)은 기판(130)의 전면(131)으로 연장될 수 있으며, 소스 전극과 같은 Ⅲ 족 질화물 트랜지스터의 전극과 전기적으로 결합될 수 있다. 제 2 전도층(147)의 적어도 일부는 소스 전극으로 연장되어 소스 전극과 직접 연결할 수 있다. 제 2 층(147)이 블라인드 비아(140) 내의 수직 전도성 경로 및 전면 (131)상의 수평 전도성 경로를 제공하고, 이들 2 개의 경로를 제공하는 전도성 재료가 하나의 공통적인 화학적 기계적 연마(CMP) 공정 단계를 사용하여 실질적으로 구조화되기 때문에, 방법은 듀얼 다마신이라고 지칭될 수 있다.
일부 실시예에서, 제 2 전도층(147)은 제 1 전도층으로부터 절연층(133)의 최 외곽 표면까지 연장될 수 있고 비아 내에 포함될 수 있다. 이러한 방법은 싱글 다마신 방법이라고 지칭될 수 있다. 제 2 전도층은, 비아로부터 Ⅲ 족 질화물계 트랜지스터의 상부로 측방으로 연장되는 전도층과 소스 전극으로부터 전도층으로 수직으로 연장되는 비아를 통해 Ⅲ 족 질화물계 트랜지스터, 예를 들어, 소스 전극에 전기적으로 결합될 수 있다.
도 13은 블라인드 비아(140)의 상부(150) 내에 형성된 보이드 또는 밀폐된 공동(152)을 도시한다. 보이드 또는 밀폐된 공동(152)은 유전체에 의해 정의될 수 있다. 보이드는 먼저 블라인드 비아(140) 내부 및 전면 (131) 상에 제 2 전도층(147)을 라이닝하고 패시베이션하는 실리콘 질화물층(153)을 증착함으로써 형성될 수 있다. 실리콘 질화물층(153)은 등각 증착될 수 있다. 산화물층(154)이 블라인드 비아(140)의 개구부를 밀봉하고, 블라인드 비아(140) 내의 실리콘 질화물층(153)과 함께 공동 또는 보이드(152)을 형성하도록 블라인드 비아(140)의 최상부 상에 산화물층(154)과 같은 제 2 유전층이 증착될 수 있다. 산화물층(154)은 또한 Ⅲ 족 질화물계 트랜지스터(131)의 상부로 연장되어 후속적으로 전면(131) 상에 증착되는 금속화 구조의 층간 유전체를 형성할 수 있다. 산화물층(154)은 또한 실리콘 질화물층(153)을 부분적으로 덮을 수 있다.
적어도 BeoL(Back end of line) 금속 배선의 제 1 레벨이 형성된다. 비아(160)가 소스 전극(161), 게이트 전극(162) 및 드레인 전극(163)의 일부를 노출 시키도록 배열된 유전층(134, 153, 154)을 관통해 형성된다. 비아(160)는 하나 이상의 금속, 예를 들어, 텅스텐, 하나 이상의 장벽 및/또는 접착층으로 채워질 수 있다.
도 14는 Ⅲ 족 질화물계 트랜지스터(132)의 금속 콘택을 외부 연결 패드(171)에 전기적으로 결합하기 위해 전면(131) 상에 형성될 수 있는 금속화 구조(170)의 예시를 도시한다. 금속화 구조는 다층 금속화 구조이다.
전면(131) 상에 금속화 구조(170)를 형성한 후, 초기 기판(130)의 후면(172)을 가공하여 재료를 제거하고, 기판(130)의 두께를 초기 두께(ti)에서 최종 두께(tf)로 감소시키고, 블라인드 비아(140)의 기저부(141)에서 제 1 전도층(146)의 표면(173)을 노출시켜서 표면(173)이 기판(130)의 새로운 후면(172)에서 노출되게 한다. 후면은 그라인딩, 건식 연마, 화학 기계적 연마 또는 이들의 조합을 통해 가공될 수 있다.
예를 들어, 땜납층을 포함하는 하나 이상의 도전층(174)이 최종 후면(172)에 증착될 수 있으며, 최종 후면(172)은 Ⅲ 족 질화물계 트랜지스터 디바이스가 플랜지(flange)와 같은 추가적인 표면 상에 장착되고 전기적으로 결합될 수 있게 하며, 추가적인 표면은 접지면을 제공하고 Ⅲ 족 질화물계 트랜지스터 디바이스를 위한 히트 싱크의 역할을 할 수도 있다.
기판(130)의 후면 (172)에 노출된 제 1 전도층(146)과 전면(131)으로 연장하고 Ⅲ 족 질화물계 트랜지스터(132), 특히 Ⅲ 족 질화물계 트랜지스터(132)의 소스 전극(161)과 전기적으로 결합되는 제 2 전도층(147)의 조합은 Ⅲ 족 질화물계 트랜지스터 디바이스(132)를 위한 전도성 관통 기판 비아(175)를 제공한다. 전도성 관통 기판 비아(175)는 소스 전극(161)이 기판(130)의 대향 측의 표면에 결합되게 한다.
전도성 관통 기판 비아(175)는 상부에 유전체로 정의된 공동(152)을 포함하기 때문에 부분적으로 채워진다. 전도성 관통 기판 비아(175)는 제 1 전도층(146)에 의해 제공되는 바닥 폐쇄 금속 평면 및 공동(152)을 밀봉하는 유전층(154)에 의해 부분적으로 형성된 상부 평면을 포함한다. 바닥 폐쇄 금속 평면은 비아(175)가 후면(172)의 가공 동안에 오염되는 것을 방지하고, 공동(152)은 열 응력을 보상하기 위한 팽창 부피를 제공한다.
도 14는 또한 비아(140) 내의 전도성 재료와 Ⅲ 족 질화물계 트랜지스터(132)의 소스 전극(161) 사이의 측방 연결이 도시된 기판(130)의 단면도를 도시한다.
전도성 관통 기판 비아(175)는 Ⅲ 족 질화물계 트랜지스터(132)에 인접한 패시브 영역(136)에 배치된 절연층(133)을 관통하여 연장된다. 절연층(133)은 Ⅲ 족 질화물계 트랜지스터(132)의 상부면과 실질적으로 동일 평면이다(coplanar). 비아(140)의 측벽에 배치된 제 2 전도층(147)은 절연층(133)의 상면과 소스 전극(161)의 적어도 일부분까지 연장되어 소스 전극(161)과 기판(130)의 후면을 전기적으로 결합한다.
금속화 구조(170)는 금속화 구조(170)의 최 외곽 표면에 게이트 전극(162) 및 드레인 전극(163) 및 선택적으로 소스 전극(161)의 각각에 전도성 재분포 구조를 제공하는 복수의 유전층 및 전도층을 포함할 수 있다.
도 15는 기판(130)을 포함하는 반도체 디바이스(180)의 단면도를 도시하고, 반도체 디바이스(180)는 기판(130), 전면(133)에 Ⅲ 족 질화물계 트랜지스터(132) 및 전면(131)으로부터 후면(172)으로 연장된 적어도 하나의 전도성 관통 기판 비아(175')를 포함한다. 반도체 디바이스(180)는 도 14에 도시된 실시예에서와 같이 전면(131)에 배치된 금속화 구조(170)를 더 포함한다. 반도체 디바이스(180)는 비아(140) 내에 전도성 재료(181)를 배치하는 점에서 도 14에 도시된 것과 상이하다. 도 15의 실시예에서, 전도성 관통 기판 비아(175')는 고순도 구리와 같은 전도성 재료로 실질적으로 채워진다. 도 14에 도시된 실시예와 같이, 전도성 재료(181)는 층(182)를 형성하는 기판(130)의 전면(131)에 측방으로 연장되고, 특히, 패시브 영역(136)의 절연층(133)으로 연장된다. 전도성 재료(181)는 Ⅲ 족 질화물계 트랜지스터(132)의 소스 전극(161)으로 연장되어 전기적으로 결합된다.
도 16은 싱글 다마신 공정으로서 설명될 수 있는 전도성 관통 기판 비아(175'')에 대한 대안적인 구조를 도시한다. 전도성 재료가 블라인드 비아(140) 내에 포함되어 수직 전도성 경로만을 제공한다. 본 실시예에서, 블라인드 비아는 전도성 재료로 채워진다. 본 실시예에서, 블라인드 비아(140)는 기판(130)의 전면(131) 상에 배치되고 Ⅲ 족 질화물계 트랜지스터(132)의 상부면과 실질적으로 동일 평면인 상부면을 갖는 절연층(133)을 관통할 뿐만 아니라 절연층(133) 및 Ⅲ 족 질화물계 트랜지스터(132)의 상부면에 배치된 추가 절연층(154)을 관통하여 형성된다. 추가 절연층(154)은 소스 전극(161), 게이트 전극(162) 및 드레인 전극(163)을 덮는다.
도 16에 도시된 실시예에서, 전도성 관통 기판 비아(175'')는 갭(152)이 전도성 관통 기판 비아(175'')의 상부에 제공되도록 부분적으로 채워지며, 전도성 관통 기판 비아(175'')는 보이드 또는 공동(152)를 비아(175'') 내에 형성하기 위해 전도성 관통 기판 비아(175'')와 Ⅲ 족 질화물계 트랜지스터(132)의 상부로 연장되는 추가 절연층(154)에 의해 캡핑된다. 본 실시예에서, 전도성 관통 기판 비아(175'')는 수직 전도성 경로만을 제공한다. 전도성관통 기판 비아(175'')와 Ⅲ 족 질화물계 트랜지스터(132), 예를 들어, 소스 전극(161) 사이의 전기적 연결은 도 16의 단면도에서는 볼 수 없는 소스 전극(161) 상부의 추가 전도층과 절연층(134)을 관통하는 비아에 의해 제공될 수 있다. 추가 전도층 및 비아는 금속 화 구조(170)의 일부분에 의해 제공될 수 있다.
도 17은 싱글 다마신 기술을 이용하여 제조된 블라인드 비아(140) 내의 전도성 재료(181)의 다른 배치를 갖는 반도체 디바이스(180)를 도시한다. 관통 기판 비아(175''')는 실질적으로 절연층(133, 134)을 통해 연장되고 블라인드 비아(140) 내에 포함되는 전도성 재료(181)로 채워진다.
일부 실시예에서, 전도성 관통 기판 비아는 트랜지스터 디바이스를 형성하는 Ⅲ 족 질화물층에 의해 부분적으로 정의된다. 전도성 관통 기판 비아는 트랜지스터 디바이스의 셀 필드(cell field) 내에 형성될 수 있다.
도 18은 상부에 복수의 에피택셜 Ⅲ족 질화물층(193)이 증착된 전면(192)을 갖는 기판(191)을 포함하는 반도체 디바이스(190)의 단면도를 도시한다. 복수의 Ⅲ족 질화물층(193)은 2차원 전하 가스를 지지할 수 있는 이종 접합을 형성하는 장벽층과 채널층을 포함한다.
트랜지스터 구조(194)는 복수의 Ⅲ족 질화물층(193)의 부분(195)에 복수의 에피택셜 Ⅲ족 질화물층(193) 상에 배치된 소스 전극(196), 드레인 전극(197) 및 게이트 전극(198)에 의해 형성된다. 게이트 전극(198)은 소스 전극(196)과 드레인 전극(197) 사이에 측방으로 배치된다. 트랜지스터 구조(194)는 병렬로 결합된 복수의 트랜지스터 셀 중 하나일 수 있다. 반도체 디바이스(190)는 소스 전극(196)에 측방으로 인접하여 배치되고 기판(191)의 영역에 의해 소스 전극(196)으로부터 이격되는 전도성 관통 기판 비아(200)를 더 포함한다. 복수의 Ⅲ족 질화물층(193)의 최상층 표면은 하나 이상의 패시베이션 및/또는 절연층(199)를 포함할 수 있다. 전도성 관통 기판 비아(200)는 절연층(199)을 관통하여, 복수의 Ⅲ족 질화물층(193)을 관통하여 기판(191)으로 연장되어, 후면(201)으로 연장된다.
전도성 관통 기판 비아(200)는 상이한 형태를 가질 수 있다. 도 18에 도시된 실시예에서, 전도성 관통 기판 비아(200)는 전도성 재료, 예를 들어, 고순도 구리로 부분적으로 채워진 비아(202)를 포함한다. 비아(202)의 기저부는 전도성 플러그(203)를 형성하기 위해 전도성 재료로 실질적으로 채워지고, 비아(202)의 상부는 갭(205)을 둘러싸고 정의하는 전도성 라이너층(204)으로 라이닝된다. 전도성 라이너층(204)은 복수의 Ⅲ 족 질화물층(193)에 의해 경계 지어지는 비아의 상부를 관통하여 비아(202)에 인접한 복수의 Ⅲ 족 질화물층(193)의 상부면으로 연장된다. 따라서, 전도성 관통 기판 비아(200)는 비아(202)의 기저부로부터 복수의 Ⅲ 족 질화물층(193)의 상부면으로의 수직 전도성 경로와 복수의 Ⅲ 족 질화물계 트랜지스터(194)의 방향으로 비아(202)로부터 비아(202)에 실질적으로 직교하는(perpendicular) 측방 전도성 경로를 포함한다. 갭(205)은 전도성 관통 기판 비아(200) 내에 밀폐된 공동을 형성하기 위해 절연층(208)에 의해 밀봉될 수 있다.
반도체 디바이스(190)는 또한 패시베이션 층(199) 상에 배치되는 다층 금속화 구조(206)를 포함하고, 다층 금속화 구조(206)는 Ⅲ 족 질화물계 트랜지스터(194)의 드레인 전극(197) 및 게이트 전극(198)과 선택적으로 소스 전극(196)과 같은 전극으로부터 전면(192)에 배치된 최외곽 연결 패드(207)로 전도성 재분포 구조를 제공한다.
전도성 관통 기판 비아(200)는 인접한 두 개의 Ⅲ 족 질화물 계 트랜지스터 사이에 횡 방향으로 위치될 수 있다. 일부 실시예에서, Ⅲ 족 질화물계 트랜지스터(194)는 단일 스위칭 디바이스를 생성하도록 병렬로 연결된 다수의 트랜지스터 셀 중 하나이다. 전극(196, 197 198)은 스트립 형태를 가질 수 있고 도면의 평면으로 서로 실질적으로 평행하게 연장될 수 있다. 인접한 트랜지스터 셀들의 소스 전극(196) 사이에 배치된 복수의 Ⅲ 족 질화물층의 영역은 스위칭 기능을 제공하는 Ⅲ 족 질화물층(193)의 부피에 기여하지 않기 때문에 패시브 영역으로 지칭될 수 있다. 전도성 관통 기판 비아(200)는 도면의 평면으로 소스 전극(196)과 실질적으로 평행하게 연장되는 행 또는 어레이로 배치되는 복수의 전도성 관통 기판 비아 중 하나일 수 있다. 하나 이상의 전도성 관통 기판 비아(200)는 공통 소스 전극(196)에 결합될 수 있다. 일부 실시예에서, 하나 이상의 전도성 관통 기판 비아(200)는 전도성 관통 기판 비아(200)의 대향하는 측면 상에 배치된 2 개의 이웃하는 트랜지스터 셀의 소스 전극에 전기적으로 결합된다.
도 19는 반도체 디바이스(190)의 평면도를 도시한다. 소스 전극(196), 드레인 전극(197) 및 게이트 전극(197)은 스트립 형태를 가지며 실질적으로 서로 평행하게 연장된다. 전도성 관통 기판 비아(200)는 이웃하는 트랜지스터 구조(194)의 소스 전극(196)에 실질적으로 평행하게 연장되는 행에 배치된다. 전도성 관통 기판 비아(200)는 전면(193) 상에 배치된 도전층(204)의 영역에 의해 서로 및 소스 전극(196)에 전기적으로 결합된다.
도 20은 전도성 관통 기판 비아(200')에 대한 대안적인 구조를 도시한다. 비아(202)는 도 18에 도시된 실시예와 같이 복수의 Ⅲ 족 질화물층(193)과 기판(191)을 관통할 뿐만 아니라 복수의 Ⅲ 족 질화물층(193) 상에 배치된 절연층(209)을 관통하여 연장된다. 본 실시예에서, 전도성 라이너층(204)은 전체적으로 비아(202) 내에 배치되고 수직 전도성 경로만을 제공한다. 전도성 관통 기판 비아(200')는, 예를 들어, 금속화 구조(206)의 하나 이상의 부분에 의해 Ⅲ 족 질화물계 트랜지스터(194)에 전기적으로 결합될 수 있다.
일부 실시예에서, 전도성 관통 기판 비아(200'')는 또한 도 21에 도시된 바와 같이 전도성 재료로 실질적으로 채워질 수 있다.
"아래에(under)", "하부에(below)", "아래에(lower)", "위에(over)" 및 "상부에(upper)" 등과 같이 공간적으로 상대적인 용어는 제 2 요소에 대한 한 요소의 위치를 설명하기 위해 설명의 용이함을 위해 사용된다. 이들 용어는 도면에 도시된 배향 이외에 디바이스의 상이한 배향을 포함하도록 의도된다. 또한, "제 1(first)", "제 2(second)" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 또한 제한적인 의미를 의도하지 않는다. 동일한 용어는 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에 사용된 바와 같이, "갖는(having)", "포함하는(containing)", "포함하는(including)", "포함하는(comprising)" 등의 용어는 명시된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 개방형 용어(open ended terms)이다. "a(하나의)", "an(하나의)" 및 "the(상기의)"라는 용어는 문맥 상 다르게 지시하지 않는 한 단수뿐만 아니라 복수도 포함하고자 의도된다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 설명된 다양한 실시예의 특징은 서로 결합될 수 있음을 이해해야 한다.
본 명세서에서 특정 실시예가 도시되고 설명되었지만, 당업자는 다양한 대안적이고/대안적이거나 등가적인 구현이 본 발명의 범위를 벗어나지 않으면서 도시되고 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 개조 또는 변형을 포괄하고자 한다. 따라서, 본 발명은 청구 범위 및 그 등가물에 의해서만 제한되도록 의도된다.

Claims (36)

  1. 기판과,
    상기 기판의 전면(front surface)에 배치된 Ⅲ 족 질화물계 트랜지스터와,
    전도성 관통 기판 비아(conductive through substrate via)를 포함하되,
    상기 전도성 관통 기판 비아는
    상기 기판의 상기 전면으로부터 후면(rear surface)으로 연장되는 비아와,
    상기 기판의 상기 전면으로부터 상기 후면으로 연장되는 전도성 재료를 포함하되,
    상기 비아는 상기 기판의 상기 전면에서 상기 후면으로 갈수록 점점 가늘어지는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 비아의 측벽은 상기 전면에 대해 86° 내지 89°의 각도로 기울어지는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 전도성 재료는 상기 비아를 채우는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 Ⅲ 족 질화물계 트랜지스터는 상기 기판의 상기 전면 상에서 연장되는 복수의 에피택셜 Ⅲ 족 질화물층에 형성되고,
    상기 전도성 관통 기판 비아는 상기 복수의 에피택셜 Ⅲ 족 질화물층을 관통하여 연장되는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    복수의 에피택셜 Ⅲ 족 질화물층을 포함하는 상기 기판의 상기 전면에 하나 이상의 메사(mesa)를 더 포함하며, 상기 Ⅲ 족 질화물계 트랜지스터는 상기 하나 이상의 메사에 형성되고, 상기 하나 이상의 메사는 적어도 하나의 절연층에 의해 상기 전도성 관통 기판 비아로부터 이격되는
    반도체 디바이스.
  6. 기판과,
    상기 기판의 전면에 배치된 Ⅲ 족 질화물계 트랜지스터와,
    전도성 관통 기판 비아를 포함하되,
    상기 전도성 관통 기판 비아는
    상기 기판의 상기 전면으로부터 후면으로 연장되는 비아와,
    상기 비아의 제 1 부분을 채우는 전도성 플러그와,
    상기 비아의 제 2 부분의 측벽을 라이닝하고(lining) 상기 전도성 플러그에 전기적으로 결합된 전도성 라이너층을 포함하는
    반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 전도성 플러그는 상기 전도성 라이너층의 입자 크기보다 더 큰 입자 크기를 포함하는
    반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 전도성 라이너층은 상기 비아 내의 갭(gap)을 둘러싸는
    반도체 디바이스.
  9. 제 6 항에 있어서,
    상기 전도성 관통 기판 비아는 상기 기판의 상기 전면에 배치된 상기 Ⅲ 족 질화물계 트랜지스터의 소스 전극을 상기 기판의 상기 후면에 배치된 전도층에 전기적으로 결합하는
    반도체 디바이스.
  10. 제 6 항에 있어서,
    상기 비아를 덮고 상기 비아의 상기 제 2 부분 내에 공동(cavity)을 정의하는 유전체(dielectric material)를 더 포함하는
    반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 유전체는 상기 전도성 라이너층 상에 배치된 제 1 층과 상기 공동을 정의하기 위해 상기 비아를 캡핑하는(capping) 제 2 층을 포함하는
    반도체 디바이스.
  12. 제 6 항에 있어서,
    상기 Ⅲ 족 질화물계 트랜지스터는 상기 기판의 상기 전면 상에서 연장된 복수의 에피택셜 Ⅲ 족 질화물층에 형성되고, 상기 전도성 관통 기판 비아는 상기 복수의 에피택셜 Ⅲ 족 질화물층을 관통하여 연장되는
    반도체 디바이스.
  13. 제 6 항에 있어서,
    복수의 에피택셜 Ⅲ 족 질화물층을 포함하는 상기 기판의 상기 전면 상에 하나 이상의 메사를 더 포함하되, 상기 Ⅲ 족 질화물계 트랜지스터는 상기 하나 이상의 메사에 형성되고, 상기 하나 이상의 메사는 적어도 하나의 절연층에 의해 상기 전도성 관통 기판 비아로부터 이격되는
    반도체 디바이스.
  14. 기판과,
    상기 기판의 전면에 배치된 Ⅲ 족 질화물계 트랜지스터와,
    전도성 관통 기판 비아를 포함하되,
    상기 전도성 관통 기판 비아는
    상기 기판의 상기 전면으로부터 후면으로 연장되는 비아와,
    상기 기판의 상기 전면으로부터 상기 후면으로 연장되며 상기 비아에 인접한 상기 기판의 상기 전면상으로 연장되는 전도성 재료를 포함하는
    반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 전도성 재료는 상기 비아를 실질적으로 채우는
    반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 전도성 재료는 상기 비아의 제 1 부분을 채우는 전도성 플러그와, 상기 비아의 제 2 부분의 측벽을 라이닝하고 상기 전도성 플러그와 전기적으로 결합되는 전도성 라이너층을 포함하는
    반도체 디바이스.
  17. 제 14 항에 있어서,
    상기 비아는 상기 기판의 상기 전면에서 상기 후면으로 갈수록 점점 가늘어지는
    반도체 디바이스.
  18. 제 14 항에 있어서,
    상기 Ⅲ 족 질화물계 트랜지스터는 상기 기판의 상기 전면 상에서 연장되는 복수의 에피택셜 Ⅲ 족 질화물층에 형성되고, 상기 전도성 관통 기판 비아는 상기 복수의 에피택셜 Ⅲ 족 질화물층을 관통하여 연장되는
    반도체 디바이스.
  19. 제 14 항에 있어서,
    복수의 에피택셜 Ⅲ 족 질화물층을 포함하는 상기 기판의 상기 전면 상에 하나 이상의 메사를 더 포함하되, 상기 Ⅲ 족 질화물계 트랜지스터는 상기 하나 이상의 메사에 형성되고, 상기 하나 이상의 메사는 적어도 하나의 절연층에 의해 상기 전도성 관통 기판 비아로부터 이격되는
    반도체 디바이스.
  20. 제 14 항에 있어서,
    상기 기판의 상기 전면 상에서 상기 전도성 재료와 상기 Ⅲ 족 질화물계 트랜지스터의 소스 전극 사이에 연장되는 측방 전도층(lateral conductive layer)을 더 포함하되, 상기 전도성 재료는 상기 측방 전도층의 일부분 상에 배치되는
    반도체 디바이스.
  21. 전면에 적어도 하나의 Ⅲ 족 질화물계 트랜지스터를 포함하는 기판의 상기 전면에 개구부를 형성하는 단계와,
    전도성 재료를 상기 개구부에 삽입하는 단계와,
    상기 전도성 재료를 이용하여 상기 Ⅲ 족 질화물계 트랜지스터의 소스 전극을 상기 기판의 후면과 결합하는 단계를 포함하는
    방법.
  22. 제 21 항에 있어서,
    상기 개구부는 블라인드 비아(blind via)이고, 상기 전도성 재료는 상기 블라인드 비아로 삽입되며, 상기 전도성 재료는 상기 전도성 재료의 표면을 노출시켜 전도성 관통 기판 비아를 생성하기 위해 상기 기판의 상기 후면으로부터 제거되는
    방법.
  23. 제 21 항에 있어서,
    상기 기판의 상기 전면 상에 제 1 밴드갭(bandgap)을 갖는 제 1 Ⅲ 족 질화물층을 에피택셜 증착하는 단계와,
    상기 기판의 상기 전면 상에 상기 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 제 2 Ⅲ 족 질화물층을 에피택셜 증착하여, 상기 제 1 Ⅲ 족 질화물층과 상기 제 2 Ⅲ 족 질화물층 사이에 이종 접합(heterojunction)을 형성하는 단계와,
    트랜지스터 구조를 형성하기 위해 상기 제 2 Ⅲ 족 질화물층 상에 금속화 구조를 형성하는 단계와,
    상기 제 1 Ⅲ 족 질화물층과 상기 제 2 Ⅲ 족 질화물층을 관통하여 상기 기판의 상기 전면으로 상기 개구부를 삽입하는 단계를 더 포함하는
    방법.
  24. 제 21 항에 있어서,
    상기 Ⅲ 족 질화물계 트랜지스터는 상기 기판의 상기 전면에 배치되는 메사에 형성되고, 상기 메사는 제 1 밴드갭을 갖는 제 1 에피택셜 Ⅲ 족 질화물층과 상기 제 1 에피택셜 Ⅲ 족 질화물층과의 사이에 이종 접합을 가지며 상기 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 제 2 에피택셜 Ⅲ 족 질화물층을 포함하며, 상기 메사는 상기 기판의 상기 전면에 배치된 절연층에 매립되고, 상기 개구부는 상기 절연층을 관통하여 상기 기판의 상기 전면으로 삽입되는
    방법.
  25. 제 21 항에 있어서,
    상기 기판의 상기 전면에 금속화 구조를 도포하는 단계와,
    상기 전도성 재료의 표면을 노출시키기 위해 상기 기판의 상기 후면으로부터 재료를 제거하는 단계와,
    상기 후면에 전도층을 도포하는 단계를 더 포함하는
    방법.
  26. 제 21 항에 있어서,
    상기 개구부에 인접한 상기 기판의 상기 전면에 상기 전도성 재료를 형성하는 단계를 더 포함하는
    방법.
  27. 제 26 항에 있어서,
    상기 Ⅲ 족 질화물계 트랜지스터의 소스 전극과 전기적으로 결합된 상기 전면에 배치된 전도층 상에 상기 전도성 재료를 형성하는 단계를 더 포함하는
    방법.
  28. 제 21 항에 있어서,
    상기 전도성 재료를 상기 개구부에 삽입하는 단계는 상기 개구부를 상기 전도성 재료로 실질적으로 채우는 단계를 포함하는
    방법.
  29. 제 28 항에 있어서,
    상기 전도성 재료는 전기 도금에 의해 삽입되는
    방법.
  30. 제 21 항에 있어서,
    상기 전도성 재료를 상기 개구부에 삽입하는 단계는
    제 1 전도층이 상기 기판 내 상기 개구부의 제 1 부분을 채우도록 제 1 증착 파라미터를 사용하여 상기 개구부의 상기 제 1 부분에 제 1 전도층을 형성하는 단계와,
    제 2 전도층이 상기 개구부의 제 2 부분에 갭의 경계를 이루도록 제 2 증착 파라미터를 사용하여 상기 개구부의 제 2 부분 내 상기 제 1 전도층 상에 상기 제 2 전도층을 형성하는 단계를 포함하는
    방법.
  31. 제 30 항에 있어서,
    상기 제 1 증착 파라미터는 상기 기판의 주 표면에 대해 수직 방향으로의 상기 제 1 전도층의 성장에 적합하게 선택되고, 상기 제 2 증착 파라미터는 상기 기판의 상기 주 표면에 대해 횡방향으로의 상기 제 2 전도층의 성장에 적합하게 선택되는
    방법.
  32. 제 30 항에 있어서,
    상기 제 1 전도층 및 상기 제 2 전도층은 전기 도금에 의해 형성되는
    방법.
  33. 제 30 항에 있어서,
    상기 개구부는 블라인드 비아이고, 상기 제 1 전도층은 상기 블라인드 비아의 기저부에 도포되며, 상기 블라인드 비아의 기저부는 상기 제 1 전도층으로 채워지는
    방법.
  34. 제 33 항에 있어서,
    상기 제 1 전도층은 상기 블라인드 비아의 전체 깊이의 10% 내지 70%의 깊이로 상기 블라인드 비아를 채우는
    방법.
  35. 제 30 항에 있어서,
    상기 제 2 전도층을 도포한 후에, 상기 개구부의 제 2 부분 내의 상기 갭을 캡핑하는 단계를 더 포함하는
    방법.
  36. 제 30 항에 있어서,
    상기 제 2 전도층 상부에 갭을 감싸는 제 1 절연층을 형성하는 단계와,
    상기 개구부 내에 밀폐된 공동을 형성하기 위해 상기 갭 상부에 제 2 절연층을 형성하는 단계를 더 포함하는
    방법.
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