KR20230092984A - 다이 부착이 개선된 트랜지스터 패키지들 - Google Patents

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KR20230092984A
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아서 푼
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울프스피드, 인크.
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    • H01L2224/29184—Tungsten [W] as principal constituent
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Abstract

트랜지스터 디바이스 구조체는 서브마운트, 캐리어 서브마운트 상의 트랜지스터 디바이스, 및 서브마운트와 트랜지스터 다이 사이의 금속 본딩 층을 포함할 수 있고, 금속 본딩 스택은 서브마운트에 대한 트랜지스터 다이의 기계적 부착을 제공한다. 금속 본딩 스택은 금, 주석 및 니켈을 포함할 수 있다. 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과이고, 금속 본딩 층 내의 금의 중량 퍼센티지는 25 퍼센트 미만이다.

Description

다이 부착이 개선된 트랜지스터 패키지들
우선권 주장
본 출원은 미국 특허청에 2020년 10월 30일자로 출원된 미국 특허 출원 제17/085,386호로부터 우선권을 주장하고, 그의 개시내용은 본원에 참조로 포함된다.
기술분야
본 개시내용은 마이크로전자 디바이스들에 관한 것으로, 더 구체적으로, 고전력 고주파수 트랜지스터들 및 관련 디바이스 패키지들에 관한 것이다.
고전력 핸들링 능력을 요구하고/하거나 R 대역(0.5-1 GHz), S 대역(3 GHz) 및 X 대역(10 GHz)과 같은 고주파수들에서 동작하는 전기 회로들이 최근에 더 보편화되었다. 특히, 라디오(마이크로파를 포함함) 주파수들의 RF 신호들을 증폭하기 위해 사용되는 라디오 주파수(RF) 트랜지스터 증폭기들에 대한 수요가 높을 수 있다. 이러한 RF 트랜지스터 증폭기들은 높은 신뢰성을 나타내고, 양호한 선형성을 나타내고, 높은 출력 전력 레벨들을 핸들링할 필요가 있을 수 있다. RF 도메인 이외에도, 직류(DC) 바이어스 트랜지스터 증폭기들 및 고전력 트랜지스터 스위치를 포함하는 다른 유형들의 트랜지스터 디바이스들이 높은 출력 전력 레벨들을 핸들링할 필요가 있을 수 있다.
트랜지스터 디바이스들은 실리콘으로 구현되거나 또는 실리콘 탄화물("SiC") 및 III족 질화물 재료들과 같은 넓은 밴드갭 반도체 재료들(즉, 1.40 eV 초과의 밴드갭을 가짐)을 사용하여 구현될 수 있다. 본원에서 사용되는 바와 같이, "III족 질화물"이라는 용어는 주기율표의 III족 내의 원소들, 일반적으로는 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In)과 질소 사이에 형성된 반도체 화합물들을 지칭한다. 용어는 또한, AlGaN 및 AlInGaN과 같은 3원 및 4원 화합물들을 지칭한다. 이러한 화합물들은 1몰의 질소가 총 1몰의 III족 원소들과 결합되는 실험식들을 갖는다.
실리콘 기반 트랜지스터 디바이스들은 전형적으로 측방향 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor)("LDMOS") 트랜지스터들을 사용하여 구현된다. 실리콘 LDMOS 트랜지스터 디바이스들은 높은 레벨들의 선형성을 나타낼 수 있고, 제작하는 것에서 비교적 저렴할 수 있다. III족 질화물 기반 트랜지스터 디바이스들은 전형적으로 고전자 이동도 트랜지스터(High Electron Mobility Transistor)("HEMT")들을 사용하여 구현되고, LDMOS 트랜지스터 디바이스들이 고유의 성능 제한들을 가질 수 있는 고전력 및/또는 고주파수 동작을 요구하는 애플리케이션들에서 주로 사용된다.
트랜지스터 증폭기들은 하나 이상의 증폭 스테이지를 포함할 수 있는데, 각각의 스테이지는 전형적으로 트랜지스터 증폭기로서 구현된다. 출력 전력 및 전류 핸들링 능력들을 증가시키기 위해, 트랜지스터 증폭기들은 전형적으로 "단위 셀" 구성으로 구현되고, 여기서, 다수의 개별 "단위 셀" 트랜지스터들은 전기적으로 병렬로 배열된다. 트랜지스터 증폭기는 단일 집적 회로 칩 또는 "다이"로서 구현될 수 있거나 또는 복수의 다이들을 포함할 수 있다. 다이 또는 칩은 전자 회로 요소들이 제작되는 반도체 재료의 작은 블록 또는 다른 기판을 지칭할 수 있다. 다수의 트랜지스터 증폭기 다이가 사용될 때, 그들은 직렬 및/또는 병렬로 연결될 수 있다.
트랜지스터 증폭기들은 대개, 기본 동작 주파수의 신호들에 대한 활성 트랜지스터 다이(예컨대, MOSFET들, HEMT들, LDMOS 등을 포함함)와 그에 연결된 송신 라인들 사이의 임피던스 정합을 개선하도록 설계된 임피던스 정합 회로들과 같은 정합 회로들, 및 2차 및 3차 고조파들과 같은 디바이스 동작 동안 생성될 수 있는 고조파들을 적어도 부분적으로 종단하도록 설계된 고조파 종단 회로들을 포함한다. 고조파들의 종단은 또한 상호변조 왜곡 생성물들의 생성에 영향을 미친다.
트랜지스터 증폭기 다이(들)뿐만 아니라 임피던스 정합 및/또는 고조파 종단 회로들은 집적 회로 디바이스 패키지에 포함될 수 있다. 집적 회로 패키징은 물리적 손상 및/또는 부식으로부터 다이들을 보호하고 외부 회로들에 대한 연결을 위한 전기 접촉부들을 지원하는 지지 케이스 또는 패키지에 하나 이상의 다이를 봉합(encapsulating)하는 것을 지칭할 수 있다. 집적 회로 디바이스 패키지 내의 입력 및 출력 임피던스 정합 회로들은 전형적으로, 활성 트랜지스터 다이의 임피던스를 고정 값과 정합하도록 구성된 임피던스 정합 회로의 적어도 일부를 제공하는 LC 네트워크들을 포함한다. 패키지는 전형적으로, 다이들이 장착되는 부착 표면 또는 "서브마운트(submount)", 수분 및 먼지 입자들로부터 다이들을 밀봉 및 보호하는 플라스틱 또는 세라믹과 같은 전기 절연성 봉합재 재료를 포함한다. 전기 전도성 리드(lead)들(본원에서 패키지 리드들로 또한 지칭됨)이 패키지로부터 연장될 수 있고, 입력 및 출력 송신 라인들 및 바이어스 전압 소스들과 같은 외부 회로 요소들에 트랜지스터 증폭기를 전기적으로 연결하기 위해 사용된다.
위에서 언급된 바와 같이, III족 질화물 기반 트랜지스터 증폭기들은 고전력 및/또는 고주파수 애플리케이션들에서 흔히 사용된다. 전형적으로, 동작 동안 III족 질화물 기반 증폭기 다이(들) 내에서 높은 레벨들의 열이 생성된다. 트랜지스터 증폭기 다이(들)의 온도가 너무 높아지는 경우, 트랜지스터 증폭기의 성능(예컨대, 출력 전력, 효율, 선형성, 이득 등)이 저하될 수 있고/있거나 트랜지스터 증폭기 다이(들)가 손상될 수 있다. 따라서, III족 질화물 기반 트랜지스터 증폭기들은 전형적으로, 열 제거에 대해 최적화될 수 있는 패키지들에 장착된다.
일부 패키지 설계들에서, 패키지의 서브마운트는 "히트 슬러그(heat slug)" 또는 "히트 싱크(heat sink)"로 또한 지칭될 수 있는 열 전도성 기판을 포함한다. 패키지 레벨 히트 슬러그는 집적 회로들로부터 외부 히트 싱크를 향해 열을 끌어내도록 설계된다. 전형적으로, 히트 슬러그는 열 전도성 재료(예컨대, 금속)로 형성된다. 일부 패키지 구성들에서, 히트 슬러그는 또한 전기 단자로서 역할을 하고, 그 전기 단자는 그 위에 장착된 다이들에 기준 전위(예컨대, 접지)를 제공한다. 예컨대, 서브마운트는 다이들에 대한 부착 표면과 히트 슬러그 둘 모두를 제공하는 CPC(구리, 구리-몰리브덴, 구리 라미네이트 구조체) 또는 구리 플랜지일 수 있다.
하나의 반도체 패키지 설계는 "개방 공기 공동(open air-cavity)" 또는 "개방 공동(open-cavity)" 패키지이고, 여기서, (전형적으로는 세라믹) 덮개가 금속 히트 슬러그 위에 배치된다. 세라믹 덮개는 트랜지스터 증폭기 다이들 및/또는 다른 집적 회로들 및 연관된 전기 연결들을 포함하는 개방 공기 공동을 밀봉한다. 개방 공기 공동 세라믹 패키지의 패키지 리드들은 고온 브레이징(brazing) 프로세스를 사용하여 히트 슬러그에 부착될 수 있다.
다른 반도체 패키지 설계는 몰딩 설계(또는 "오버몰드(overmold)" 패키지)이고, 여기서, 트랜지스터 증폭기 다이들 및/또는 다른 집적 회로들 및 연관된 전기 연결들뿐만 아니라 히트 슬러그와 직접 접촉하고 그들을 봉합하는 고체 구조체를 형성하기 위해 플라스틱 또는 다른 비전도성 재료가 (예컨대, 인젝션 또는 트랜스퍼 몰딩에 의해) 히트 슬러그 상에 직접 몰딩된다. 몰딩된 플라스틱 패키지의 패키지 리드들은 리드 프레임을 사용하여 히트 슬러그에 부착될 수 있고, 여기서, 패키지 리드들을 포함하는 외측 프레임이 히트 슬러그 주위에 배치된다. 다이 부착 및 와이어 본딩 후에, 플라스틱 봉합재 재료는 히트 슬러그 및 패키지 리드들 주위에 몰딩된다.
본 개시내용의 일부 실시예들에 따르면, 트랜지스터 디바이스 구조체는 서브마운트 상의 트랜지스터 다이 및 서브마운트와 트랜지스터 다이 사이의 금속 본딩 층을 포함하고, 금속 본딩 스택은 서브마운트에 대한 트랜지스터 다이의 기계적 부착을 제공한다. 금속 본딩 층은 금, 주석 및 니켈을 포함하고, 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과이고, 금속 본딩 층 내의 금의 중량 퍼센티지는 25 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 층 내의 금의 중량 퍼센티지는 10 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 층 내의 금의 중량 퍼센티지는 5 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 층은 주석을 포함하는 금속 본딩 층의 부분과 트랜지스터 다이 사이의 배리어 층을 더 포함한다.
일부 실시예들에서, 배리어 층은 백금을 포함한다.
일부 실시예들에서, 금속 본딩 층은 제1 방향으로 서브마운트와 트랜지스터 다이 사이에 있고, 제1 방향에 수직인 제2 방향의 금속 본딩 층의 가장 긴 치수는 3.5 mm를 초과한다.
일부 실시예들에서, 트랜지스터 디바이스 구조체는 금속 본딩 층과 트랜지스터 다이 사이의 기판 접촉 층을 더 포함한다.
일부 실시예들에서, 기판 접촉 층은 2 μm 내지 8 μm의 두께를 갖는 금 층을 포함한다.
일부 실시예들에서, 트랜지스터 다이는 기판, 기판 상의 채널 층, 채널 층 상의 배리어 층, 및 기판, 채널 층 및 배리어 층을 관통하는 비아를 포함한다. 금속 본딩 층의 제1 부분은 기판과 서브마운트 사이에 있고, 금속 본딩 층의 제2 부분은 비아의 측벽 상에 있다.
일부 실시예들에서, 금속 본딩 층의 제1 부분의 조성은 금속 본딩 층의 제2 부분의 조성과 상이하다.
일부 실시예들에서, 기판은 실리콘 탄화물을 포함한다.
일부 실시예들에서, 트랜지스터 다이는 게이트 단자 및 드레인 단자를 포함하고, 금속 본딩 층은 게이트 단자를 서브마운트에 전기적으로 연결한다.
일부 실시예들에서, 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz이다.
일부 실시예들에서, 트랜지스터 디바이스 구조체의 전력 출력은 50 W 내지 200 W이다.
본 개시내용의 일부 실시예들에 따르면, 트랜지스터 디바이스 구조체는 서브마운트, 서브마운트 상의 트랜지스터 다이, 및 제1 방향으로 서브마운트와 트랜지스터 다이 사이에 있는 금속 본딩 층을 포함하고, 금속 본딩 층은 서브마운트에 대한 트랜지스터 다이의 기계적 부착을 제공한다. 금속 본딩 층의 조성은 니켈 및 주석을 주로 포함하고, 금속 본딩 층의 가장 긴 치수는 제1 방향에 수직인 제2 방향으로 3.5 mm를 초과한다.
일부 실시예들에서, 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과이다.
일부 실시예들에서, 금속 본딩 층은 금을 더 포함하고, 금속 본딩 층 내의 금의 중량 퍼센티지는 10 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 층은 금속 본딩 층의 주석 부분과 트랜지스터 다이 사이의 배리어 층을 더 포함한다.
일부 실시예들에서, 배리어 층은 백금을 포함한다.
일부 실시예들에서, 트랜지스터 디바이스 구조체는 서브마운트와 금속 본딩 층 사이의 접촉 층을 더 포함한다.
일부 실시예들에서, 접촉 층은 2 μm 내지 8 μm의 두께를 갖는 금 층을 포함한다.
일부 실시예들에서, 트랜지스터 다이는 기판, 기판 상의 채널 층, 채널 층 상의 배리어 층, 및 기판, 채널 층 및 배리어 층을 관통하는 비아를 포함한다. 금속 본딩 층의 제1 부분은 기판과 서브마운트 사이에 있고, 금속 본딩 층의 제2 부분은 비아의 측벽 상에 있다.
일부 실시예들에서, 금속 본딩 층의 제1 부분의 조성은 금속 본딩 층의 제2 부분의 조성과 상이하다.
일부 실시예들에서, 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz이다.
본 개시내용의 일부 실시예들에 따르면, 트랜지스터 디바이스 구조체는 반도체 기판, 배리어 층 및 채널 층을 포함하는 반도체 구조체를 포함하는 트랜지스터 다이, 반도체 구조체 상의 소스 접촉부, 소스 접촉부에 전기적으로 커플링되도록 반도체 기판, 배리어 층 및 채널 층을 관통하는 비아, 비아 내의 제1 부분을 포함하는 금속 본딩 층, 및 금속 본딩 층 상의 서브마운트를 포함한다. 금속 본딩 층은 주석과 니켈의 합금을 포함한다.
일부 실시예들에서, 금속 본딩 층은 금을 더 포함하고, 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 약 50 퍼센트 초과이고, 금속 본딩 층 내의 금의 중량 퍼센티지는 약 25 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 층은 비아 외부에 그리고 반도체 기판과 서브마운트 사이에 있는 제2 부분을 더 포함한다.
일부 실시예들에서, 금속 본딩 층의 제1 부분의 조성은 금속 본딩 층의 제2 부분의 조성과 상이하다.
일부 실시예들에서, 금속 본딩 층의 제1 부분은 채널 층의 부분과 동일한 레벨로 배치된다.
일부 실시예들에서, 금속 본딩 층은 금속 본딩 층의 주석 부분과 트랜지스터 다이 사이의 배리어 층을 더 포함한다.
일부 실시예들에서, 배리어 층은 백금을 포함한다.
일부 실시예들에서, 금속 본딩 층은 제1 방향으로 트랜지스터 다이로부터 분리되고, 제1 방향에 수직인 제2 방향의 금속 본딩 층의 가장 긴 치수는 3.5 mm를 초과한다.
일부 실시예들에서, 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz이다.
본 개시내용의 일부 실시예들에 따르면, 트랜지스터 디바이스 구조체를 형성하는 방법은 서브마운트를 제공하는 단계, 트랜지스터 다이 상에 금속 본딩 스택을 형성하는 단계, 금속 본딩 스택이 트랜지스터 다이와 서브마운트 사이에 있도록, 금속 본딩 스택을 갖는 트랜지스터 다이를 서브마운트 상에 배치하는 단계, 및 서브마운트에 대한 트랜지스터 다이의 기계적 부착을 제공하기 위해, 트랜지스터 다이 및 금속 본딩 스택에 열 및/또는 압력을 가하는 단계를 포함한다. 금속 본딩 스택은 니켈의 층에 인접한 주석의 층을 포함한다.
일부 실시예들에서, 금속 본딩 스택은 금을 더 포함하고, 금속 본딩 스택 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과이고, 금속 본딩 스택 내의 금의 중량 퍼센티지는 25 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 스택 내의 금의 중량 퍼센티지는 10 퍼센트 미만이다.
일부 실시예들에서, 금속 본딩 스택은 금속 본딩 스택의 주석의 층과 트랜지스터 다이 사이의 배리어 층을 더 포함한다.
일부 실시예들에서, 배리어 층은 백금을 포함한다.
일부 실시예들에서, 금속 본딩 스택은 제1 방향으로 트랜지스터 다이 상에 적층된다.
일부 실시예들에서, 제1 방향에 수직인 제2 방향의 금속 본딩 스택의 가장 긴 치수는 3.5 mm를 초과한다.
일부 실시예들에서, 방법은 트랜지스터 다이 상에 기판 접촉 층을 형성하는 단계를 더 포함하고, 금속 본딩 스택은 기판 접촉 층 상에 형성된다.
일부 실시예들에서, 기판 접촉 층은 2 μm 내지 8 μm의 두께를 갖는 금 층을 포함한다.
일부 실시예들에서, 트랜지스터 다이는 기판, 기판 상의 채널 층, 및 채널 층 상의 배리어 층을 포함한다. 방법은 기판, 채널 층 및 배리어 층을 관통하는 비아를 형성하는 단계를 더 포함하고, 트랜지스터 다이 상에 금속 본딩 스택을 형성하는 단계는, 기판의 최하부 표면 상의 금속 본딩 스택의 제1 부분 및 비아의 측벽 상의 금속 본딩 스택의 제2 부분을 형성하는 단계를 포함한다.
일부 실시예들에서, 기판은 실리콘 탄화물을 포함한다.
일부 실시예들에서, 방법은 금속 본딩 스택을 복수의 부분들로 패터닝하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 금속 본딩 스택의 복수의 부분들이 각각 트랜지스터 다이의 복수의 단자들과 서브마운트 사이에 있도록, 금속 본딩 스택을 갖는 트랜지스터 다이를 서브마운트 상에 배치하는 단계를 더 포함한다.
일부 실시예들에서, 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz이다.
일부 실시예들에서, 트랜지스터 디바이스 구조체의 전력 출력은 50 W 내지 200 W이다.
일부 실시예들에 따른 다른 디바이스들, 장치 및/또는 방법들은 다음의 도면들 및 상세한 설명의 검토 시에 관련 기술분야의 통상의 기술자에게 명백하게 될 것이다. 위의 실시예들의 임의의 그리고 모든 조합들에 추가하여, 모든 이러한 추가적인 실시예들이 본 설명 내에 포함되고, 본 발명의 범위 내에 있고, 첨부 청구항들에 의해 보호되는 것으로 의도된다.
도 1a는 본 개시내용의 다양한 실시예들에 따른 패키징된 III족 질화물 기반 트랜지스터 증폭기의 개략적인 측면도이다.
도 1b는 본 개시내용의 다양한 실시예들에 따른 트랜지스터 증폭기 다이의 개략적인 수평 단면도이고, 여기서, 단면은 도 1a의 라인 B-B'를 따라 취해진다.
도 1c는 본 개시내용의 다양한 실시예들에 따른 트랜지스터 증폭기 다이 단위 셀의 개략적인 단면도이고, 여기서, 단면은 도 1b의 라인 C-C'를 따라 취해진다. 도 1d는 도 1c의 영역(D)의 세부사항을 도시하는 개략적인 단면도이다. 도 1e는 본 개시내용의 다양한 실시예들에 따른 다른 패키징된 III족 질화물 기반 트랜지스터 증폭기의 개략적인 측면도이다.
도 2a 및 도 2b는 본 개시내용의 다양한 실시예들에 따른 예시적인 금속 본딩 스택들의 개략적인 단면도들이다.
도 3a는 본 개시내용의 다양한 실시예들에 따른, 수직 MOSFET 디바이스의 단위 셀의 개략적인 단면도이다. 도 3b는 도 3a의 영역(E)의 세부사항을 도시하는 개략적인 단면도이다.
도 4a는 본 개시내용의 다양한 실시예들에 따른 트랜지스터 증폭기 다이 단위 셀의 개략적인 단면도이다. 도 4b는 도 4a의 영역(F)의 세부사항을 도시하는 개략적인 단면도이다.
도 5a 및 도 5b는 본 개시내용의 다양한 실시예들에 따른 예시적인 금속 본딩 스택들의 개략적인 단면도들이다.
도 6a는 본 개시내용의 다양한 실시예들에 따른, 플립 칩(flip-chip) 구성에서의 HEMT 디바이스의 단위 셀의 개략적인 단면도이다. 도 6b는 도 6a의 영역(G)의 세부사항을 도시하는 개략적인 단면도이다.
트랜지스터 다이를 서브마운트에 접합하는 이전의 방식은 납땜 또는 브레이징과 동일하거나 또는 유사한 방식으로 다양한 금속 층들을 사용하는 것을 포함한다. 다수의 상황들에서, 티타늄(Ti)의 층이 접합될 개개의 표면들 상에 형성 또는 증착된 후에, 접합될 개개의 표면들을 포함하는 제1 및/또는 제2 기판들(때때로, 도너 및 억셉터 기판들로 지칭됨) 상에 본딩 금속 구조체를 형성하기 위해 본딩 금속들의 추가적인 층들이 추가된다.
다수의 이유들로, 금(Au)은 역사적으로 이러한 본딩 금속 층들에서 지배적인 원소였다. 금이 산화 및 다른 화학 반응들에 저항하기 때문에, 금은 그의 내부식성으로 인해, 즉, 그의 주변들과의 원하지 않는 반응을 피하는 것으로 인해 또한 매력적이다. (순금과 관련하여) 비교적 낮은 용융점 합금들 또는 화합물들을 형성하는 금의 능력은 금을 납땜 목적들에 대해 바람직하게 만든다.
그럼에도 불구하고, 금의 비용은 개별 반도체 디바이스들에서 매우 적은 양들이 사용되더라도 수백만 개의 개별 트랜지스터 디바이스에 걸쳐 증배될 때 상당해진다. 본원에서 사용되는 바와 같이, "트랜지스터 디바이스들"은 RF 도메인에서 동작하는 트랜지스터 증폭기 디바이스들을 포함하는 트랜지스터 증폭기 디바이스들과 전력 트랜지스터 스위칭 디바이스들 둘 모두를 포함한다. 다른 인자로서, 웨이퍼들을 서로 납땜하는 것은 약간의 열을 가하는 것을 요구한다. 따라서, 트랜지스터 다이를 서브마운트에 접합하는 데 사용되는 납땜 단계는 트랜지스터 다이를 어느 정도 가열할 것이다. 관련 기술분야의 통상의 기술자에 의해 잘 이해되는 바와 같이, 반도체 에피택셜 층들 내의 결함들의 생성 확률은 에피택셜 층들의 온도가 증가됨에 따라 증가된다. 전형적으로, 금-주석 기반 납땜(본딩, 브레이징) 시스템들은 약 300 ℃ 초과의 온도들을 요구한다. 예컨대, III족 질화물 재료들의 에피택셜 층들은 이론적으로는 이러한 온도들을 견딜 수 있지만, 실제로, 이러한 온도들은 본딩 단계가 현저한 결함들을 생성할 확률을 상당히 증가시킨다.
또 다른 추가적인 인자로서, 개별 트랜지스터 다이들이 웨이퍼로부터 분리되고 패키지(예컨대, 도 1a의 패키지(170)) 내에 장착될 때, 그들은 전형적으로 다른 납땜 및/또는 본딩 동작들을 거친다. 따라서, 이러한 추가적인 납땜 및/또는 본딩 동작들이 수행될 수 있는 온도는 다이-서브마운트 본드가 용융되지 않고 견딜 수 있는 온도에 의해 제한될 것이다. 달리 말하면, 다이-서브마운트 본딩 야금의 열 특성들은 수행될 수 있는 납땜 및/또는 본딩 동작들의 유형을 바람직하지 않게 제한할 수 있다.
유사하게, 위에서 언급된 바와 같이, 트랜지스터 디바이스들은 동작 동안 높은 레벨들의 열을 생성하는 고전력 및/또는 고주파수 애플리케이션들에서 흔히 사용된다. 예컨대, GaN 기반 증폭기들은 250-275 ℃ 범위의 접합 온도들로 동작할 수 있다. 일부 실시예들에서, 전력 트랜지스터 다이들은 50 W 초과의(예컨대, 50 W 내지 200 W의) 출력 전력을 가질 수 있는데, 이는 유사한 온도들을 생성할 수 있다. 이 온도는 일부 본딩 시스템들의 재용융 온도에 접근할 수 있기 때문에, 다이-서브마운트 본드는 금속 본딩 시스템으로서의 AuSn과 같은 특정 유형들의 금속의 사용에 의해 부정적인 영향을 받을 수 있다.
일부 경우들에서, 금-주석의 사용에 대한 대안들이 개발되었다. 예로서, 트랜지스터 디바이스들은 소결된 은을 다이 부착 재료로서 사용하여 금-주석의 단점들 중 일부를 피할 수 있다. 소결된 은은 패키징 프로세스의 일부로서 반도체 다이를 기판에 본딩하는 다공성 은 재료이다. 그러나, 소결된 은 재료의 특성들은 패키지 레벨 프로세싱 동안 주로 사용되는 대신에, 웨이퍼 레벨 프로세싱 동안 사용될 그의 능력을 제한할 수 있다. 이는 트랜지스터 디바이스의 제조 프로세스 동안의 그의 사용의 복잡성을 증가시킬 수 있다.
직면할 수 있는 동작 환경을 견디는 트랜지스터 디바이스의 능력을 시뮬레이트하기 위해, 트랜지스터 디바이스들은 흔히 열 충격 및 열 사이클링 테스트들을 거친다. 열 충격 테스트에서, 트랜지스터 디바이스는 빠르게 큰 온도 시프트를 겪는다. 열 사이클링 테스트에서, 트랜지스터 디바이스는 고온과 저온 사이에서 반복적으로 사이클링된다. 이러한 테스트들은 특정 트랜지스터 디바이스(예컨대, 트랜지스터 증폭기 및/또는 트랜지스터 스위치)의 취약성이 트랜지스터 디바이스의 가장 긴 치수(예컨대, 대각선, 길이 또는 폭)에 의존할 수 있다는 것을 나타내었다. 트랜지스터 디바이스들은 발광 디바이스들과 같은 다른 디바이스들보다 더 클 수 있고, 3.5 mm를 초과하는 가장 긴 치수들을 가질 수 있다. 따라서, 동작 동안의 트랜지스터 디바이스의 높은 온도들과 결합된 트랜지스터 디바이스들의 큰 크기는 트랜지스터 디바이스를 금속 본딩 시스템에서 사용되는 유형들의 재료들에 대해 특히 취약하게 만들 수 있다.
본원의 실시예들은 주로 니켈 및 주석인 금속 본딩 시스템의 금속 본딩 스택을 설명한다. 금속 본딩 스택으로서 제공되는 니켈 및 주석의 사용은 이전의 트랜지스터 디바이스들에서 사용된 종래의 금속 본딩 시스템들보다 더 높은 재용융 온도를 갖는 비교적 낮은 온도들에서의 니켈-주석 합금의 생성을 허용한다. 본딩 스택의 Au 함유량을 감소시킴으로써, 더 높은 동작 온도들로부터의 다이-서브마운트 본드에 대한 영향이 감소될 수 있으면서 전체 스택의 비용이 또한 감소될 수 있다.
도 1a 및 도 1b는 패키징된 III족 질화물 기반 트랜지스터 디바이스를 예시한다. 특히, 도 1a는 패키징된 III족 질화물 기반 트랜지스터 디바이스(100)의 개략적인 측면도이고, 도 1b는 패키징된 III족 질화물 기반 트랜지스터 디바이스(100)에 포함된 트랜지스터 다이(110)의 개략적인 수평 단면도이고, 여기서, 단면은 도 1a의 라인 B-B'를 따라 취해진다. 도 1c는 트랜지스터 다이(110)의 단위 셀(116)의 개략적인 단면도이고, 여기서, 단면은 도 1b의 라인 C-C'를 따라 취해진다. 도 1d는 도 1c의 영역(D)의 세부사항을 도시하는 개략적인 단면도이다. 일부 실시예들에서, 패키징된 III족 질화물 기반 트랜지스터 디바이스(100)는 트랜지스터 증폭기이고, 일부 실시예들에서, RF 도메인에서 동작하도록 구성될 수 있다. 그러나, 본 개시내용은 이에 제한되지 않는다. 본 발명의 실시예들은 전력 스위칭 디바이스들을 포함하는 다른 트랜지스터 디바이스들과 함께 활용될 수 있다는 것을 이해할 것이다. 도 1a 내지 도 1d(및 다양한 다른 도면들)는 고도로 단순화된 도면들이고, 실제 트랜지스터 디바이스들은 본원의 단순화된 도면들에 도시되지 않은 더 많은 단위 셀들 및 다양한 회로부 및 요소들을 포함할 수 있다는 것을 인식할 것이다. 더 일반적으로, 본원의 도면들은 구조체들을 식별 및 설명을 위해 표현하는 것으로 의도되고, 구조체들을 물리적 스케일로 표현하는 것으로 의도되지 않는다.
도 1a에 도시된 바와 같이, III족 질화물 기반 트랜지스터 디바이스(100)는 본원에서 패키징된 트랜지스터 디바이스로 또한 지칭되는 패키지(170) 내에 장착된 트랜지스터 다이(110)를 포함한다. 일부 실시예들에서, 트랜지스터 디바이스(100)는 RF 범위 내의 입력 신호들로 동작하도록 구성된 RF 트랜지스터 증폭기 디바이스(100)일 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 패키지(170)는 서브마운트(본원에서 베이스 또는 플랜지로 또한 지칭됨)(176)를 포함하고, 그 서브마운트는 그 위에 하나 이상의 전기 전도성 패키지 리드, 예컨대, 하나 이상의 입력(예컨대, 게이트) 리드(172) 및 하나 이상의 출력(예컨대, 드레인) 리드(174)를 포함한다. 트랜지스터 다이(110)는 서브마운트(176)의 상부 표면 상에 장착된다. 서브마운트(176)는 전기 전도성 부착 표면, 예컨대, 열 전도성 히트 싱크로서 작용하는 금속 기판(또는 "슬러그")일 수 있거나 또는 그를 포함할 수 있다. 일부 실시예들에서, 서브마운트(176)는 추가적으로 또는 대안적으로, 반도체 프로세싱 기법들을 사용하여 제작된 전도성 층들을 포함하는 재배선 층(RDL) 라미네이트 구조체; 금속 트레이스들을 갖는 인쇄 회로 보드; 및/또는 전기 전도성 비아들 및/또는 패드들을 포함하는 세라믹 기판을 포함할 수 있다. 일부 실시예들에서, 금속 리드 프레임이 형성된 후에, 금속 서브마운트(176) 및/또는 패키지 리드들(예컨대, 게이트 및 드레인 리드들)(172 및 174)을 제공하도록 프로세싱될 수 있다. 트랜지스터 디바이스(100)는 또한, 트랜지스터 다이(110), 패키지 리드들(172, 174) 및 금속 서브마운트(176)를 적어도 부분적으로 둘러싸는 하우징(178)(예컨대, 플라스틱 오버몰드)을 포함한다.
트랜지스터 다이(110)는 최상부 측(112) 및 최하부 측(114)을 갖는다. 트랜지스터 다이(110)는 순차적으로 적층된 최하부 측("후방" 측으로 또한 지칭됨) 금속화 구조체(120), 반도체 층 구조체(130) 및 최상부 측 금속화 구조체(140)를 포함한다. 후방 측 금속화 구조체(120)는 금속 소스 단자(126)를 포함한다. 트랜지스터 디바이스(100)는 HEMT 기반 트랜지스터 디바이스일 수 있고, 이 경우, 반도체 층 구조체(130)는 적어도 채널 층(324) 및 배리어 층(326)을 포함할 수 있고, 그들은 전형적으로 기판(322) 상에 형성된다(아래에서 상세히 논의되는 도 1c 참조). 기판(322)은 반도체 또는 절연성 성장 기판(이를테면, SiC 또는 사파이어 기판)일 수 있다. 성장 기판은, 비반도체 재료로 형성되는 경우에도, 반도체 층 구조체(130)의 일부인 것으로 고려될 수 있다. 본원에서, "반도체 층 구조체"라는 용어는 하나 이상의 반도체 층, 예컨대, 반도체 기판 및/또는 반도체 에피택셜 층을 포함하는 구조체를 지칭한다. 최상부 측 금속화 구조체(140)는, 다른 것들 중에서도 특히, 금속 게이트 단자(142) 및 금속 드레인 단자(144)를 포함한다.
입력 정합 회로들(190) 및/또는 출력 정합 회로들(192)이 또한 패키지(170) 내에 장착될 수 있다. 정합 회로들(190, 192)은 트랜지스터 디바이스(100)로 입력되거나 또는 그로부터 출력되는 신호들의 기본 성분의 임피던스를 트랜지스터 다이(110)의 입력 또는 출력에서의 임피던스와 각각 정합하는 임피던스 정합 회로들, 및/또는 2차 또는 3차 고조파들과 같은 트랜지스터 다이(110)의 입력 또는 출력에 존재할 수 있는 신호들의 기본 주파수들의 고조파들을 접지로 단락시키도록 구성된 고조파 종단 회로들일 수 있다. 도 1a에 개략적으로 도시된 바와 같이, 입력 및 출력 정합 회로들(190, 192)은 금속 서브마운트(176) 상에 장착될 수 있다. 게이트 리드(172)는 하나 이상의 제1 본드 와이어(182)에 의해 입력 정합 회로(190)에 연결될 수 있고, 입력 정합 회로(190)는 하나 이상의 제2 본드 와이어(183)에 의해 트랜지스터 다이(110)의 게이트 단자(142)에 연결될 수 있다. 유사하게, 드레인 리드(174)는 하나 이상의 제4 본드 와이어(185)에 의해 출력 정합 회로(192)에 연결될 수 있고, 출력 정합 회로(192)는 하나 이상의 제3 본드 와이어(184)에 의해 트랜지스터 다이(110)의 드레인 단자(144)에 연결될 수 있다. 트랜지스터 다이(110)의 소스 단자(126)는 금속 서브마운트(176) 상에 직접 장착될 수 있다. 금속 서브마운트(176)는 소스 단자(126)에 대한 전기 연결을 제공할 수 있고, 또한, 열 소산 구조체로서 역할을 할 수 있다. 제1 내지 제4 본드 와이어들(182 내지 185)은 입력 및/또는 출력 정합 회로들의 일부를 형성할 수 있다. 게이트 리드(172) 및 드레인 리드(174)는 하우징(178)을 통해 연장될 수 있다.
도 1a는 플라스틱 오버몰드(178)를 포함하는 패키지(170)를 예시하지만, 본 개시내용의 실시예들은 이러한 패키지 구성으로 제한되지 않는다. 도 1e는 도 1a를 참조하여 위에서 논의된 트랜지스터 디바이스(100)와 유사한 패키징된 III족 질화물 기반 트랜지스터 디바이스(100')의 다른 예의 개략적인 측면도이다. 트랜지스터 디바이스(100')는 상이한 패키지(170')를 포함한다는 점에서 도 1a의 트랜지스터 디바이스(100)와 상이하다. 패키지(170')는 금속 서브마운트(176)(이는 금속 히트 싱크로서 작용하고 금속 슬러그로서 구현될 수 있음)뿐만 아니라 게이트 및 드레인 리드들(172', 174')을 포함한다. 일부 실시예들에서, 금속 리드 프레임이 형성될 수 있고, 그 후, 그 금속 리드 프레임은 금속 서브마운트(176) 및/또는 게이트 및 드레인 리드들(172', 174')을 제공하도록 프로세싱된다. 트랜지스터 디바이스(100')는 또한, 트랜지스터 다이(110), 리드들(172', 174') 및 금속 서브마운트(176)를 적어도 부분적으로 둘러싸는 하우징(178')을 포함한다. 일부 실시예들에서, 하우징(178')은 세라믹 하우징을 포함할 수 있고, 게이트 리드(172') 및 드레인 리드(174')는 하우징(178')을 통해 연장될 수 있다. 일부 실시예들에서, 하우징(178')은 플라스틱 및/또는 인쇄 회로 보드를 포함할 수 있다. 하우징(178')은 다수의 피스들, 이를테면, 측벽들의 하부 부분을 형성하고 게이트 및 드레인 리드들(172', 174')을 지지하는 프레임, 및 프레임의 최상부 상에 배치된 덮개를 포함할 수 있다. 디바이스의 내부는 공기 충전 공동을 포함할 수 있다. 도 1e의 하우징(178')의 측벽들 및 덮개는 도 1a에 예시된 트랜지스터 디바이스(100)에 포함된 플라스틱 오버몰드(178)를 대체한다.
본드 와이어 배열을 포함하는, 트랜지스터 다이(110), 입력 정합 회로(190) 및 출력 정합 회로(192)의 도 1a 및 도 1e의 배열은 단지 예들일 뿐이고, 본 개시내용을 제한하는 것으로 의도되지 않는다. 실시예에 따라, 패키징된 트랜지스터 디바이스(100)는, 예컨대, 모놀리식 마이크로파 집적 회로(MMIC)를 트랜지스터 다이(110)로서 포함할 수 있고, 이 경우, 트랜지스터 다이(110)는 다수의 별개의 디바이스들을 포함한다. 트랜지스터 다이(110)가 MMIC 구현일 때, 입력 정합 회로들(190) 및/또는 출력 정합 회로들(192)은 생략될 수 있고(그 이유는 그들이 대신 트랜지스터 다이(110) 내에 구현될 수 있기 때문임), 본드 와이어들(182 및/또는 185)은 게이트 및 드레인 리드들(172, 174)로부터 게이트 및 드레인 단자들(142, 144)까지 직접 연장될 수 있다. 일부 실시예들에서, 패키징된 트랜지스터 디바이스(100, 100')는 다중 스테이지 트랜지스터 디바이스를 형성하도록 직렬로 연결된 다수의 트랜지스터 다이들을 포함할 수 있고/있거나, 이중 경로 드라이버 증폭기 및/또는 도허티 증폭기 구성에서와 같이 다수의 트랜지스터 다이들 및 다수의 경로들을 갖는 트랜지스터 디바이스를 형성하도록 다수의 증폭기 경로들에 (예컨대, 병렬로) 배치된 다수의 트랜지스터 다이들을 포함할 수 있다.
일부 실시예들에서, 입력 정합 회로(190) 및/또는 출력 정합 회로(192)는 생략될 수 있다. 일부 실시예들에서, 본딩 와이어들(182 내지 185)은 생략될 수 있다. 예컨대, 일부 실시예들에서, 입력 정합 회로(190) 및/또는 출력 정합 회로들(192)은 "RF AMPLIFIER DEVICES AND METHODS OF MANUFACTURING"이라는 명칭으로 2020년 9월 11일자로 출원된 미국 특허 출원 제17/018,762호 및 "PACKAGING FOR RF TRANSISTOR AMPLIFIERS"라는 명칭으로 2020년 9월 11일자로 출원된 미국 특허 출원 제17/018,721호에서 설명된 것들과 같은 상호연결 회로 및/또는 회로부 모듈을 사용하여 포함될 수 있고, 그들의 내용은 그 전체가 참조로 본원에 포함된다.
도 1b는 최상부 측 금속화 구조체(140)의 일부를 통해 취해진 트랜지스터 다이(110)의 개략적인 수평 단면도이다. 최상부 측 금속화 구조체(140)의 다양한 전도성 요소들을 서로 격리하는 유전체 층들은 도면을 단순화하기 위해 도 1b에 도시되지 않는다.
도 1b에 도시된 바와 같이, 트랜지스터 다이(110)는, 예로서, 게이트 핑거(152), 드레인 핑거(154) 및 소스 핑거(156)를 각각 포함하는 복수의 단위 셀 트랜지스터들(116)을 갖는 III족 질화물 기반 HEMT 트랜지스터 디바이스로서 예시된다. 그러나, 트랜지스터 다이들(110)은, 예컨대, 실리콘 LDMOS 트랜지스터와 같은 상이한 기술로 구현될 수 있다는 것을 인식할 것이다. 게이트 핑거들(152)은 공통 게이트 버스(147)에 전기적으로 연결되고, 드레인 핑거들(154)은 공통 드레인 버스(148)에 전기적으로 연결된다. 게이트 버스(147)는 게이트 본드 패드로서 구현된 게이트 단자(142)(도 1a 참조)에 (예컨대, 금속과 같은 증착된 전도성 재료를 통해) 전기적으로 연결되고, 드레인 버스(148)는 드레인 본드 패드로서 구현된 드레인 단자(144)(도 1a 참조)에 (예컨대, 금속과 같은 증착된 전도성 재료를 통해) 전기적으로 연결된다. 소스 핑거들(156)은 반도체 층 구조체(130)를 통해 연장되는 복수의 전도성 소스 비아들(166)을 통해 소스 단자(126)에 전기적으로 연결된다. 전도성 소스 비아들(166)은 반도체 층 구조체(130)를 완전히 통해 연장되는 금속 도금 비아들일 수 있다. 도 1b에 예시된 게이트 핑거(152), 드레인 핑거(154) 및 소스 핑거(156)의 수는 단지 예들일 뿐이고, 트랜지스터 다이(110)에 존재하는 게이트 핑거(152), 드레인 핑거(154) 및 소스 핑거(156)의 총 수는 도 1b에 예시된 수보다 더 많거나 또는 더 적을 수 있다.
트랜지스터 다이(110) 내에 포함된 단위 셀 트랜지스터(116)의 수로 인해, 트랜지스터 다이(110)는 가장 긴 치수(W)를 가질 수 있다. 도 1b에서, 가장 긴 치수(W)는 (예컨대, 평면도에서 제1 좌하측 코너로부터 제2 우상측 코너로의) 대각선 방향인 것으로 예시되지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 트랜지스터 다이(110)의 가장 긴 치수(W)는 3.5 mm를 초과할 수 있다. 일부 실시예들에서, 트랜지스터 다이(110)의 가장 긴 치수(W)는 5 mm를 초과할 수 있다. 일부 실시예들에서, 트랜지스터 디바이스의 가장 긴 치수(W)는 4 mm 내지 10 mm일 수 있다. 트랜지스터 다이(110)의 가장 긴 치수가 다른 유형들의 디바이스들의 가장 긴 치수들보다 더 클 수 있기 때문에, 트랜지스터 다이(110)를 서브마운트(176)에 본딩하는 데 사용되는 재료들은 열 충격/열 사이클링 동작들에서 존재하는 것들과 같은 급격한 온도 변동들에 특히 취약할 수 있다.
도 1c를 참조하면, III족 질화물 반도체 HEMT에 대한 반도체 구조체와 같은 반도체 층 구조체(130)는 실리콘 탄화물(SiC) 기판 또는 사파이어 기판과 같은 기판(322) 상에 형성될 수 있다. 기판(322)은, 예컨대, 실리콘 탄화물의 4H 폴리타입일 수 있는 반절연성 실리콘 탄화물(SiC) 기판일 수 있다. 다른 실리콘 탄화물 후보 폴리타입들은 3C, 6H 및 15R 폴리타입들을 포함할 수 있다. 기판은 Cree, Inc.로부터 입수가능한 HPSI(High Purity Semi-Insulating) 기판일 수 있다. "반절연성"이라는 용어는 본원에서 절대적인 의미가 아니라 설명적으로 사용된다.
본 발명의 일부 실시예들에서, 기판(322)의 실리콘 탄화물 벌크 결정은 실온에서 약 1x105 ohm-cm 이상의 저항률을 가질 수 있다. 본 발명의 일부 실시예들에서 사용될 수 있는 예시적인 SiC 기판들은, 예컨대, 본 발명의 양수인인 Durham, N.C.의 Cree, Inc.에 의해 제조되고, 그러한 기판들을 생산하기 위한 방법들은, 예컨대, 미국 특허 제34,861호, 미국 특허 제4,946,547호, 미국 특허 제5,200,022호 및 미국 특허 제6,218,680호에서 설명되고, 그들의 개시내용들은 그 전체가 본원에 참조로 포함된다. 실리콘 탄화물이 기판 재료로서 사용될 수 있지만, 본 출원의 실시예들은 사파이어(Al2O3), 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 실리콘(Si), GaAs, LGO, 아연 산화물(ZnO), LAO, 인듐 인화물(InP) 등과 같은 임의의 적합한 기판을 활용할 수 있다. 기판(322)은 실리콘 탄화물 웨이퍼일 수 있고, 트랜지스터 다이(110)는 웨이퍼 레벨 프로세싱을 통해 적어도 부분적으로 형성될 수 있고, 그 후, 웨이퍼는 복수의 트랜지스터 다이(110)를 제공하기 위해 다이싱될 수 있다.
기판(322)은 하부 표면(322A) 및 상부 표면(322B)을 가질 수 있다. 일부 실시예들에서, 트랜지스터 다이(110)의 기판(322)은 박형화된 기판(322)일 수 있다. 일부 실시예들에서, (예컨대, 도 1c의 수직 Z 방향으로의) 기판(322)의 두께는 150 μm 이하일 수 있다. 일부 실시예들에서, 기판(322)의 두께는 100 μm 이하일 수 있다. 일부 실시예들에서, 기판(322)의 두께는 75 μm 이하일 수 있다. 일부 실시예들에서, 기판(322)의 두께는 50 μm 이하일 수 있다.
채널 층(324)이 기판(322)의 상부 표면(322B) 상에(또는 본원에서 추가로 설명되는 임의적인 층들 상에) 형성되고, 배리어 층(326)이 채널 층(324)의 상부 표면 상에 형성된다. 일부 실시예들에서, 채널 층(324) 및 배리어 층(326)은 각각 에피택셜 성장에 의해 형성될 수 있다. III족 질화물들의 에피택셜 성장을 위한 기법들은, 예컨대, 미국 특허 제5,210,051호, 미국 특허 제5,393,993호 및 미국 특허 제5,523,589호에서 설명되었고, 그들의 개시내용들은 그 전체가 본원에 참조로 또한 포함된다. 채널 층(324)은 배리어 층(326)의 밴드갭보다 더 작은 밴드갭을 가질 수 있고, 채널 층(324)은 또한 배리어 층(326)보다 더 큰 전자 친화도를 가질 수 있다. 채널 층(324) 및 배리어 층(326)은 III족 질화물 기반 재료들을 포함할 수 있다.
일부 실시예들에서, 채널 층(324)은 채널 층(324)의 전도대 에지의 에너지가 채널 층과 배리어 층(324, 326) 사이의 계면에서 배리어 층(326)의 전도대 에지의 에너지보다 더 작은 것을 조건으로 0 ≤ x < 1인 AlxGa1-xN과 같은 III족 질화물일 수 있다. 본 발명의 특정 실시예들에서, x = 0은 채널 층(324)이 GaN이라는 것을 표시한다. 채널 층(324)은 또한 InGaN, AlInGaN 등과 같은 다른 III족 질화물들일 수 있다. 채널 층(324)은 도핑되지 않을 수 있고("의도하지 않게 도핑될 수 있음"), 약 0.002 μm 초과의 두께까지 성장될 수 있다. 채널 층(324)은 또한 GaN, AlGaN 등의 초격자 또는 조합들과 같은 다층 구조체일 수 있다. 일부 실시예들에서, 채널 층(324)은 압축 스트레인(compressive strain)을 받을 수 있다.
일부 실시예들에서, 배리어 층(326)은 AlN, AlInN, AlGaN 또는 AlInGaN, 또는 그들의 층들의 조합들이다. 배리어 층(326)은 단일 층을 포함할 수 있거나 또는 다층 구조체일 수 있다. 본 발명의 특정 실시예들에서, 배리어 층(326)은 충분히 두꺼울 수 있고, 배리어 층(326)이 옴 접촉 금속 아래에 매립될 때 분극 효과들을 통해 채널 층(324)과 배리어 층(326) 사이의 계면에서 상당한 캐리어 농도를 유도하기에 충분히 높은 알루미늄(Al) 조성 및 도핑을 가질 수 있다. 배리어 층(326)은, 예컨대, 두께가 약 0.1 nm 내지 약 30 nm일 수 있지만, 그 내부에 균열 또는 실질적인 결함 형성을 야기할 정도로 두껍지는 않다. 15-30 nm의 범위의 배리어 층 두께들이 일반적이다. 특정 실시예들에서, 배리어 층(326)은 도핑되지 않거나 또는 n형 도펀트로 약 1019 cm-3 미만의 농도까지 도핑된다. 본 발명의 일부 실시예들에서, 배리어 층(326)은 0 < x < 1인 AlxGa1-xN이다. 특정 실시예들에서, 알루미늄 농도는 약 25%이다. 그러나, 본 발명의 다른 실시예들에서, 배리어 층(326)은 약 5% 내지 약 100% 미만의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 특정 실시예들에서, 알루미늄 농도는 약 10% 초과이다. 채널 층(324) 및/또는 배리어 층(326)은, 예컨대, MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 HVPE(hydride vapor phase epitaxy)에 의해 증착될 수 있다. 2DEG 층이 채널 층(324)과 배리어 층(326) 사이의 접합부에서 채널 층(324)에 유도된다. 2DEG 층은 각각 소스 핑거(156) 및 드레인 핑거(154) 아래에 있는 디바이스의 소스 영역과 드레인 영역 사이의 전도를 허용하는 고 전도성 층으로서 작용한다. 채널 층(324) 및 배리어 층(326)은 반도체 층 구조체(130)의 일부를 형성한다.
예시의 목적들을 위해 채널 층(324) 및 배리어 층(326)을 갖는 반도체 층 구조체(130)가 도시되지만, 반도체 층 구조체(130)는 채널 층(324)과 기판(322) 사이의 버퍼 및/또는 핵형성 층(들) 및/또는 배리어 층(326) 상의 캡 층과 같은 추가적인 층들/구조체들/요소들을 포함할 수 있다. 기판들, 채널 층들, 배리어 층들 및 다른 층들을 포함하는 HEMT 구조체들은 미국 특허 제5,192,987호, 미국 특허 제5,296,395호, 미국 특허 제6,316,793호, 미국 특허 제6,548,333호, 미국 특허 제7,544,963호, 미국 특허 제7,548,112호, 미국 특허 제7,592,211호, 미국 특허 제7,615,774호, 미국 특허 제7,548,112호 및 미국 특허 제7,709,269호에서 예로서 논의되고, 이로써, 그들의 개시내용들은 참조로 그 전체가 본원에 포함된다. 예컨대, AlN 버퍼 층이 기판(322)과 반도체 층 구조체(130)의 나머지 부분 사이의 적절한 결정 구조 전이를 제공하기 위해 기판(322)의 상부 표면(322B) 상에 형성될 수 있다. 추가적으로, 스트레인 밸런싱 전이 층(들)이 또한 및/또는 대안적으로, 예컨대, 공동 양도된 미국 특허 제7,030,428호에서 설명된 바와 같이 제공될 수 있고, 그의 개시내용은 본원에 완전히 제시된 것처럼 참조로 본원에 포함된다. 임의적인 버퍼/핵형성/전이 층들은 MOCVD, MBE 및/또는 HVPE에 의해 증착될 수 있다.
소스 핑거(156)는, 예컨대, 접지 전압과 같은 기준 신호에 커플링될 수 있다. 기준 신호에 대한 커플링은 기판(322)의 하부 표면(322A)으로부터 기판(322)을 통해 배리어 층의 상부 표면(326A)까지 연장되는 비아(166)에 의해 제공될 수 있다. 비아(166)는 소스 핑거(156)의 최하부 표면을 노출시킬 수 있지만, 본 개시내용은 이에 제한되지 않는다. 백메탈(backmetal) 층(136)이 기판(322)의 하부 표면(322A) 상에 그리고 비아(166)의 측벽들 상에 형성될 수 있다. 백메탈 층(136)은 소스 핑거(156)에 전기적으로 커플링될 수 있다.
도 1a 및 도 1d를 참조하면, 금속 서브마운트(176)는 트랜지스터 다이(110)에서 생성되는 열을 소산시키는 히트 싱크로서 작용할 수 있다. 열은 트랜지스터 다이(110)의 상부 부분에서 주로 생성되고, 여기서, 비교적 높은 전류 밀도들이, 예컨대, 단위 셀 트랜지스터들(116)의 채널 영역들에서 생성된다. 이 열은 (예컨대, 반도체 층 구조체(130)를 통해) 금속 서브마운트(176)로 전달될 수 있다.
백메탈 층(136)은 서브마운트(176) 상의 서브마운트 접촉 층(146)에 연결될 수 있다. 일부 실시예들에서, 백메탈 층(136) 및 서브마운트 접촉 층(146)은 소스 단자(126)의 부분들을 형성할 수 있다. 백메탈 층(136)은 기판 접촉 층(134) 및 금속 본딩 층(135)을 포함할 수 있다. 금속 본딩 층(135)은 기판 접촉 층(134)과 서브마운트 접촉 층(146) 사이의 본드를 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 기판 접촉 층(134)과 서브마운트 접촉 층(146) 사이의 본드는 열적으로 그리고/또는 전기적으로 전도성일 수 있다. 일부 실시예들에서, 기판 접촉 층(134) 및/또는 서브마운트 접촉 층(146)은 임의적일 수 있고 존재하지 않을 수 있다.
일부 실시예들에서, 기판 접촉 층(134)은 Ti, TiW 및/또는 Au를 포함할 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 기판 접촉 층(134)은 Ti, TiW 및/또는 Au에 추가하여 또는 그 이외의 재료들을 포함할 수 있다. 일부 실시예들에서, 기판 접촉 층(134)은 각각 두께가 3000 내지 6000 Å인 Ti 및/또는 TiW 층들을 포함할 수 있다. 일부 실시예들에서, Au의 층(예컨대, 2 μm 내지 8 μm)이 기판 접촉 층(134)에서 Ti 및/또는 TiW 층들 상에 있을 수 있다. 일부 실시예들에서, 서브마운트 접촉 층(146)은 기판 접촉 층(134)과 유사하게 형성될 수 있지만(예컨대, 2 μm 내지 8 μm의 Au 층을 포함할 수 있음), 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, Au 층은 존재하지 않을 수 있거나 또는 본원에서 설명되는 것과 상이한 두께를 가질 수 있다. 일부 실시예들에서, 본 발명의 범위로부터 벗어나지 않으면서, 기판 접촉 층(134) 및/또는 서브마운트 접촉 층(146)은 설명되는 것보다 더 많거나 또는 더 적은 층들을 포함할 수 있고, 상이한 재료들 또는 재료 조성의 층들을 포함할 수 있고, 층들은 설명되는 것들과 상이한 순서로 이루어지고/지거나 상이한 두께를 가질 수 있다.
도 1d를 참조하면, 금속 본딩 층(135)은 기판 접촉 층(134)과 서브마운트 접촉 층(146) 사이에 형성될 수 있다. 일부 실시예들에서, 금속 본딩 층(135)은 비아(166) 내에 있는 기판 접촉 층(134)의 부분들 상에 있을 수 있다. 따라서, 금속 본딩 층(135)의 부분들은 기판(322), 채널 층(324) 및/또는 배리어 층(326)의 부분들과 동일한 높이 및/또는 레벨로 서브마운트(176) 위에 있을 수 있다.
금속 본딩 층(135)은 중량에서 니켈(Ni) 및 주석(Sn)이 지배적이다. 특히, 금속 본딩 층(135)은 50 중량 퍼센트 초과의 니켈 및 주석, 일부 실시예들에서는 75 퍼센트 초과의 니켈 및 주석 및 일부 실시예들에서는 85 중량 퍼센트 초과의 니켈 및 주석을 포함할 것이다. 일부 실시예들에서, 금속 본딩 층(135)은 니켈-주석 합금을 포함할 수 있다.
금속 본딩 층(135)은 반도체 웨이퍼들을 서로 본딩하기 위한 방법을 제공한다. 이 양태에서, 금속 본딩 층(135)을 생성하는 방법은 2개의 반도체 웨이퍼 사이의 다층 금속 구조체를 가열하는 단계를 포함한다. 다수의 층들은 인접한 제1 및 제2 금속 층들(예컨대, Sn 및 Ni)을 포함하는데, 제1 금속 층(Sn)은 제2 금속 층(Ni)보다 더 낮은 용융점을 갖는다(예컨대, 232 ℃의 Sn의 용융점 대 1455 ℃의 Ni의 용융점). 금속 구조체는 가열 단계 동안 제2 층(Ni)과만 반응함으로써 소비될 양보다 더 많지만 2개의 본딩된 웨이퍼 사이에 기능적 과량의 제1 금속(Sn)을 제공할 양보다 더 적은 상대적인 양의 제1 층 금속(Sn)을 갖는다. 가열 단계는 제1 층(Sn)이 제2 층(Ni) 및 인접한 웨이퍼의 표면과 실질적으로 완전히 반응할 때까지 제1 층(Sn)의 용융점과 제2 층(Ni)의 용융점 사이의 온도로 수행된다.
본원에서 사용되는 바와 같이, "기능적 반응 과량"은 더 낮은 용융점에 접근하는 또는 그 근처의 온도들에서 본드의 기능에 부정적인 영향을 미칠 더 낮은 용융점 금속의 양을 지칭한다. 예로서 니켈(용융점 1455 ℃)의 제2 층에 인접한 주석(용융점 232 ℃)의 제1 층에 관하여 진술하면, 가열 단계 후에 충분한 양의 미반응 주석이 남아 있는 경우, 232 ℃ 바로 위의 온도들은 주석을 용융시키고 본딩 시스템의 목적을 방해할 것이다. 따라서, 금속들의 상대적인 양들은 더 낮은 용융점 금속의 적은 양들 또는 작은 영역들이 반응 후에 남아 있을 수 있지만 그들이 그러한 원하지 않는 낮은 온도들에서 본드가 용융되게 하기에 충분하지 않도록 선택된다. 이는 본딩된 구조체의 기계적 무결성을 손상시킬 것이다. 즉, 금속 본딩 층(135)의 반응 후 용융점은 더 낮은 용융점을 갖는 금속 층(들)의 용융점보다 더 높다. 따라서, 종래의 구현들은 고전력 고온 애플리케이션이 없는 경우 Sn의 사용을 피했을 수 있다. 그러나, 2개의 본딩된 웨이퍼 사이에 기능적 과량을 제공할 양보다 더 적은 양들의 Sn의 사용은 과량의 Sn이 고온 동작 하의 문제들에 취약한 구조체를 초래할 위험을 감소시킨다.
특히, 2층 맥락에서, 금속 구조체는 초기에 제1 웨이퍼 상에 배치되고, 더 높은 용융점(제2) 금속은 제1 웨이퍼와 더 낮은 용융점(제1) 금속 층 사이에 배치되는데, 즉, 더 낮은 용융점 층은 "노출"된다. 그 결과, 더 낮은 용융점 금속이 용융될 때, 그는 제2 금속과 제2 웨이퍼 둘 모두와 접촉할 것이다. 달리 말하면, Ni-Sn 실시예에서, 더 낮은 용융점 금속(Sn)은 더 높은 온도 금속(Ni)과 제2 기판 둘 모두를 웨팅(wet)하기 위한 위치에 있을 수 있다.
가열 단계는 또한, 본딩/부착 프로세스의 가열 단계 동안 금속 층들 사이에 형성되는 합금들 또는 화합물들의 용융점보다 더 낮은 온도로 전형적으로 수행된다. "가열 단계 동안"이라는 문구는 청구항들에서 설명되는 상대적인 양들 및 그들이 반응하는 방식이 금속들이 접촉하게 될 수 있는 일부 다른 시간 지속기간에 관하여가 아니라 서브마운트에 대한 부착을 발생시키는 가열 단계에 관하여 이해된다는 것을 확실히 하기 위해 사용된다.
니켈-주석 시스템이 예시적일뿐만 아니라 본 발명의 목적들(특히, 이전의 금-주석 시스템들보다 더 높은 처리량 및 더 낮은 비용을 포함함)에 유용하지만, 더 낮은 온도 금속은 또한, 유용한 대안들로서 비스무트와 함께 주석 이외의 것 또는 그들의 조합들로 선택될 수 있다. 유사하게, 니켈이 예로서 제공되지만, 더 높은 용융점 온도 금속이 니켈, 코발트, 철, 구리 및 그들의 조합들로 구성된 그룹으로부터 선택될 수 있다.
부분적으로, 제1 금속 층과 제2 금속 층 사이의 기능적 반응으로 인해, 금속 본딩 층(135)은 구성 제1 및 제2 금속 층들의 합금(예컨대, NiSn 합금)을 포함할 수 있다. 금속들이 화합물들을 형성하기 때문에, 가열 단계는 전형적으로 약 250 ℃ 이상의 온도들로 수행될 수 있다. 독립적으로 금속들과 관련하여, 가열 단계의 상한은 본딩 시스템에서 금속들에 의해 형성되는 합금들의 용융점들에 의해 정의된다. 이러한 이론적 상한은 전형적으로 비교적 높은데; 즉, 약 30-70 중량 퍼센트의 주석의 범위를 갖는 Ni-Sn 화합물들의 용융점들은 모두 750 ℃ 초과이다. 따라서, 실제 상한은 일반적으로, 기판들 또는 기판들 상의 디바이스들의 열 특성들에 기초하여 선택된다. 그들은 일반적으로 훨씬 더 낮은데; 예컨대, 본원에서 제시되는 바와 같이, III족 질화물 층들은 바람직하게는 다른 프로세스 단계들 동안 약 300 ℃ 미만으로 유지된다. 2개의 금속의 합금의 용융점이 더 낮은 용융점 금속(예컨대, 주석)의 용융점보다 훨씬 더 높기 때문에, 금속 본딩 층(135)을 형성하는 데 사용되는 온도는 결과적인 합금의 재용융 온도보다 훨씬 더 낮을 수 있다. 그 결과, 니켈과 주석의 합금으로 형성된 금속 본딩 층(135)은 구성 금속 층들 중 하나 이상(예컨대, Sn과 같은 제1 금속 층)보다 더 높은 프로세싱 및/또는 동작 온도들을 견디는 것이 가능할 수 있다. 대조적으로, 종래의 AuSn 합금들은 존재하는 Sn의 양에 따라 280 내지 320 ℃와 같은 NiSn 합금의 것보다 훨씬 더 낮은 온도들에서 재용융될 수 있다. 따라서, 형성되면, 금속 본딩 층(135)은 종래의 디바이스들보다 더 높은 온도의 프로세싱 및/또는 동작에서 유리하게 수행할 수 있다.
일부 실시예들에서, 금속 본딩 층(135)은 제1 부분(135A) 및 제2 부분(135B)을 포함할 수 있다. 금속 본딩 층(135)의 제1 부분(135A)은 (예컨대, 도 1d의 수직 또는 Z 방향으로) 기판(322)과 서브마운트(176) 사이에 위치될 수 있다. 금속 본딩 층(135)의 제2 부분(135B)은 비아(166)의 측벽들 상에 위치될 수 있다. 일부 실시예들에서, 금속 본딩 층(135)의 제1 부분(135A)의 조성 및/또는 물리적 특성은 금속 본딩 층(135)의 제2 부분(135B)의 조성 및/또는 물리적 특성과 상이할 수 있다. 예컨대, 금속 본딩 층(135)을 형성하기 위한 프로세스의 일부로서, 압력(예컨대, 하방 압력)이 서브마운트(176)와의 접촉을 용이하게 하기 위해 트랜지스터 다이(110)에 가해질 수 있다. 트랜지스터 다이(110)와 서브마운트(176) 사이의 금속 본딩 층(135)의 제1 부분(135A)의 위치로 인해, 제1 부분(135A)은 제2 부분(135B)보다 (예컨대, 수직 Z 방향으로) 더 얇을 수 있다. 또한, 금속 본딩 층(135)의 제1 부분(135A)과 서브마운트(176)의 접촉 층(146) 사이의 접촉으로 인해, 금속 본딩 층(135)의 제1 부분(135A)의 조성은 상호혼합으로 인해 접촉 층(146)으로부터의 성분들을 포함할 수 있다. 금속 본딩 층(135)의 제2 부분(135b)에는 그러한 성분들이 없을 수 있다. 추가하여, 일부 실시예들에서, 제1 부분(135A)에 압력을 가하는 것은 제1 부분(135A) 내의 제1 및 제2 금속 층들의 합금(예컨대, NiSn 합금)의 조성이 제2 부분(135B)의 조성과 상이하게 되게 할 수 있다. 예컨대, 금속 본딩 층(135)의 형성 동안 압력을 가하는 것 및/또는 (예컨대, 기판(176)을 통해) 열을 가하는 것 동안, 상이한 양들의 제1 금속 층(예컨대, Sn)이 제2 금속 층(예컨대, Ni)과 반응할 수 있다. 예컨대, 일부 실시예들에서, 금속 본딩 층(135)의 제2 부분(135B)은 제1 부분(135A)보다 더 많은 양들의 제1 또는 제2 금속의 미반응 부분들을 포함할 수 있다.
금속 본딩 층(135)은 제1 방향(예컨대, 도 1d의 수직 방향)으로 트랜지스터 다이(110)로부터 분리될 수 있다. 금속 본딩 층(135)은 제1 방향에 수직인 제2 방향(예컨대, 도 1b 및 도 1d의 수평 방향)으로 트랜지스터 다이(110)의 가장 긴 치수(W)를 가질 수 있다. 예컨대, 금속 본딩 층(135)은 3.5 mm를 초과하는 적어도 하나의 가장 긴 치수를 가질 수 있다.
도 1d는 금속 본딩 층(135)이 단일 집합 층인 것을 예시하지만, 본 개시내용은 이에 제한되지 않는다는 것을 이해할 것이다. 일부 실시예들에서, 금속 본딩 층(135)은 다수의 층들을 포함할 수 있다. 예컨대, 일부 실시예들에서, 금속 본딩 층(135)은 제1 금속(예컨대, Sn)의 하나 이상의 층, 제2 금속(예컨대, Ni)의 하나 이상의 층, 추가적인 금속들(예컨대, Au, Ti)의 하나 이상의 층, 본딩 배리어 금속(예컨대, 백금(Pt))의 하나 이상의 층 및/또는 선행 금속들 중 적어도 2개의 합금의 하나 이상의 층을 포함할 수 있다.
위에서 논의된 바와 같이, 금속 본딩 층(135)은 금속 본딩 스택의 복수의 층들에 열 및/또는 압력을 가함으로써 형성될 수 있다. 도 2a 및 도 2b는 본 개시내용의 다양한 실시예들에 따른 예시적인 금속 본딩 스택들의 개략적인 단면도들이다. 도 2a 및 도 2b는 트랜지스터 다이(110)를 서브마운트(176)에 본딩하는 금속 본딩 층(135)의 형성 전의 도 1d에 예시된 것(예컨대, 도 1c의 영역(D))과 유사한 트랜지스터 다이(110)의 영역을 표현한다.
도 2a를 참조하면, 금속 본딩 스택(435)은 트랜지스터 다이(110)의 기판(322) 상에 추가로 형성될 수 있는 기판 접촉 층(134) 상에 형성될 수 있다. 기판 접촉 층(134)은 Ti, TiW 및/또는 Au의 하나 이상의 층을 포함할 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 기판 접촉 층(134)은 Ti, TiW 및/또는 Au에 추가하여 또는 그 이외의 재료들을 포함할 수 있다. 일부 실시예들에서, Ti 및/또는 TiW는 기판(322) 상에 스퍼터링될 수 있다. 일부 실시예들에서, Ti 및/또는 TiW 층들 각각은 두께가 3000 내지 6000 Å일 수 있다. 일부 실시예들에서, Au의 층(예컨대, 1000 내지 3000 Å)이 Ti 및/또는 TiW 상에 스퍼터링될 수 있고, 후속하여, 스퍼터링된 Au 상에 Au의 더 두꺼운(예컨대, 2 μm 초과의) 층이 도금에 의해 형성되어, 기판 접촉 층(134)을 형성할 수 있다. 일부 실시예들에서, Au 층은 존재하지 않을 수 있거나 또는 본원에서 설명되는 것과 상이한 두께를 가질 수 있다. 일부 실시예들에서, 본 발명의 범위로부터 벗어나지 않으면서, 기판 접촉 층(134)은 설명되는 것보다 더 많거나 또는 더 적은 층들을 포함할 수 있고, 상이한 재료들 또는 재료 조성의 층들을 포함할 수 있고, 층들은 설명되는 것들과 상이한 순서로 이루어지고/지거나 상이한 두께를 가질 수 있다.
금속 본딩 스택(435)은 순차적으로 적층된 층들을 포함할 수 있다. 예컨대, 기판 접촉 층(134)에 가장 가까이 있는 것으로부터 기판 접촉 층(134)으로부터 가장 멀리 있는 것의 순서로, 금속 본딩 스택(435)은 접착 층(402)(예컨대, Ti), 본딩 배리어 층(404)(예컨대, Pt), 니켈 층(406), 주석 층(408) 및 금 층(410)을 포함할 수 있다.
접착 층(402)은 기판 접촉 층(134) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 접착 층(402)은 Ti로 형성될 수 있다. 일부 실시예들에서, 접착 층(402)은 250 내지 750 Å의 두께를 갖도록 형성될 수 있다. 접착 층(402)은 금속 본딩 스택(435)의 추가적인 층들을 기판 접촉 층(134)에 부착하는 것을 보조할 수 있다.
본딩 배리어 층(404)은 접착 층(402) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 본딩 배리어 층(404)은 Pt로 형성될 수 있다. 일부 실시예들에서, 본딩 배리어 층(404)은 1200 내지 1800 Å의 두께를 갖도록 형성될 수 있다. 본딩 배리어 층(404)은 주석 층(408)으로부터 니켈 층(406)을 통해 접착 층(402)으로 주석이 이동하는 것을 감소 및/또는 방지할 수 있다. 본딩 배리어 층(404)은 모든 실시예들에서 존재하는 것은 아닐 수 있다.
니켈 층(406)은 본딩 배리어 층(404) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 니켈 층(406)은 4500 내지 7500 Å의 두께를 갖도록 형성될 수 있다. 주석 층(408)은 니켈 층(406) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 주석 층(408)은 1.5 μm 내지 4.5 μm의 두께를 갖도록 형성될 수 있다. 예시적인 값들이 니켈 층(406) 및 주석 층(408)의 두께들에 대해 주어지지만, 본 개시내용은 이러한 두께들로 제한되지 않는다. 일반적으로 말하면, 니켈 층(406)과 주석 층(408)의 상대적인 두께들은 원하는 Ni-Sn 조성을 제공하도록 인접한 니켈 층과 반응할 주석의 양을 제공하면서 다른 인접한 금속 층들을 웨팅하고 그와 반응하기 위한 추가적인 주석을 여전히 제공하기에 충분하도록 선택될 수 있다.
금 층(410)은 주석 층(408) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 금 층(410)은 150 내지 450 Å의 두께를 갖도록 형성될 수 있다. 금 층(410)은 본딩 연결을 향상시키기 위해 사용될 수 있지만, 이전에 사용된 것보다 훨씬 더 적은 양들로 제공될 수 있다.
금속 본딩 스택(435)은 기판(322)의 최하부 부분뿐만 아니라 비아(166)의 측벽들 상에 형성될 수 있다. 금속 본딩 스택(435)을 갖는 트랜지스터 다이(110)는 서브마운트 접촉 층(146) 및 서브마운트(176) 상에 배치될 수 있다. 일부 실시예들에서, 금속 본딩 스택(435)은 적어도 서브마운트 접촉 층(146) 또는 서브마운트(176)와 직접 접촉하는 부분을 갖도록 배치될 수 있지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 서브마운트 본딩 스택이 금속 본딩 스택(435)과 서브마운트(176) 사이에 있도록 서브마운트 접촉 층(146) 또는 서브마운트(176) 상에 추가적으로 존재할 수 있다. 서브마운트 본딩 스택은, 존재할 때, 금속 본딩 스택(435)과 유사할 수 있다. 즉, 서브마운트 본딩 스택은 금속 본딩 스택(435)과 유사한 양들의 Ni 및 Sn을 포함할 수 있다. 그러나, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 기판 접촉 층(134) 및/또는 서브마운트 접촉 층(146)은 임의적일 수 있고 존재하지 않을 수 있다. 일부 실시예들에서, 본 발명의 범위로부터 벗어나지 않으면서, 기판 접촉 층(134) 및/또는 서브마운트 접촉 층(146)은 설명되는 것보다 더 많거나 또는 더 적은 층들을 포함할 수 있고, 상이한 재료들 또는 재료 조성의 층들을 포함할 수 있고, 층들은 설명되는 것들과 상이한 순서로 이루어지고/지거나 상이한 두께를 가질 수 있다.
금속 본딩 스택(435)이 서브마운트 접촉 층(146) 또는 서브마운트(176)에 인접하여 배치되면, 금속 본딩 층(135)(도 1d 참조)을 형성하기 위해 트랜지스터 다이(110)와 서브마운트(176)의 조합에 열 및/또는 압력이 가해질 수 있다.
도 2b는 본 개시내용의 일부 실시예들에 따른 금속 본딩 스택(535)의 다른 예의 개략적인 단면도이다. 예컨대, 금속 본딩 스택(535)은 선택적으로 적층된 층들을 포함할 수 있다. 예컨대, 기판 접촉 층(134)에 가장 가까이 있는 것으로부터 기판 접촉 층(134)으로부터 가장 멀리 있는 것의 순서로, 금속 본딩 스택(535)은 접착 층(402)(예컨대, Ti), 본딩 배리어 층(404)(예컨대, Pt), 제1 니켈 층(506), 제1 주석 층(508), 제1 금 층(510), 제2 니켈 층(512), 제2 주석 층(514) 및 제2 금 층(516)을 포함할 수 있다.
도 2b의 기판 접촉 층(134), 접착 층(402) 및 본딩 배리어 층(404)의 형성 및 구조는 도 2a와 관련하여 설명된 기판 접촉 층(134), 접착 층(402) 및 본딩 배리어 층(404)과 유사할 수 있고, 그에 따라, 그의 중복 설명은 생략될 것이다.
제1 니켈 층(506)은 본딩 배리어 층(404) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 제1 니켈 층(506)은 4000 내지 6500 Å의 두께를 갖도록 형성될 수 있다. 제1 주석 층(508)은 제1 니켈 층(506) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 제1 주석 층(508)은 1.25 μm 내지 2.0 μm의 두께를 갖도록 형성될 수 있다. 제1 금 층(510)은 제1 주석 층(508) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 제1 금 층(510)은 140 내지 180 Å의 두께를 갖도록 형성될 수 있다. 일부 실시예에서, 제1 금 층(510)은 존재하지 않을 수 있다. 제2 니켈 층(512)은 제1 금 층(510)(존재할 때) 또는 제1 주석 층(508) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 제2 니켈 층(512)은 6800 내지 7750 Å의 두께를 갖도록 형성될 수 있다. 제2 주석 층(514)은 제2 니켈 층(512) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 제2 주석 층(514)은 1.25 μm 내지 2.0 μm의 두께를 갖도록 형성될 수 있다. 제2 금 층(516)은 제2 주석 층(514) 상에 스퍼터링될 수 있다. 일부 실시예들에서, 제2 금 층(516)은 300 내지 380 Å의 두께를 갖도록 형성될 수 있다.
예시적인 값들이 제1 니켈 층(506), 제1 주석 층(508), 제2 니켈 층(512) 및 제2 주석 층(514)의 두께들에 대해 주어지지만, 본 개시내용은 이러한 두께들로 제한되지 않는다. 일반적으로 말하면, 제1 니켈 층(506), 제1 주석 층(508), 제2 니켈 층(512) 및 제2 주석 층(514)의 상대적인 두께들은 원하는 Ni-Sn 조성을 제공하도록 인접한 니켈 층과 반응할 주석의 양을 제공하면서 다른 인접한 금속 층들을 웨팅하고 그와 반응하기 위한 추가적인 주석을 여전히 제공하기에 충분하도록 선택될 수 있다. 다수의 니켈 및 주석 층들의 사용은 함께 반응하는 니켈과 주석의 양을 증가시키고, 결과적인 금속 본딩 층(135)에 남아 있는 미반응 주석의 양을 감소시킬 수 있다.
도 2a의 금속 본딩 스택(435)과 마찬가지로, 도 2b의 금속 본딩 스택(535)은 기판(322)의 최하부 부분뿐만 아니라 비아(166)의 측벽들 상에 형성될 수 있다. 금속 본딩 스택(535)을 트랜지스터 다이(110) 상에 갖는 트랜지스터 다이(110)는 서브마운트 접촉 층(146) 및 서브마운트(176) 상에 배치될 수 있다. 일부 실시예들에서, 금속 본딩 스택(535)의 적어도 일부는 서브마운트 접촉 층(146) 또는 서브마운트(176)와 직접 접촉하도록 배치될 수 있지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 서브마운트 본딩 스택이 금속 본딩 스택(535)과 서브마운트(176) 사이에 있도록 서브마운트 접촉 층(146) 또는 서브마운트(176) 상에 추가적으로 존재할 수 있다. 서브마운트 본딩 스택은, 존재할 때, 도 2a와 관련하여 설명된 금속 본딩 스택(435) 및/또는 금속 본딩 스택(535)과 유사할 수 있다. 즉, 서브마운트 본딩 스택은 금속 본딩 스택(435) 또는 금속 본딩 스택(535)과 유사한 양들의 Ni 및 Sn을 포함할 수 있다. 일부 실시예들에서, 기판 접촉 층(134) 및/또는 서브마운트 접촉 층(146)은 임의적일 수 있고 존재하지 않을 수 있다. 일부 실시예들에서, 본 발명의 범위로부터 벗어나지 않으면서, 기판 접촉 층(134) 및/또는 서브마운트 접촉 층(146)은 설명되는 것보다 더 많거나 또는 더 적은 층들을 포함할 수 있고, 상이한 재료들 또는 재료 조성의 층들을 포함할 수 있고, 층들은 설명되는 것들과 상이한 순서로 이루어지고/지거나 상이한 두께를 가질 수 있다.
도 2b의 금속 본딩 스택(535)의 실시예는 니켈(512), 주석(514) 및 금(516)의 추가적인 제2 층들이 니켈, 주석 및 금의 제1 층들 상에 형성된다는 점에서 도 2a의 금속 본딩 스택(435)과 상이할 수 있다. 추가적인 층들은 더 높은 다이 전단을 제공할 수 있고, 열 응력들과 관련하여 더 큰 강건성을 제공할 수 있다. 예컨대, 금속 본딩 스택(535) 내의 추가적인 니켈 및/또는 금은 결과적인 금속 본딩 층 내의 미반응 주석의 영역들을 감소시킬 수 있다.
도 1a 내지 도 2b는 HEMT로서 포함된 트랜지스터 디바이스에서 금속 본딩 층을 제공하기 위한 금속 본딩 스택의 활용을 예시하지만, 본 개시내용은 이에 제한되지 않는다. 도 3a 및 도 3b는 수직 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 본 개시내용의 실시예들의 적용을 예시한다. 본원에서 설명되는 NiSn 다이 부착 시스템은 HEMT 및 MOSFET 디바이스들 둘 모두뿐만 아니라 증폭기 및/또는 전력 스위칭 구조체들에서 동일하게 잘 작동할 수 있다. 도 3a는 본 개시내용의 다양한 실시예들에 따른 수직 MOSFET 디바이스의 단위 셀(316)의 개략적인 단면도이다. 도 3b는 도 3a의 영역(E)의 세부사항을 도시하는 개략적인 단면도이다.
도 3a는 트랜지스터 다이(610)에 형성된 제1 넓은 밴드갭 전력 MOSFET 단위 셀(616)의 개략적인 단면도이다. MOSFET 단위 셀(616)은 증폭기 또는 전력 스위칭 디바이스의 일부일 수 있지만, 본 개시내용은 이에 제한되지 않는다. 도 3a에 도시된 바와 같이, 전력 MOSFET 단위 셀(616)은 고농도 도핑된(n+) n형 기판(622)(예컨대, 실리콘 탄화물)을 포함한다. 저농도 도핑된(n-) 드리프트 영역(620)이 기판(622) 상에 제공된다. 적당히 도핑된(moderately-doped) p형 웰 층(670)이 n형 드리프트 영역(620)의 상부 표면 상에 형성된다. 적당히 도핑된 p형 웰 층(670)은, 예컨대, 에피택셜 성장에 의해 형성될 수 있다. 이 적당히 도핑된 p형 웰 층(670)은 단위 셀(616)에 대한 p형 웰들(672)을 제공할 수 있다. 고농도 도핑된 n+ 소스 영역(660)이 p형 웰 층(670)의 상부 영역에 형성될 수 있다. 고농도 도핑된 n+ 소스 영역(660)은, 예컨대, 이온 주입에 의해 형성될 수 있다.
기판(622), 드리프트 영역(620), 적당히 도핑된 p형 웰 층(670) 및 고농도 도핑된 n+ 소스 영역들(660)은 그 내부에 형성된 다양한 영역들/패턴들과 함께 MOSFET 단위 셀(616)의 반도체 층 구조체(606)를 구성한다.
게이트 트렌치들(680)이 반도체 층 구조체(606)에 형성된다. 게이트 트렌치들(680)은 고농도 도핑된 n+ 소스 영역(660) 및 적당히 도핑된 p형 웰 층(670)을 통해 드리프트 영역(620) 내로 연장될 수 있다. 게이트 절연성 층(686)이 각각의 게이트 트렌치(680)의 최하부 표면 및 측벽들 상에 형성될 수 있다. 게이트 전극(684)이 개개의 게이트 트렌치들(680)을 충전하도록 각각의 게이트 절연성 층(686) 상에 형성될 수 있다.
소스 접촉부들(도시되지 않음)이 고농도 도핑된 n형 소스 영역들(660) 상에 형성될 수 있다. 게이트 접촉부(도시되지 않음)가 게이트 전극(684) 상에 형성될 수 있다. 드레인 접촉부(626)가 기판(622)의 하부 표면 상에 형성될 수 있다. 패키징된 디바이스에서, 드레인 접촉부(626)는 서브마운트(176)에 연결될 수 있다.
도 3a는 MOSFET가 게이트 트렌치 구성을 활용하는 실시예를 예시하지만, 이는 단지 예일 뿐이고 본 개시내용을 제한하는 것으로 의도되지 않는다는 것을 이해할 것이다. 일부 실시예들에서, 본 개시내용의 범위로부터 벗어나지 않으면서 평면 게이트 구성이 사용될 수 있다.
도 3a 및 도 3b를 참조하면, 서브마운트(176)는 트랜지스터 다이(610)에서 생성되는 열을 소산시키는 히트 싱크로서 작용할 수 있다. 서브마운트(176)는 또한 드레인 접촉부(626)에 대한 연결을 제공할 수 있다. 드레인 접촉부(626)는 서브마운트(176) 상의 서브마운트 접촉 층(146)에 전기적으로 연결된 기판 접촉 층(634)을 포함할 수 있다. 기판 접촉 층(634)은 본원에서 설명되는 기판 접촉 층(134)과 유사하게 형성될 수 있다. 예컨대, 기판 접촉 층(634)은 Ti, TiW 및/또는 Au를 포함할 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 기판 접촉 층(634)은 Ti, TiW 및/또는 Au에 추가하여 또는 그 이외의 재료들을 포함할 수 있다. 기판 접촉 층(634)은 금속 본딩 층(635)에 의해 서브마운트 접촉 층(146)에 커플링될 수 있다. 일부 실시예들에서, 기판 접촉 층(634)과 서브마운트 접촉 층(146) 사이의 금속 본딩 층(635)에 의해 제공되는 본드는 열적으로 그리고/또는 전기적으로 전도성일 수 있다. 일부 실시예들에서, 기판 접촉 층(634) 및/또는 서브마운트 접촉 층(146)은 임의적일 수 있고 존재하지 않을 수 있다. 일부 실시예들에서, 본 발명의 범위로부터 벗어나지 않으면서, 기판 접촉 층(634) 및/또는 서브마운트 접촉 층(146)은 설명되는 것보다 더 많거나 또는 더 적은 층들을 포함할 수 있고, 상이한 재료들 또는 재료 조성의 층들을 포함할 수 있고, 층들은 설명되는 것들과 상이한 순서로 이루어지고/지거나 상이한 두께를 가질 수 있다.
도 3b를 참조하면, 금속 본딩 층(635)은 기판 접촉 층(634)과 서브마운트 접촉 층(146) 사이에 형성될 수 있다. 금속 본딩 층(635)은 중량에서 니켈(Ni) 및 주석(Sn)이 지배적이다. 금속 본딩 층(635)은 NiSn 합금을 포함할 수 있다. 특히, 금속 본딩 층(635)은 50 중량 퍼센트 초과의 니켈 및 주석, 일부 경우들에서는 75 퍼센트 초과의 니켈 및 주석 및 일부 실시예들에서는 85 중량 퍼센트 초과의 니켈 및 주석을 포함할 것이다. 도 3b의 금속 본딩 층(635)은 트랜지스터 다이(610)가 기판(622) 내에 비아(예컨대, 도 1c의 비아(166))를 포함하지 않을 수 있다는 점에서 도 1d의 금속 본딩 층(135)과 상이할 수 있다. 따라서, 도 3b의 금속 본딩 층(635)은 디바이스의 비아 내에 배치되지 않을 수 있다. 금속 본딩 층(635)은 도 2a의 금속 본딩 스택(435) 또는 도 2b의 금속 본딩 스택(535)과 실질적으로 유사한 금속 본딩 스택들을 사용하여 형성될 수 있다. 따라서, 그의 중복 설명은 생략될 것이다.
이전에 설명된 도면들은 금속 본딩 층이 서브마운트에 대한 전기 연결들을 제공하는 데 활용되는 실시예들을 포함하였다. 그러나, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 금속 본딩 층은 서브마운트에 대한 열 연결을 제공하기 위해 활용될 수 있다. 예컨대, 도 4a는 본 개시내용의 다양한 실시예들에 따른, 트랜지스터 다이(110')의 트랜지스터 다이 단위 셀(116')의 개략적인 단면도이다. 트랜지스터 다이 단위 셀(116')은 증폭기 또는 전력 스위칭 디바이스의 일부일 수 있지만, 본 개시내용은 이에 제한되지 않는다. 도 4b는 도 4a의 영역(F)의 세부사항을 도시하는 개략적인 단면도이다. 도 1c의 것과 도 4a의 유사성을 고려하여, 유사하거나 또는 동일한 피처들의 설명은 생략될 것이고, 설명은 2개의 실시예 사이의 차이들에 주로 집중할 것이다.
도 4a의 트랜지스터 다이 단위 셀(116')은 비아(166)가 제공되지 않는다는 점에서 도 1c의 트랜지스터 다이 단위 셀(116)과 상이하다. 예컨대, 소스 연결들은 기판(322)을 통하는 비아가 아니라 (예컨대, 금속 접촉부에 의한) 소스 핑거(156)에 대한 신호의 인가에 의해 제공될 수 있다. 그 결과, 다이 단위 셀(116')은 기판(322)의 최하부 표면 상에 소스 단자를 요구하지 않을 수 있다. 따라서, 금속 본딩 층(135')은 기판 및/또는 서브마운트 접촉 층들의 사용 없이 기판(322)을 서브마운트(176)에 연결할 수 있다.
일부 실시예들에서, 열 층(446)이 트랜지스터 다이(110')와 서브마운트(176) 사이에 제공될 수 있다. 열 층(446)은 기판(322)으로부터 서브마운트(176)로의 열의 전달을 용이하게 할 수 있는 금속 층과 같은 열 전도성 재료일 수 있다. 일부 실시예들에서, 열 층(446)은 생략될 수 있다.
도 4b를 참조하면, 금속 본딩 층(135')은 NiSn 합금을 포함할 수 있고, 기판(322)과 서브마운트(176) 및/또는 열 층(446) 사이에 형성될 수 있다. 금속 본딩 층(135')은 중량에서 니켈(Ni) 및 주석(Sn)이 지배적이다. 특히, 금속 본딩 층(135')은 50 중량 퍼센트 초과의 니켈 및 주석, 일부 경우들에서는 75 퍼센트 초과의 니켈 및 주석 및 일부 실시예들에서는 85 중량 퍼센트 초과의 니켈 및 주석을 포함할 것이다.
금속 본딩 층(135')을 형성하는 데 사용되는 금속 본딩 스택은, 금속 본딩 스택과 기판(322) 사이의 접촉 층(예컨대, 도 1d의 기판 접촉 층(134))의 부재를 제외하면, 도 1d의 금속 본딩 층(135)을 형성하는 데 사용되는 것들과 유사할 수 있다. 도 5a 및 도 5b는 본 개시내용의 다양한 실시예들에 따른 예시적인 금속 본딩 스택들의 개략적인 단면도들이다. 도 5a 및 도 5b는 금속 본딩 층(135')의 형성 전의 도 4b에 예시된 것(예컨대, 도 4a의 영역(F))과 유사한 트랜지스터 다이(110')의 영역을 표현한다.
예컨대, 도 5a는 본 개시내용의 일부 실시예들에 따른 예시적인 금속 본딩 스택(435)의 개략적인 단면도이다. 도 5a를 참조하면, 금속 본딩 스택(435)은 트랜지스터 다이(110')의 기판(322) 상에 형성될 수 있다.
금속 본딩 스택(435)은 선택적으로 적층된 층들을 포함할 수 있다. 예컨대, 기판(322)에 가장 가까이 있는 것으로부터 기판(322)으로부터 가장 멀리 있는 것의 순서로, 금속 본딩 스택(435)은 접착 층(402)(예컨대, Ti), 본딩 배리어 층(404)(예컨대, Pt), 니켈 층(406), 주석 층(408) 및 금 층(410)을 포함할 수 있다. 접착 층(402), 본딩 배리어 층(404), 니켈 층(406), 주석 층(408) 및 금 층(410)의 형성 및 구조는 도 2a와 관련하여 본원에서 논의된 것들과 유사하고, 그에 따라, 그의 중복 설명은 생략될 것이다.
금속 본딩 스택(435)은 기판(322)의 최하부 부분 상에 형성될 수 있다. 금속 본딩 스택(435)을 트랜지스터 다이(110') 상에 갖는 트랜지스터 다이(110')는 열 층(446)(존재할 때) 및 서브마운트(176) 상에 배치될 수 있다. 일부 실시예들에서, 금속 본딩 스택(435)은 열 층(446)(존재하는 경우) 또는 서브마운트(176)와 직접 접촉하도록 배치될 수 있지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 서브마운트 본딩 스택이 금속 본딩 스택(435)과 서브마운트(176) 사이에 있도록 열 층(446)(존재하는 경우) 또는 서브마운트(176) 상에 추가적으로 존재할 수 있다. 서브마운트 본딩 스택은, 존재할 때, 금속 본딩 스택(435)과 유사할 수 있다. 즉, 서브마운트 본딩 스택은 금속 본딩 스택(435)과 유사한 양들의 Ni 및 Sn을 포함할 수 있다. 그러나, 본 개시내용은 이에 제한되지 않는다.
금속 본딩 스택(435)이 열 층(446) 또는 서브마운트(176)에 인접하여 배치되면, 금속 본딩 층(135')(도 4b 참조)을 형성하기 위해 트랜지스터 다이(110')와 서브마운트(176)의 조합에 열 및/또는 압력이 가해질 수 있다.
접촉 층이 존재하지 않는 실시예들이 또한, 도 2b와 관련하여 이전에 설명된 금속 본딩 스택을 사용할 수 있다. 도 5b는 본 개시내용의 일부 실시예들에 따른, 접촉 층이 존재하지 않는 다른 예시적인 금속 본딩 스택(535)의 개략적인 단면도이다.
예컨대, 금속 본딩 스택(535)은 선택적으로 적층된 층들을 포함할 수 있다. 예컨대, 기판(322)에 가장 가까이 있는 것으로부터 기판 접촉 층(134)으로부터 가장 멀리 있는 것의 순서로, 금속 본딩 스택(535)은 접착 층(402)(예컨대, Ti), 본딩 배리어 층(404)(예컨대, Pt), 제1 니켈 층(506), 제1 주석 층(508), 제1 금 층(510), 제2 니켈 층(512), 제2 주석 층(514) 및 제2 금 층(516)을 포함할 수 있다. 접착 층(402), 본딩 배리어 층(404), 제1 니켈 층(506), 제1 주석 층(508), 제1 금 층(510), 제2 니켈 층(512), 제2 주석 층(514) 및 제2 금 층(516)의 형성 및 구조는 도 2b와 관련하여 본원에서 논의된 것들과 유사하고, 그에 따라, 그의 중복 설명은 생략될 것이다.
이전의 도면들은 디바이스의 기판과 서브마운트 사이에 금속 본딩 층을 제공하기 위한 금속 본딩 스택의 활용을 예시하지만, 본 개시내용은 이에 제한되지 않는다. 도 6a 및 도 6b는 플립 칩 구성에서의 본 개시내용의 실시예들의 적용을 예시한다. 도 6a는 본 개시내용의 다양한 실시예들에 따른, 플립 칩 구성에서의 HEMT 디바이스의 단위 셀(716)의 개략적인 단면도이다. 단위 셀(716)은 증폭기 또는 전력 스위칭 디바이스의 일부일 수 있지만, 본 개시내용은 이에 제한되지 않는다. 도 6b는 도 6a의 영역(G)의 세부사항을 도시하는 개략적인 단면도이다. 도 1c 및 4a의 것과 도 6a의 유사성을 고려하여, 유사하거나 또는 동일한 피처들의 설명은 생략될 것이고, 설명은 2개의 실시예 사이의 차이들에 주로 집중할 것이다. 플립 칩 구성에서, 반도체 층 구조체(130)는 기판(322)이 단위 셀(716)의 상부 층이 되도록 "플립"된다. 도 1c 및 도 4a의 실시예들과 대조적으로, 게이트, 드레인 및 소스 단자들(152, 154, 156)은 각각 게이트 접촉부들(752), 드레인 접촉부들(754) 및 소스 접촉부들(756)을 사용하여 서브마운트(176)에 전기적으로 커플링될 수 있다.
도 6a 및 도 6b를 참조하면, 서브마운트(176)는 각각 게이트 접촉부(752), 드레인 접촉부(754) 및 소스 접촉부(756)를 통한 단위 셀(716)의 단자들에 대한 전기 연결들을 제공할 수 있다. 게이트 단자(152), 드레인 단자(154) 및 소스 단자(156) 각각이 서로 전기적으로 격리될 수 있기 때문에, 게이트 단자(152), 드레인 단자(154) 및 소스 단자(156) 각각은 서브마운트 접촉 층(146)의 별개의 부분들에 전기적으로 연결될 수 있다. 예컨대, 서브마운트 접촉 층(146)은 제1 부분(146A), 제2 부분(146B) 및 제3 부분(도시되지 않음)으로 분리될 수 있다. 유사하게, 게이트 단자(152), 드레인 단자(154) 및 소스 단자(156)를 서브마운트 접촉 층(146)의 부분들에 커플링하는 접촉부들은 단자 접촉 층(734) 및 금속 본딩 층(735)의 부분들을 포함할 수 있다. 단자 접촉 층(734)은 본원에서 설명되는 기판 접촉 층(134)과 유사하게 형성될 수 있다. 예컨대, 단자 접촉 층(734)은 Ti, TiW 및/또는 Au를 포함할 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 단자 접촉 층(734)은 Ti, TiW 및/또는 Au에 추가하여 또는 그 이외의 재료들을 포함할 수 있다. 단자 접촉 층(734)은 제1 부분(734A), 제2 부분(734B) 및 제3 부분(도시되지 않음)으로 분리될 수 있다. 금속 본딩 층(735)은 제1 부분(735A), 제2 부분(735B) 및 제3 부분(도시되지 않음)으로 분리될 수 있다. 일부 실시예들에서, 기판 접촉 층(734) 및/또는 서브마운트 접촉 층(146)은 임의적일 수 있고 존재하지 않을 수 있다. 일부 실시예들에서, 본 발명의 범위로부터 벗어나지 않으면서, 기판 접촉 층(734) 및/또는 서브마운트 접촉 층(146)은 설명되는 것보다 더 많거나 또는 더 적은 층들을 포함할 수 있고, 상이한 재료들 또는 재료 조성의 층들을 포함할 수 있고, 층들은 설명되는 것들과 상이한 순서로 이루어지고/지거나 상이한 두께를 가질 수 있다.
소스 접촉부(756)는 서브마운트(176) 상의 서브마운트 접촉 층의 제1 부분(146A)에 전기적으로 연결된 단자 접촉 층의 제1 부분(734A)을 포함할 수 있다. 단자 접촉 층의 제1 부분(734A)은 금속 본딩 층의 제1 부분(735A)에 의해 서브마운트 접촉 층의 제1 부분(146A)에 커플링될 수 있다. 일부 실시예들에서, 단자 접촉 층의 제1 부분(734A)과 서브마운트 접촉 층의 제1 부분(146A) 사이의 금속 본딩 층의 제1 부분(735A)에 의해 제공되는 본드는 열적으로 그리고/또는 전기적으로 전도성일 수 있다.
게이트 접촉부(752)는 서브마운트(176) 상의 서브마운트 접촉 층의 제2 부분(146B)에 전기적으로 연결된 단자 접촉 층의 제2 부분(734B)을 포함할 수 있다. 단자 접촉 층의 제2 부분(734B)은 금속 본딩 층의 제2 부분(735B)에 의해 서브마운트 접촉 층의 제2 부분(146B)에 커플링될 수 있다. 일부 실시예들에서, 단자 접촉 층의 제2 부분(734B)과 서브마운트 접촉 층의 제2 부분(146B) 사이의 금속 본딩 층의 제2 부분(735B)에 의해 제공되는 본드는 열적으로 그리고/또는 전기적으로 전도성일 수 있다.
도 6b는 드레인 접촉부(754)를 명시적으로 도시하지 않지만, 그의 구조는 게이트 접촉부(752) 및 소스 접촉부(756)의 것들과 유사하다는 것을 이해할 것이다. 일부 실시예들에서, 예컨대, 드레인 접촉부(754)는 서브마운트(176) 상의 서브마운트 접촉 층의 제3 부분에 전기적으로 연결된 단자 접촉 층의 제3 부분을 포함할 수 있다. 단자 접촉 층의 제3 부분은 금속 본딩 층의 제3 부분에 의해 서브마운트 접촉 층의 제3 부분에 커플링될 수 있다. 일부 실시예들에서, 단자 접촉 층의 제3 부분과 서브마운트 접촉 층의 제3 부분 사이의 금속 본딩 층의 제3 부분에 의해 제공되는 본드는 열적으로 그리고/또는 전기적으로 전도성일 수 있다.
일부 실시예들에서, 절연성 층(726)이 게이트, 드레인 및 소스 단자들(152, 154, 156) 각각 사이 및/또는 게이트, 드레인 및 소스 접촉부들(752, 754, 756) 각각 사이에 배치될 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 게이트, 드레인 및 소스 단자들(152, 154, 156) 각각 및/또는 게이트, 드레인 및 소스 접촉부들(752, 754, 756) 각각은 대안적으로 또는 추가적으로, 공기 갭(786)에 의해 분리될 수 있다. 도 6a 및 도 6b는 공기 갭(786)을 사이에 두고 서브마운트(176)까지 계속 연장되지 않는 절연성 층(726)을 도시하지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 절연성 층(726)은 서브마운트(176)까지 계속 연장될 수 있다. 일부 실시예들에서, 절연성 층(726)이 생략될 수 있고, 공기 갭(786)이 서브마운트(176)로부터 반도체 층 구조체(130)의 상부 표면까지 계속 연장될 수 있다.
도 6b를 참조하면, 금속 본딩 층(735)의 제1 부분(735A), 제2 부분들(735B) 및 제3 부분은 단자 접촉 층(734) 및 서브마운트 접촉 층(146)의 개개의 제1, 제2 및 제3 부분들 사이에 형성될 수 있다. 단자 접촉 층(734)은 도 1a 내지 도 1e와 관련하여 논의된 기판 접촉 층(134)과 유사할 수 있다. 특히, 일부 실시예들에서, 단자 접촉 층(734) 및/또는 서브마운트 접촉 층(146)은 Au의 층(예컨대, 2 μm 내지 8 μm)을 포함할 수 있지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 서브마운트 접촉 층(146)은 생략될 수 있다.
금속 본딩 층(735)은 중량에서 니켈(Ni) 및 주석(Sn)이 지배적이다. 금속 본딩 층(735)은 NiSn 합금을 포함할 수 있다. 특히, 금속 본딩 층(735)은 50 중량 퍼센트 초과의 니켈 및 주석, 일부 경우들에서는 75 퍼센트 초과의 니켈 및 주석 및 일부 실시예들에서는 85 중량 퍼센트 초과의 니켈 및 주석을 포함할 것이다. 도 6b의 금속 본딩 층(735)은 금속 본딩 층(735)이 제1 부분(735A), 제2 부분(735B) 및 제3 부분으로 분리되고 부분들 각각 사이에 갭들이 있을 수 있다는 점에서 도 1d의 금속 본딩 층(135)과 상이할 수 있다. 금속 본딩 층(735)은 도 2a의 금속 본딩 스택(435) 또는 도 2b의 금속 본딩 스택(535)과 실질적으로 유사한 금속 본딩 스택을 사용하여 형성될 수 있다. 따라서, 그의 중복 설명은 생략될 것이다. 일부 실시예들에서, 금속 본딩 스택은 먼저 증착된 후에 패터닝되어 제1, 제2 및 제3 부분을 형성할 수 있고, 그들은 후속하여, 게이트, 드레인 및 소스 단자들(152, 154, 156)을 서브마운트(176)에 부착할 때 열 및/또는 압력을 가함으로써 금속 본딩 층(735)의 제1, 제2 및 제3 부분들로 변환된다.
도 6a는 도 1c의 소스 비아(166)와 같은 소스 비아가 존재하지 않는 실시예를 예시하지만, 이는 단지 예일 뿐이고 본 개시내용을 제한하는 것으로 의도되지 않는다는 것을 이해할 것이다. 일부 실시예들에서, 본 개시내용의 범위로부터 벗어나지 않으면서 소스 비아가 사용될 수 있다. 소스 비아가 존재하는 실시예에서, 소스 단자(156)(뿐만 아니라 그와 연관된 접촉 층들 및 본딩 층들)는 디바이스 및 그의 연관된 상호연결부들의 설계에 따라 존재할 수 있거나 또는 존재하지 않을 수 있다.
트랜지스터 구성들의 다양한 실시예들이 예로서 특정 전도성 유형들(즉, n형 및 p형)의 영역들을 참조하여 본원에서 설명 및 예시되었지만, 예시된 예들 중 임의의 것에서의 영역들의 전도성 유형들은 본 개시내용의 실시예들에 따라 반전될 수 있다는 것(즉, p형 및 n형)을 이해할 것이다. 따라서, 본 발명은 각각의 상이한 디바이스 구조체에 대해 n 채널 디바이스와 p 채널 디바이스 둘 모두를 커버한다는 것을 인식할 것이다.
다수의 상이한 실시예들이 위의 설명 및 도면들과 관련하여 본원에서 개시되었다. 이러한 실시예들의 모든 각각의 조합 및 하위조합을 문자 그대로 설명 및 예시하는 것은 지나치게 반복적이고 혼란스러울 것이라는 것을 이해할 것이다. 따라서, 모든 실시예들은 임의의 방식 및/또는 조합으로 조합될 수 있고, 도면들을 포함하는 본 명세서는 본원에서 설명되는 실시예들의 모든 조합들 및 하위조합들, 및 그들을 제조 및 사용하는 방식 및 프로세스의 완전한 서면 설명을 구성하는 것으로 해석되어야 하고, 임의의 그러한 조합 또는 하위조합에 대한 청구항들을 지원할 것이다.
본 개시내용의 도면들 중 몇몇은 개략적인 단면도들이고, 비율 및 문자 그대로의 정확성보다는 예시 목적들을 위해 크기가 설정된다는 것을 이해할 것이다. 본원에서 설명되는 바와 같이, 예시된 층들 중 일부는 실제로는 두께가 서로 몇 자릿수만큼 상이하고, 이를 문자 그대로 예시하려는 시도는 본 설명의 명확성을 증가시키는 것이 아니라 감소시킬 것이다.
예시적인 실시예들이 도시된 첨부 도면들을 참조하여 다양한 실시예들이 본원에서 설명되었다. 그러나, 이러한 실시예들은 상이한 형태들로 구현될 수 있고, 본원에서 제시되는 실시예들로 제한되는 것으로 해석되지 않아야 한다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하게 되고 본 발명의 개념을 관련 기술분야의 통상의 기술자에게 완전히 전달하게 되도록 제공된다. 본원에서 설명되는 예시적인 실시예들 및 일반적인 원리들 및 피처들에 대한 다양한 수정들이 쉽게 명백하게 될 것이다. 도면들에서, 층들 및 영역들의 크기들 및 상대적인 크기들은 실척대로 도시된 것이 아니고, 일부 경우들에서는 명확성을 위해 과장될 수 있다.
"제1", "제2" 등과 같은 용어들이 다양한 요소들을 설명하기 위해 본원에서 사용될 수 있지만, 이러한 요소들이 이러한 용어들에 의해 제한되지 않아야 한다는 것을 이해할 것이다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예컨대, 본 발명의 범위로부터 벗어나지 않으면서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본원에서 사용되는 바와 같이, "및/또는"이라는 용어는 연관된 열거된 아이템들 중 하나 이상의 아이템의 임의의 및 모든 조합들을 포함한다.
본원에서 사용되는 용어는 특정 실시예들을 설명하는 목적을 위한 것일 뿐이고, 본 발명의 제한으로 의도되지 않는다. 본원에서 사용되는 바와 같이, 단수형들("a", "an", 및 "the")은, 문맥상 명확히 달리 표시되지 않는 한, 복수형들을 또한 포함하는 것으로 의도된다. "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", 및/또는 "포함하는(including)"이라는 용어들은, 본원에서 사용될 때, 명시된 피처들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 지정하지만, 하나 이상의 다른 피처들, 정수들, 단계들, 동작들, 요소들, 구성요소들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하는 것은 아니라는 것을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본원에서 사용되는 모든 용어들(기술적 및 과학적 용어들을 포함함)은 본 발명이 속해 있는 관련 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 의미와 동일한 의미를 갖는다. 본원에서 사용되는 용어들은 관련 기술 및 본 명세서의 맥락에서의 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 본원에서 명백히 정의되지 않는 한, 이상적이거나 또는 과도하게 공식적인 의미로 해석되지 않을 것이라는 것을 추가로 이해할 것이다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 있거나, 다른 요소에 "부착"되거나, 또는 다른 요소 "상으로" 연장되는 것으로 언급될 때, 그 요소가 다른 요소 상에 직접 있을 수 있거나 또는 개재 요소들이 또한 존재할 수 있다는 것을 이해할 것이다. 대조적으로, 요소가 다른 요소 "상에 직접" 있거나 또는 다른 요소에 "직접 부착"되거나 또는 다른 요소 "상으로 직접" 연장되는 것으로 언급될 때, 개재 요소들이 존재하지 않는다. 요소가 다른 요소에 "연결" 또는 "커플링"되어 있는 것으로 언급될 때, 이는 다른 요소에 직접적으로 연결 또는 커플링될 수 있거나 또는 개재 요소들이 존재할 수 있다는 것을 또한 이해할 것이다. 대조적으로, 요소가 다른 요소에 "직접 연결" 또는 "직접 커플링"된 것으로 언급될 때, 개재 요소들이 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방향" 또는 "수직"과 같은 상대적인 용어들은 도면들에 예시된 바와 같이 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하기 위해 본원에서 사용될 수 있다. 이러한 용어들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포함하는 것으로 의도된다는 것을 이해할 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조체들)의 개략도들인 단면도들을 참조하여 본원에서 설명된다. 도면들 내의 층들 및 영역들의 두께는 명확성을 위해 과장될 수 있다. 추가적으로, 예컨대, 제조 기법들 및/또는 허용오차들의 결과로 인한 예시들의 형상들로부터의 변동들이 예상될 것이다. 따라서, 본 발명의 실시예들은 본원에서 예시되는 구역들의 특정 형상들로 제한되는 것으로 해석되지 않아야 하고, 예컨대, 제조로부터 기인하는 형상들의 편차들을 포함하는 것으로 해석되어야 한다. 점선들로 예시된 요소들은 예시된 실시예들에서 옵션일 수 있다.
유사한 번호들은 전체에 걸쳐 유사한 요소들을 지칭한다. 따라서, 동일한 또는 유사한 번호들은 그들이 대응하는 도면에서 언급되거나 또는 설명되지 않더라도 다른 도면들을 참조하여 설명될 수 있다. 또한, 참조 번호들로 표시되지 않은 요소들은 다른 도면들을 참조하여 설명될 수 있다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 특정 용어들이 이용되지만, 이들은 제한의 목적들이 아니라 일반적이고 설명적인 의미로만 사용되고, 본 발명의 범위는 다음의 청구항들에 기재되어 있다.

Claims (47)

  1. 트랜지스터 디바이스 구조체로서,
    서브마운트;
    상기 서브마운트 상의 트랜지스터 다이; 및
    상기 서브마운트와 상기 트랜지스터 다이 사이의 금속 본딩 층
    을 포함하고,
    금속 본딩 스택은 상기 서브마운트에 대한 상기 트랜지스터 다이의 기계적 부착을 제공하고,
    상기 금속 본딩 층은 금, 주석 및 니켈을 포함하고, 상기 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과이고, 상기 금속 본딩 층 내의 금의 중량 퍼센티지는 25 퍼센트 미만인, 트랜지스터 디바이스 구조체.
  2. 제1항에 있어서,
    상기 금속 본딩 층 내의 금의 중량 퍼센티지는 10 퍼센트 미만인, 트랜지스터 디바이스 구조체.
  3. 제1항에 있어서,
    상기 금속 본딩 층 내의 금의 중량 퍼센티지는 5 퍼센트 미만인, 트랜지스터 디바이스 구조체.
  4. 제1항에 있어서,
    상기 금속 본딩 층은 주석을 포함하는 상기 금속 본딩 층의 부분과 상기 트랜지스터 다이 사이의 배리어 층을 더 포함하는, 트랜지스터 디바이스 구조체.
  5. 제4항에 있어서,
    상기 배리어 층은 백금을 포함하는, 트랜지스터 디바이스 구조체.
  6. 제1항에 있어서,
    상기 금속 본딩 층은 제1 방향으로 상기 서브마운트와 상기 트랜지스터 다이 사이에 있고,
    상기 제1 방향에 수직인 제2 방향의 상기 금속 본딩 층의 가장 긴 치수는 3.5 mm를 초과하는, 트랜지스터 디바이스 구조체.
  7. 제1항에 있어서,
    상기 금속 본딩 층과 상기 트랜지스터 다이 사이의 기판 접촉 층을 더 포함하는, 트랜지스터 디바이스 구조체.
  8. 제7항에 있어서,
    상기 기판 접촉 층은 2 μm 내지 8 μm의 두께를 갖는 금 층을 포함하는, 트랜지스터 디바이스 구조체.
  9. 제1항에 있어서,
    상기 트랜지스터 다이는,
    기판;
    상기 기판 상의 채널 층;
    상기 채널 층 상의 배리어 층; 및
    상기 기판, 상기 채널 층 및 상기 배리어 층을 관통하는 비아
    를 포함하고,
    상기 금속 본딩 층의 제1 부분은 상기 기판과 상기 서브마운트 사이에 있고,
    상기 금속 본딩 층의 제2 부분은 상기 비아의 측벽 상에 있는, 트랜지스터 디바이스 구조체.
  10. 제9항에 있어서,
    상기 금속 본딩 층의 제1 부분의 조성은 상기 금속 본딩 층의 제2 부분의 조성과 상이한, 트랜지스터 디바이스 구조체.
  11. 제9항에 있어서,
    상기 기판은 실리콘 탄화물을 포함하는, 트랜지스터 디바이스 구조체.
  12. 제1항에 있어서,
    상기 트랜지스터 다이는 게이트 단자 및 드레인 단자를 포함하고,
    상기 금속 본딩 층은 상기 게이트 단자를 상기 서브마운트에 전기적으로 연결하는, 트랜지스터 디바이스 구조체.
  13. 제1항에 있어서,
    상기 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz인, 트랜지스터 디바이스 구조체.
  14. 제1항에 있어서,
    상기 트랜지스터 디바이스 구조체의 전력 출력은 50 W 내지 200 W인, 트랜지스터 디바이스 구조체.
  15. 트랜지스터 디바이스 구조체로서,
    서브마운트;
    상기 서브마운트 상의 트랜지스터 다이; 및
    제1 방향으로 상기 서브마운트와 상기 트랜지스터 다이 사이에 있는 금속 본딩 층
    을 포함하고,
    상기 금속 본딩 층은 상기 서브마운트에 대한 상기 트랜지스터 다이의 기계적 부착을 제공하고,
    상기 금속 본딩 층의 조성은 니켈 및 주석을 주로 포함하고,
    상기 금속 본딩 층의 가장 긴 치수는 상기 제1 방향에 수직인 제2 방향으로 3.5 mm를 초과하는, 트랜지스터 디바이스 구조체.
  16. 제15항에 있어서,
    상기 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과인, 트랜지스터 디바이스 구조체.
  17. 제16항에 있어서,
    상기 금속 본딩 층은 금을 더 포함하고,
    상기 금속 본딩 층 내의 금의 중량 퍼센티지는 10 퍼센트 미만인, 트랜지스터 디바이스 구조체.
  18. 제15항에 있어서,
    상기 금속 본딩 층은 상기 금속 본딩 층의 주석 부분과 상기 트랜지스터 다이 사이의 배리어 층을 더 포함하는, 트랜지스터 디바이스 구조체.
  19. 제18항에 있어서,
    상기 배리어 층은 백금을 포함하는, 트랜지스터 디바이스 구조체.
  20. 제15항에 있어서,
    상기 서브마운트와 상기 금속 본딩 층 사이의 접촉 층을 더 포함하는, 트랜지스터 디바이스 구조체.
  21. 제20항에 있어서,
    상기 접촉 층은 2 μm 내지 8 μm의 두께를 갖는 금 층을 포함하는, 트랜지스터 디바이스 구조체.
  22. 제15항에 있어서,
    상기 트랜지스터 다이는,
    기판;
    상기 기판 상의 채널 층;
    상기 채널 층 상의 배리어 층; 및
    상기 기판, 상기 채널 층 및 상기 배리어 층을 관통하는 비아
    를 포함하고,
    상기 금속 본딩 층의 제1 부분은 상기 기판과 상기 서브마운트 사이에 있고,
    상기 금속 본딩 층의 제2 부분은 상기 비아의 측벽 상에 있는, 트랜지스터 디바이스 구조체.
  23. 제22항에 있어서,
    상기 금속 본딩 층의 제1 부분의 조성은 상기 금속 본딩 층의 제2 부분의 조성과 상이한, 트랜지스터 디바이스 구조체.
  24. 제15항에 있어서,
    상기 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz인, 트랜지스터 디바이스 구조체.
  25. 트랜지스터 디바이스 구조체로서,
    반도체 기판, 배리어 층 및 채널 층을 포함하는 반도체 구조체를 포함하는 트랜지스터 다이;
    상기 반도체 구조체 상의 소스 접촉부;
    상기 소스 접촉부에 전기적으로 커플링되도록 상기 반도체 기판, 상기 배리어 층 및 상기 채널 층을 관통하는 비아;
    상기 비아 내의 제1 부분을 포함하는 금속 본딩 층; 및
    상기 금속 본딩 층 상의 서브마운트
    를 포함하고,
    상기 금속 본딩 층은 주석과 니켈의 합금을 포함하는, 트랜지스터 디바이스 구조체.
  26. 제25항에 있어서,
    상기 금속 본딩 층은 금을 더 포함하고,
    상기 금속 본딩 층 내의 니켈과 주석의 조합의 중량 퍼센티지는 약 50 퍼센트 초과이고, 상기 금속 본딩 층 내의 금의 중량 퍼센티지는 약 25 퍼센트 미만인, 트랜지스터 디바이스 구조체.
  27. 제25항에 있어서,
    상기 금속 본딩 층은 상기 비아 외부에 그리고 상기 반도체 기판과 상기 서브마운트 사이에 있는 제2 부분을 더 포함하는, 트랜지스터 디바이스 구조체.
  28. 제27항에 있어서,
    상기 금속 본딩 층의 제1 부분의 조성은 상기 금속 본딩 층의 제2 부분의 조성과 상이한, 트랜지스터 디바이스 구조체.
  29. 제25항에 있어서,
    상기 금속 본딩 층의 제1 부분은 상기 채널 층의 부분과 동일한 레벨로 배치되는, 트랜지스터 디바이스 구조체.
  30. 제25항에 있어서,
    상기 금속 본딩 층은 상기 금속 본딩 층의 주석 부분과 상기 트랜지스터 다이 사이의 배리어 층을 더 포함하는, 트랜지스터 디바이스 구조체.
  31. 제30항에 있어서,
    상기 배리어 층은 백금을 포함하는, 트랜지스터 디바이스 구조체.
  32. 제25항에 있어서,
    상기 금속 본딩 층은 제1 방향으로 상기 트랜지스터 다이로부터 분리되고,
    상기 제1 방향에 수직인 제2 방향의 상기 금속 본딩 층의 가장 긴 치수는 3.5 mm를 초과하는, 트랜지스터 디바이스 구조체.
  33. 제25항에 있어서,
    상기 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz인, 트랜지스터 디바이스 구조체.
  34. 트랜지스터 디바이스 구조체를 형성하는 방법으로서,
    서브마운트를 제공하는 단계;
    트랜지스터 다이 상에 금속 본딩 스택을 형성하는 단계;
    상기 금속 본딩 스택이 상기 트랜지스터 다이와 상기 서브마운트 사이에 있도록, 상기 금속 본딩 스택을 갖는 상기 트랜지스터 다이를 상기 서브마운트 상에 배치하는 단계; 및
    상기 서브마운트에 대한 상기 트랜지스터 다이의 기계적 부착을 제공하기 위해, 상기 트랜지스터 다이 및 상기 금속 본딩 스택에 열 및/또는 압력을 가하는 단계
    를 포함하고,
    상기 금속 본딩 스택은 니켈의 층에 인접한 주석의 층을 포함하는, 방법.
  35. 제34항에 있어서,
    상기 금속 본딩 스택은 금을 더 포함하고,
    상기 금속 본딩 스택 내의 니켈과 주석의 조합의 중량 퍼센티지는 50 퍼센트 초과이고, 상기 금속 본딩 스택 내의 금의 중량 퍼센티지는 25 퍼센트 미만인, 방법.
  36. 제35항에 있어서,
    상기 금속 본딩 스택 내의 금의 중량 퍼센티지는 10 퍼센트 미만인, 방법.
  37. 제34항에 있어서,
    상기 금속 본딩 스택은 상기 금속 본딩 스택의 주석의 층과 상기 트랜지스터 다이 사이의 배리어 층을 더 포함하는, 방법.
  38. 제37항에 있어서,
    상기 배리어 층은 백금을 포함하는, 방법.
  39. 제34항에 있어서,
    상기 금속 본딩 스택은 제1 방향으로 상기 트랜지스터 다이 상에 적층되고,
    상기 제1 방향에 수직인 제2 방향의 상기 금속 본딩 스택의 가장 긴 치수는 3.5 mm를 초과하는, 방법.
  40. 제34항에 있어서,
    상기 트랜지스터 다이 상에 기판 접촉 층을 형성하는 단계를 더 포함하고,
    상기 금속 본딩 스택은 상기 기판 접촉 층 상에 형성되는, 방법.
  41. 제40항에 있어서,
    상기 기판 접촉 층은 2 μm 내지 8 μm의 두께를 갖는 금 층을 포함하는, 방법.
  42. 제34항에 있어서,
    상기 트랜지스터 다이는,
    기판;
    상기 기판 상의 채널 층; 및
    상기 채널 층 상의 배리어 층
    을 포함하고,
    상기 방법은 상기 기판, 상기 채널 층 및 상기 배리어 층을 관통하는 비아를 형성하는 단계를 더 포함하고,
    상기 트랜지스터 다이 상에 금속 본딩 스택을 형성하는 단계는, 상기 기판의 최하부 표면 상의 상기 금속 본딩 스택의 제1 부분 및 상기 비아의 측벽 상의 상기 금속 본딩 스택의 제2 부분을 형성하는 단계를 포함하는, 방법.
  43. 제42항에 있어서,
    상기 기판은 실리콘 탄화물을 포함하는, 방법.
  44. 제34항에 있어서,
    상기 금속 본딩 스택을 복수의 부분들로 패터닝하는 단계를 더 포함하는, 방법.
  45. 제44항에 있어서,
    상기 금속 본딩 스택의 복수의 부분들이 각각 상기 트랜지스터 다이의 복수의 단자들과 상기 서브마운트 사이에 있도록, 상기 금속 본딩 스택을 갖는 상기 트랜지스터 다이를 상기 서브마운트 상에 배치하는 단계를 더 포함하는, 방법.
  46. 제34항에 있어서,
    상기 트랜지스터 디바이스 구조체의 동작 주파수는 500 MHz 내지 75 GHz인, 방법.
  47. 제34항에 있어서,
    상기 트랜지스터 디바이스 구조체의 전력 출력은 50 W 내지 200 W인, 방법.
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