基于槽栅技术的III族氮化物增强型HEMT及其制备方法
技术领域
本发明涉及一种HEMT器件的制备工艺,特别是一种基于槽栅技术的III族氮化物增强型HEMT及其制备方法。
背景技术
相比于传统硅基MOSFET,基于AGaN/GaN异质结的高电子迁移率晶体管(HighElectron Mobility Transistor,HEMT)具有低导通电阻、高击穿电压、高开关频率等独特优势,从而能够在各类电力转换系统中作为核心器件使用,在节能减耗方面有重要的应用前景,因此受到学术界、工业界的极大重视。然而,由于III族氮化物材料体系的极化效应,一般而言,基于AlGaN/GaN异质结的HEMT均是耗尽型(常开),该类型的器件应用于电路级系统中时,需要设计负极性栅极驱动电路,以实现对器件的开关控制,这极大增加了电路的复杂性与成本。此外,耗尽型器件在失效安全能力方面存在缺陷,因此无法真正实现商业化应用。
为此,研究人员尝试了多种方案,例如其中一种比较简单的方案是基于槽栅技术制备增强型HEMT,即在传统HEMT外延结构基础上,在器件工艺中将栅极下方区域AlGaN势垒层刻蚀掉一部分,当势垒层减薄至一定程度时,栅极区域二维电子气被耗尽;而栅源、栅漏之间区域的二维电子气浓度则维持原有水平,如图1所示。
在进行槽栅刻蚀过程中,由于刻蚀深度小,实现刻蚀深度的准确控制比较难,工艺重复性差。而增强型HEMT中的关键参数—阈值电压与未刻蚀势垒层厚度密切相关,因此导致的直接后果是阈值电压可控性较差。此外,刻蚀过程中还往往会对槽栅区域势垒层表面造成不可避免的损伤,并产生大量表面态,引起栅极漏电增大,从而导致栅极调控能力的下降。因此,槽栅技术制备增强型HEMT要求对势垒层的刻蚀深度精确可控,这极大地增加了槽栅技术的难度,使得该技术的重复性(片与片之间)、均匀性(片内不同区域之间)、稳定性(不同轮工艺之间)难以保证。针对这些问题,研究人员提出了的一种方案是数字氧化/湿法腐蚀技术,即通过氧化势垒层、酸溶液腐氧化层并以此循环,实现势垒层的高精度刻蚀,但由于每个循环的刻蚀深度几乎为单原子层,需要很多次循化才能完成整个刻蚀工艺,因此效率非常低。另一种简单的方案是通过慢速刻蚀,如降低RF Power、降低Source Power等,结合刻蚀时间控制以控制槽栅刻蚀深度,但以刻蚀时间长为代价。此外,为了消弱槽栅刻蚀深度可控性差的影响,通常在器件的结构上做进行一些特殊改进。其中一类重要的槽栅增强型器件结构为MIS沟道HEMT,其基本特征是将槽栅刻蚀至GaN沟道层,以金属—介质—半导体结构形成增强型MIS场效应晶体管特性,同时栅金属在介质层上延伸至槽栅外的势垒层/沟道层异质结上方,形成与增强型MIS场效应晶体管集成在一起的耗尽型HEMT,用以增大器件输出电流。然而该技术也不可避免地存在精确刻蚀势垒层的难点,而刻蚀诱导的沟道层表面损伤则会恶化沟道电子迁移率,从而影响器件的开态电阻特性。
发明内容
本发明的主要目的在于提供一种基于槽栅技术的III族氮化物增强型HEMT及其制备方法,以克服现有技术的不足。
为实现前述发明目的,本发明采用的技术方案包括:
在一些实施例之中提供了一种基于槽栅技术的III族氮化物增强型HEMT,包含主要由作为沟道层的第一半导体层和作为势垒层的第二半导体层组成的异质结以及与所述异质结连接的源电极、栅电极和漏电极,其中所述势垒层中分布有与栅电极配合的槽状结构,并且至少所述栅电极下部设置于所述槽状结构中,其中:
所述第二半导体层与第一半导体层之间还分布有刻蚀终止层,并且,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之所述第二半导体层的组成材料具有更高耐刻蚀性能;
或者,所述第二半导体层内于设定深度处设有刻蚀终止层,并且,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之与第二半导体层内其余部分的组成材料具有更高耐刻蚀性能。
在一些实施例中,所述第二半导体层直接叠设在刻蚀终止层上。
在一些实施例中,所述刻蚀终止层分布在第二半导体层中相对接近第一半导体层的区域内,特别是,所述刻蚀终止层分布在第二半导体层中最为接近第一半导体层的区域内。
在一些实施例中,所述栅电极与刻蚀终止层之间还分布有由所述刻蚀终止层表层的局部区域与选定刻蚀物质反应而原位形成的自然钝化层。
在一些实施例之中提供了基于槽栅技术的III族氮化物增强型HEMT的制备方法,其包括:
在衬底上依次生长形成作为沟道层的第一半导层体以及作为势垒层的第二半导体层,并且于所述第二半导体层内设定深度处设置刻蚀终止层,其中,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之与第二半导体层内其余部分的组成材料具有更高耐刻蚀性能,
或者,在衬底上依次生长形成作为沟道层的第一半导层体、刻蚀终止层和作为势垒层的第二半导体层,其中,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之所述第二半导体层的组成材料具有更高耐刻蚀性能;
在所述第二半导体层上设置图形化掩膜,并对第二半导体层进行刻蚀,从而形成与栅电极配合的槽状结构,且使刻蚀终止层露出;
以及,在由前述步骤形成的器件上设置栅电极。
与现有技术相比,本发明的优点至少在于:通过在HEMT器件的制备过程中外延生长刻蚀终止层,即通过外延生长较高刻蚀选择比的材料,并结合刻蚀技术,以精确控制势垒层的刻蚀深度,减少界面刻蚀损伤,保证栅极区域的工艺稳定性,最大程度确保器件电学特性包括阈值电压、输出电流等不受刻蚀工艺的影响,极大降低槽栅技术的在工艺实施过程中的难度,亦有利于精确制备凹槽型欧姆接触,以实现低温工艺,从而最大程度避免了高温过程对器件表面造成的影响及相关的器件可靠性问题;尤其优选的,在刻蚀工艺作用下,半导体尤其是刻蚀终止层表面能够自然形成钝化层,从而避免了后续因栅介质层沉积工艺而造成的介质层/半导体层界面问题以及由此界面问题而引起的阈值电压漂移等一系列器件可靠性问题。
附图说明
图1是现有技术中基于槽栅技术制备增强型HEMT的原理图;
图2a是本发明实施例1中一种HEMT的外延结构示意图;
图2b是图2a所示外延结构中势垒层中Al组分的变化示意图;
图3是于图1所示外延结构上形成凹槽型源、漏电极的示意图;
图4是对图3所示器件进行氧化层腐蚀的示意图;
图5是在图4所示器件上形成源、漏欧姆接触的示意图;
图6是对图5所示器件进行有源区隔离的示意图;
图7是在图6所示器件上形成钝化层的示意图;
图8是在图7所示器件上形成栅极开窗的示意图;
图9是在图8所示器件上刻蚀槽栅的示意图;
图10是在图9所示器件上形成栅介质层的示意图;
图11是在图10所示器件上形成栅电极金属层的示意图;
图12是在图11所示器件上进行源、漏欧姆接触开窗的示意图;
图13是在图12所示器件上形成引线电极的示意图;
图14a是本发明实施例2中一种HEMT的外延结构示意图;
图14b是图14a所示外延结构中势垒层中Al组分的变化示意图;
图15是本发明实施例2中HEMT器件的结构示意图;
图16a是本发明实施例3中一种HEMT的外延结构示意图;
图16b是图16a所示外延结构中势垒层中Al组分的变化示意图;
图17是本发明实施例3中HEMT器件的结构示意图;
图18a是本发明实施例4中一种HEMT的外延结构示意图;
图18b是图18a所示外延结构中势垒层中Al组分的变化示意图;
图19是本发明实施例4中HEMT器件的结构示意图。
具体实施方式
本发明的一个方面提供了一种基于槽栅技术的III族氮化物增强型HEMT。
在一些实施例中,所述基于槽栅技术的III族氮化物增强型HEMT包含主要由作为沟道层的第一半导体层和作为势垒层的第二半导体层组成的异质结以及与所述异质结连接的源电极、栅电极和漏电极(亦可简称源极、栅极、漏极),其中所述势垒层中分布有与栅电极配合的槽状结构,并且至少所述栅电极下部设置于所述槽状结构中。
在一些实施例中,所述第二半导体层与第一半导体层之间还分布有刻蚀终止层,并且,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之所述第二半导体层的组成材料具有更高耐刻蚀性能。
亦即,对于选定刻蚀物质,所述刻蚀终止层的组成材料较之所述第二半导体层的组成材料具有更高耐刻蚀性能。
在一些实施例中,所述第二半导体层直接叠设在刻蚀终止层上。
在一些实施例中,所述刻蚀终止层也可设于第二半导体层内的设定深度处,并且,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之与第二半导体层内其余部分的组成材料具有更高耐刻蚀性能。
在一些实施例中,所述刻蚀终止层也可分布在第二半导体层中相对接近第一半导体层的区域内,特别是分布在第二半导体层中最为接近第一半导体层的区域内。
换言之,在一些实施例中,所述第二半导体层中的部分层面,特别是其与第一半导体层接近的区域系直接作为刻蚀终止层,在保证二维电子气具有优良电学特性的前提下,其所含Al组分亦可以是外延生长z方向的各种函数。
亦即,对于选定刻蚀物质,所述第二半导体层中与第一半导体层临近的区域的组成材料较之所述第二半导体层的其余部分的组成材料具有更高耐刻蚀性能。
在一些实施例中,所述第二半导体层中还可设置与源电极和/或漏电极配合的凹槽结构。
在一些较为优选的实施例中,所述栅电极和/或源电极和/或漏电极与刻蚀终止层之间还分布有由所述刻蚀终止层表层的局部区域与选定刻蚀物质反应而原位形成的自然钝化层,例如,氧化铝材质的自然钝化层等。
其中,所述的选定刻蚀物质可以是干法刻蚀或湿法刻蚀中常用的各类物质,优选采用干法刻蚀工艺,例如IBE(Ion Beam Etch,离子束刻蚀)、ICP(Inductive CoupledPlasma,电感耦合等离子体)等。
在一些实施例中,所述选定刻蚀物质至少可优选自含有氧的刻蚀气体,但不限于此。
其中,所述势垒层的组成材料至少可选自AlxInyGazN,0<x≤1,0≤y≤1,(x+y+z)=1,但不限于此。
其中,所述沟道层的组成材料可包括GaN、InGaN、AlGaN、AlInN、AlInGaN中的任意一种或两种以上的组合,但不限于此。
其中,所述刻蚀终止层的组成材料包括AlN、SiNx(0<x≤3)、AlxGa1-xN(0<x<1)中的任意一种或两种以上的组合,但不限于此。
在一些较为优选的实施例中,所述势垒层的组成材料选自AlxInyGazN,0<x≤1,0≤y≤1,(x+y+z)=1,其中沿着逐渐远离第一半导体层的方向,x总体呈减小的趋势(其中某些层面可能保持不变或略有增长)。其减小方式可以是线性减小、非线性减小、台阶式减小、超晶格式减小、多层类超晶格结构式减小等等。
在一些实施例中,所述异质结还包括分布于第一半导体层和第二半导体层之间的插入层。
其中,所述插入层的组成材料可包括AlN、AlInN、AlInGaN中的任意一种或两种以上的组合,但不限于此。
在一些实施例中,所述源电极、栅电极与所述异质结之间形成欧姆接触,而所述栅电极与异质结之间还分布有栅介质层和/或钝化层。
其中,所述栅介质层、钝化层的组成材料可选自氧化铝(Al2O3)、SiNx(0<x≤3)等。
在一些实施例中,所述HEMT还包括衬底,所述衬底与异质结之间还分布有缓冲层。
其中,所述衬底可以为蓝宝石、碳化硅、氮化镓、氮化铝等衬底,但不限于此。
其中,所述缓冲层的材质可以是业界习用的,例如可以为GaN、AlGaN等
前述源电极、漏电极、栅电极等的材质可以是业界习用的,例如可以是W、Ni、Au等。
本发明的一个方面还提供了一种基于槽栅技术的III族氮化物增强型HEMT的制备方法。
在一些实施例中,所述制备方法包括:
在衬底上依次生长形成作为沟道层的第一半导层体以及作为势垒层的第二半导体层,并且于所述第二半导体层内设定深度处设置刻蚀终止层,其中,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之与第二半导体层内其余部分的组成材料具有更高耐刻蚀性能,
或者,在衬底上依次生长形成作为沟道层的第一半导层体、刻蚀终止层和作为势垒层的第二半导体层,其中,相对于选定刻蚀物质,所述刻蚀终止层的组成材料较之所述第二半导体层的组成材料具有更高耐刻蚀性能;
在所述第二半导体层上设置图形化掩膜,并对第二半导体层进行刻蚀,从而形成与栅电极配合的槽状结构,且使刻蚀终止层露出;
以及,在由前述步骤形成的器件上设置栅电极。
在一些实施例中,所述制备方法也可包括:在所述第二半导体层上设置图形化掩膜,并对第二半导体层进行刻蚀,从而形成与栅电极配合的槽状结构,且在刻蚀终止层露出时停止刻蚀,特别是在所述刻蚀物质与刻蚀终止层表层的局部区域反应而原位形成自然钝化层后自动停止刻蚀。
在一些实施例中,所述制备方法也可包括:在所述第二半导体层上设置图形化掩膜,并对第二半导体层进行刻蚀,从而形成与源、漏电极欧姆接触配合的槽状结构。优选的,在刻蚀形成与源、漏电极欧姆接触配合的槽状结构时,刻蚀动作在刻蚀终止层露出时终止,特别是在所述刻蚀物质与刻蚀终止层表层的局部区域反应而原位形成自然钝化层后自动停止。
其中,藉由刻蚀终止层,可精确制备凹槽型欧姆接触,并可实现低温工艺,而无需像常规欧姆接触制备技术那样进行800℃以上的高温退火过程,如此也不会导致因高温过程对表面造成的严重影响(例如形成N空位、生成氧化层、引起Gate-first工艺中的SiNx厚层在退火过程中产生裂纹等),从而最大程度避免了高温过程对器件表面造成的影响及相关的器件可靠性问题,并有助于实现Gate-first的工艺。
在一些较为具体的实施例中,所述制备方法还可包括:在衬底上依次生长形成第一半导层体、第二半导体层后,在形成的器件上制作源、漏电极,并进行有源区隔离,之后生长覆盖所述源、漏电极及第二半导体层的钝化层,并在所述钝化层上加工形成栅窗口区,然后设置覆盖所述钝化层的图形化掩膜,并自从图形化掩膜中露出的栅窗口区对第二半导体层进行刻蚀,形成所述槽状结构,再至少于所述槽状结构的内壁上设置栅介质层,其后制作栅电极。
在一些更为具体的实施例中,所述制备方法也可包括:在第二半导体层上设置图形化掩膜,并对第二半导体层进行刻蚀而形成与源电极和/或漏电极配合的槽状结构,之后在形成的器件上制作形成低温(例如,100~700℃)欧姆接触的源电极和/或漏电极。
在一些实施例中,所述制备方法还可包括:在第一半导体层和第二半导体层之间生长形成插入层。
在一些实施例中,所述制备方法还可包括:在衬底与异质结之间生长形成缓冲层。
在一些实施例中,所述制备方法还可包括对钝化层和/或介质层中与源、漏电极相应区域进行刻蚀而形成窗口区等的操作,以便后续设置引线电极等。
所述制备方法中,所述势垒层、沟道层、刻蚀终止层、插入层、栅介质层、钝化层、自然钝化层、缓冲层、衬底等的组成材料等可均如前文所示。
在所述制备方法中所涉及到的刻蚀工艺中,所采用的掩膜不仅仅限于光刻胶等,其他介质层例如SiO2、Si3N4等均可以实现掩膜功能。
另外,在所述制备方法中涉及的各种外延生长、物理或化学沉积工艺,微加工工艺等,若非特别说明,则均可采用业界已知的合适方式。
本发明在材料外延层面通过外延生长刻蚀终止层,结合刻蚀工艺,有效解决HEMT芯片工艺中槽栅精确刻蚀、高温欧姆接触、刻蚀损伤等问题,对增强型HEMT有源区进行有效保护,提高增强型HEMT器件性能与可靠性。同时,通过合适的刻蚀工艺,在刻蚀工艺中原位完成半导体表面的自然钝化层形成,从而避免了后续因栅介质层沉积工艺而造成的介质层/半导体层界面问题以及由此界面问题而引起的阈值电压漂移等一系列器件可靠性问题。
以下结合若干实施例及附图本发明的技术方案作更为具体的解释说明。又及,在如下实施例之中所采用的各种产品结构参数、各种反应参与物及工艺条件均是较为典型的范例,但经过本案发明人大量试验验证,于上文所列出的其它不同结构参数、其它类型的反应参与物及其它工艺条件也均是适用的,并也均可达成本发明所声称的技术效果。
实施例1该HEMT的结构包括形成于衬底上的缓冲层、AlxGa1-xN/GaN异质结(x=0.1~0.4)、刻蚀终止层、钝化层、源电极(简称源极)、漏电极(简称漏极)、栅电极(简称栅极)等。其中,衬底可以为蓝宝石、碳化硅、氮化镓、氮化铝等衬底,但不限于此。而缓冲层的材质可以是业界习用的,例如可以为GaN、AlGaN等。
在势垒层中,Al组分随生长z方向呈台阶变化,高Al组分AlGaN(Al0.4Ga0.6N)作为刻蚀终止层。
本实施例提供的一种制备该HEMT的方法可以包括如下步骤:
S1、MOCVD外延生长基于AlGaN/GaN异质结的HEMT。其中,AlGaN势垒层Al组分x沿外延生长z方向依次为40%、30%、20%、10%,势垒层厚度为5~30nm,刻蚀终止层Al0.4Ga0.6N厚度为1~8nm;AlN插入层约为1nm;GaN沟道层为50~200nm。HEMT外延结构如图2所示。
S2、刻蚀源、漏欧姆接触凹槽。采用光刻胶AZ5214作掩膜,采用ICP(InductiveCoupled Plasma,电感耦合等离子体)刻蚀技术对势垒层进行刻蚀。刻蚀气体中,氧气含量体积比占2%~70%,刻蚀速率控制在5~200nm/min。通过Al0.4Ga0.6N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N刻蚀终止层的厚度可以控制在1~8nm,生成氧化层Al2O3厚度约0.5~5nm,如图3所示。
S3、源、漏欧姆接触凹槽区域表面氧化层腐蚀。采用湿法腐蚀工艺,包括BOE、HCl溶液等等,将刻蚀工艺中形成的氧化层腐蚀,如图4所示。
S4、源漏欧姆接触。采用电子束蒸发技术,制备条件:金属Ti/Al/Ni/Au,厚度为20nm/130nm/50nm/150nm。低温退火条件为100~700℃,30~50s,氮气气氛,如图5所示。
S5、有源区隔离。采用N离子注入技术进行隔离,离子注入能量为150~400KeV离子注入,注入离子剂量1012~1014/cm2,注入深度为超过缓冲层50~250nm左右,如图6所示。
S6、钝化层沉积。通过PECVD、ICP-CVD、LPCVD等介质层沉积技术,进行SiNx钝化层沉积,厚度50~500nm,如图7所示。
S7、栅极开窗。以光刻胶AZ5214为掩膜(1~2μm)通过RIE(Reactive Ion Etch,反应离子刻蚀)对SiNx进行刻蚀,实现栅极开窗,如图8所示。
S8、刻蚀槽栅。在“栅极开窗”的基础上,继续采用光刻胶AZ5214作掩膜,采用ICP(Inductive Coupled Plasma,电感耦合等离子体)刻蚀技术对势垒层进行刻蚀。刻蚀气体中,氧气含量体积比占2%~70%,刻蚀速率控制在5~200nm/min。通过Al0.4Ga0.6N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N刻蚀终止层的厚度可以控制在1~8nm,槽栅宽度1~4μm,生成氧化层Al2O3厚度约0.5~5nm,如图9所示。
S9、栅介质层沉积。除去光刻胶,通过ALD(Atom Layer Deposition,原子层沉积)技术,进行栅介质层Al2O3沉积,厚度为2~50nm,如图10所示。
S10、栅极金属沉积。采用电子束蒸发技术,制备条件:金属Ni/Au,厚度为50nm/250nm,如图11所示。
S11、源、漏欧姆接触开窗。以光刻胶AZ5214为掩膜(1~2μm),通过等离子体刻蚀(在本实施例中,含氯的等离子体刻蚀Al2O3,含氟的等离子体刻蚀SiNx),实现源、漏欧姆接触开窗,如图12所示。
S12、引线电极。制备条件:金属Ni/Au,厚度为50nm/400nm,如图13所示。
实施例2该HEMT的结构包括形成于衬底上的缓冲层、AlxGa1-xN/GaN异质结(x=0.1~0.4)、刻蚀终止层、钝化层、源电极(简称源极)、漏电极(简称漏极)、栅电极(简称栅极)等。其中,衬底可以为蓝宝石、碳化硅、氮化镓、氮化铝等衬底,但不限于此。而缓冲层的材质可以是业界习用的,例如可以为GaN、AlGaN等。
在势垒层中,Al组分随生长z方向呈台阶与线性组合变化,高Al组分AlGaN(Al0.4Ga0.6N)作为刻蚀终止层。
本实施例提供的一种制备该HEMT的方法可以包括如下步骤:
S1、MOCVD外延生长基于AlGaN/GaN异质结的HEMT。其中,AlGaN势垒层Al组分x沿外延生长z方向首先保持为40%;然后,Al组分沿外延生长z方向首先呈线性变化,Al组分变化范围为40%至10%。势垒层厚度为5~30nm,刻蚀终止层Al0.4Ga0.6N厚度为1~8nm;AlN插入层约为1nm;GaN沟道层为50~200nm。HEMT外延结构如图14a-图14b所示。
S2~S12:同实施例1中S2~S12。在“刻蚀源、漏欧姆接触凹槽”中,通过Al0.4Ga0.6N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N刻蚀终止层的厚度可以控制在1~8nm,同时,通过含氧气的刻蚀气体,生成氧化层Al2O3厚度控制在0.5~5nm,并采用湿法腐蚀工艺,包括BOE、HCl溶液等等,将该氧化层腐蚀。在“刻蚀槽栅”中,通过Al0.4Ga0.6N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N刻蚀终止层的厚度可以控制在1~8nm,槽栅宽度1~4μm。同时,通过含氧气的刻蚀气体,生成氧化层Al2O3厚度控制在0.5~5nm。完成整个芯片工艺后的器件如图15所示。
实施例3该HEMT的结构包括形成于衬底上的缓冲层、AlxGa1-xN/GaN异质结(x=0.1~0.4)、刻蚀终止层、钝化层、源电极(简称源极)、漏电极(简称漏极)、栅电极(简称栅极)等。其中,衬底可以为蓝宝石、碳化硅、氮化镓、氮化铝等衬底,但不限于此。而缓冲层的材质可以是业界习用的,例如可以为GaN、AlGaN等。
在势垒层中,Al组分随生长z方向呈台阶与非线性组合变化,高Al组分AlGaN(Al0.4Ga0.6N)作为刻蚀终止层。
本实施例提供的一种制备该HEMT的方法可以包括如下步骤:
S1、MOCVD外延生长基于AlGaN/GaN异质结的HEMT。其中,AlGaN势垒层Al组分x沿外延生长z方向首先保持为40%;然后,Al组分沿外延生长z方向首先呈非线性变化,Al组分变化范围为40%至10%。势垒层厚度为5~30nm,刻蚀终止层Al0.4Ga0.6N厚度为1~8nm;AlN插入层约为1nm;GaN沟道层为50~200nm。HEMT外延结构如图16a-图16b所示。
S2~S12:同实施例1中S2~S12。在“刻蚀源、漏欧姆接触凹槽”中,通过Al0.4Ga0.6N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N刻蚀终止层的厚度可以控制在1~8nm,同时,通过含氧气的刻蚀气体,生成氧化层Al2O3厚度控制在0.5~5nm,并采用湿法腐蚀工艺,包括BOE、HCl溶液等等,将该氧化层腐蚀。在“刻蚀槽栅”中,通过Al0.4Ga0.6N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N刻蚀终止层的厚度可以控制在1~8nm,槽栅宽度1~4μm。同时,通过含氧气的刻蚀气体,生成氧化层Al2O3厚度控制在0.5~5nm。完成整个芯片工艺后的器件如图17所示。
实施例4该HEMT的结构包括形成于衬底上的缓冲层、AlGaN/GaN异质结、刻蚀终止层、钝化层、源电极(简称源极)、漏电极(简称漏极)、栅电极(简称栅极)等。其中,衬底可以为蓝宝石、碳化硅、氮化镓、氮化铝等衬底,但不限于此。而缓冲层的材质可以是业界习用的,例如可以为GaN、AlGaN等。
其中,势垒层为多层异质结结构,高Al组分AlGaN作为刻蚀终止层(Al0.4Ga0.6N/Al0.5Ga0.5N)。
本实施例提供的一种制备该HEMT的方法可以包括如下步骤:
S1、MOCVD外延生长基于AlGaN/GaN异质结的HEMT,参阅图18a。其中,AlGaN势垒层Al组分x沿外延生长z方向变化如图18b所示。势垒层厚度为5~30nm;AlN插入层约为1nm;GaN沟道层为50~200nm。
S2~S12:同实施例1中S2~S12。在“刻蚀源、漏欧姆接触凹槽”中,通过Al0.4Ga0.6N/Al0.5Ga0.5N刻蚀终止层控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N/Al0.5Ga0.5N刻蚀终止层的厚度可以控制在1~8nm,同时,通过含氧气的刻蚀气体,生成氧化层Al2O3厚度控制在0.5~5nm,并采用湿法腐蚀工艺,包括BOE、HCl溶液等等,将该氧化层腐蚀。在“刻蚀槽栅”中,势垒层中高Al组分AlGaN,通过Al0.4Ga0.6N/Al0.5Ga0.5N控制势垒层的刻蚀深度,剩余Al0.4Ga0.6N/Al0.5Ga0.5N刻蚀终止层的厚度可以控制在1~8nm,槽栅宽度1~4μm。同时,通过含氧气的刻蚀气体,生成氧化层Al2O3厚度控制在0.5~5nm。完成整个芯片工艺后的器件如图19所示。
需要说明的是,在本文中,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本发明的具体实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。