CN103715084A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本发明涉及制造半导体器件的方法和半导体器件。制造半导体器件的方法包括:在衬底上依次层叠并形成电子渡越层、电子供给层、蚀刻停止层以及p型膜，该p型膜由包含Al的掺杂有实现p型的杂质元素的氮化物半导体材料形成，该蚀刻停止层由包含GaN的材料形成;通过干法蚀刻来移除在除待形成栅电极的区域以外的区域中的p型膜，以在待形成栅电极的区域中形成p型层，在观察到干法蚀刻中的等离子体发射时进行干法蚀刻，在干法蚀刻开始之后且没有观察到源自Al的等离子体发射时停止干法蚀刻;以及在p型层上形成栅电极。

Description

制造半导体器件的方法和半导体器件
技术领域
本文所讨论的实施方案的一些方面涉及制造半导体器件的方法和半导体器件。
背景技术
作为氮化物半导体的GaN、AlN或InN以及由其混合晶体构成的材料等均具有较高的饱和电子速度或较宽的带隙，并且被研究用于较高耐压或较高输出的电子器件。对于较高耐压或较高输出的电子器件，开发了用于场效应晶体管(FET)、特别是用于高电子迁移率晶体管(HEMT)的技术。
对于使用氮化物半导体的HEMT，以如下方式设置结构:其中电子渡越层由GaN形成，电子供给层由AlGaN形成。在具有这种结构的HEMT中，由于GaN与AlGaN之间的晶格常数差引起的畸变(即压电极化)，生成较高浓度的二维电子气(2DEG)，使得可以得到具有较高效率和较高输出的半导体器件。
同时，在具有以电子渡越层由GaN形成并且电子供给层由AlGaN形成的方式设置的结构的HEMT中生成较高浓度的2DEG，所以具有难以实现常断状态的问题。为了解决这样的问题，公开了如下方法:其移除在待形成栅电极的区域中的电子供给层的一部分，使得形成凹部以消除在栅电极正下方的2DEG(例如，日本专利公开特许公报第2009-076845号)。此外，公开了如下方法:其在栅电极与电子供给层之间形成p-GaN层，使得抑制在栅电极正下方生成2DEG，从而实现常断状态(例如，日本专利公开特许公报第2007-019309号)。
然而，在用于形成凹部的方法中，在形成凹部时由蚀刻引起的损伤甚至可能施加到电子渡越层的附近，从而可能由于导通电阻的增加、泄漏电流的增加等而降低HEMT的特性。
此外，当在电子供给层与栅电极之间形成p-GaN层时，通常通过如下方法来形成p-GaN层:在电子供给层的整个表面上形成p-GaN膜，并且随后通过干法蚀刻来移除在除待形成栅电极的区域以外的区域中的p-GaN膜。然而，GaN是可能非常难以对其应用干法蚀刻的材料，并且也不可能以AlGaN与GaN之间的较高选择比进行蚀刻，使得可能难以仅移除p-GaN层。因此，在应该移除p-GaN层的区域中可能保留有p-GaN层的一部分，或者在应该移除p-GaN层的区域中可能移除电子供给层的一部分。在这样的情况中的任一种情况下，导通电阻可能增加，使得可能降低HEMT的特性。此外，如果干法蚀刻中的蚀刻不规则性可能引起电子供给层等的厚度偏差，则也可能引起HEMT的特性的不规则性，使得可能降低其成品率。
因此，期望一种用于制造半导体器件的方法，该方法能够仅移除在除待形成栅电极的区域以外的区域中的p型层如p-GaN层而不移除电子供给层，并且期望由此所制造的半导体器件。
发明内容
根据实施方案的一个方面，制造半导体器件的方法包括:在衬底上依次层叠并形成电子渡越层、电子供给层、蚀刻停止层以及p型膜，该p型膜由包含Al的掺杂有实现p型的杂质元素的氮化物半导体材料形成，该蚀刻停止层由包含GaN的材料形成;通过干法蚀刻来移除在除待形成栅电极的区域以外的区域中的p型膜，以在待形成栅电极的区域中形成P型层，在观察到干法蚀刻中的等离子体发射时进行干法蚀刻，在开始干法蚀刻之后且未观察到源自Al的等离子体发射时停止干法蚀刻;以及在p型层上形成栅电极。
附图说明
图1是第一实施方案中的半导体器件的结构图;
图2A、图2B和图2C是第一实施方案中的半导体器件的制造工艺图(1);
图3A和图3B是第一实施方案中的半导体器件的制造工艺图(2);
图4是用于进行干法蚀刻的器件的结构图;
图5是第一实施方案中的干法蚀刻工艺的示意图;
图6是第二实施方案中的半导体器件的结构图;
图7A、图7B和图7C是第二实施方案中的半导体器件的制造工艺图(1);
图8A和图8B是第二实施方案中的半导体器件的制造工艺图(2);
图9是第二实施方案中的干法蚀刻工艺的示意图;
图10是第三实施方案中的分立封装半导体器件的示意图;
图11是第三实施方案中的PFC(功率因子校正电路)电路的电路图;
图12是第三实施方案中的电源装置的电路图;以及
图13是第三实施方案中的高功率放大器的结构图。
具体实施方式
下面将描述用于实现本发明的实施方案。另外，将提供相同的附图标记来表示相同的构件等，并且将省略其描述。
[第一实施方案]
(半导体器件)
将描述第一实施方案中的半导体器件。本实施方案中的半导体器件是具有图1所示结构的HEMT。
具体地，在由半导体等构成的衬底11上形成有成核层12、缓冲层13、电子渡越层21、间隔层22、电子供给层23以及蚀刻停止层24。从而，在电子渡越层21中在电子渡越层21与间隔层22之间的界面附近生成2DEG21a。此外，在蚀刻停止层24上的待形成栅电极31的区域中形成有p型层25，并且在p型层25上形成有栅电极31。此外，在蚀刻停止层24上形成有源电极32和漏电极33。此外，通过移除在用于形成源电极32和漏电极33的区域中的蚀刻停止层24，可以将源电极32和漏电极33形成为接触电子供给层23。
在本实施方案中，虽然SiC衬底用于衬底11，但是可以使用Si(硅)衬底、蓝宝石衬底、GaN衬底等，并且还可以使用导电衬底、半绝缘衬底和绝缘衬底中的任一种衬底。成核层12由AlN形成，并且缓冲层13由AlGaN形成。电子渡越层21由具有约3μm的厚度的i-GaN形成，并且间隔层22由具有约5nm的厚度的i-AlGaN形成。电子供给层23由如下n-AlGaN形成:其具有约30nm的厚度并且以约5×1018cm-3的浓度掺杂有作为实现n型的杂质元素的Si。蚀刻停止层24由具有约5nm的厚度的i-GaN形成。p型层25由如下p-Al0.05Ga0.95N形成:其具有约50nm的厚度并且以约4×1019cm-3的浓度掺杂有作为实现p型的杂质元素的Mg。另外，p型层25由p-AlXGa1-XN形成，其中X的值为0＜X≤0.1。
此外，间隔层22和电子供给层23可以由InAlN形成，其中例如间隔层22可以由i-In0.17Al0.83N形成并且电子供给层23可以由n-In0.17Al0.83N形成。此外，除Mg以外，可以将Be用作实现p型的杂质元素。
(用于制造半导体器件的方法)
接下来，将基于图2A、图2B、图2C、图3A和图3B来描述用于制造本实施方案中的半导体器件的方法。
首先，如图2A所示，在衬底11上依次层叠并形成氮化物半导体层，如成核层12、缓冲层13、电子渡越层21、间隔层22、电子供给层23、蚀刻停止层24和p型膜25t。在本实施方案中，通过基于金属有机气相外延(MOVPE)的外延生长来形成这样的氮化物半导体层。
具体地，成核层12由AlN形成，并且缓冲层13由AlGaN形成。电子渡越层21由具有约3μm的厚度的i-GaN形成，并且间隔层22由具有约5nm的厚度的i-Al0.3Ga0.7N形成。电子供给层23由如下n-Al0.3Ga0.7N形成:其具有约30nm的厚度并且以约5×1018cm-3的浓度掺杂有作为实现n型的杂质元素的Si。蚀刻停止层24由具有约5nm的厚度的i-GaN形成。另外，蚀刻停止层24可以是n型或可以是p型。
p型膜25t由如下p-Al0.05Ga0.95N形成:其具有约50nm的厚度并且以约4×1019cm-3的浓度掺杂有作为实现p型的杂质元素的Mg。另外，p型膜25t由p-AlXGa1-XN形成，其中X的值为0＜X≤0.1。在本实施方案中，p型膜25t由包含Al的材料形成，原因是终点是通过源自Al的等离子体发射来检测的，但包含超过需要的Al不是优选的，原因是由此可能影响HEMT的特性。因此，p型膜25t形成为使得X的值小于或等于0.1。
当通过MOVPE来外延生长氮化物半导体层时，三甲基镓(TMG)用于Ga的原料气体，三甲基铝(TMA)用于Al的原料气体，以及氨(NH3)用于N的原料气体。此外，硅烷(SiH4)用于掺杂为实现n型的杂质元素的Si的原料气体，并且环戊二烯基镁(CP2Mg)用于掺杂为实现p型的杂质元素的Mg的原料气体。将待进料至室中的这样的原料气体的进料速率调节为使得可以形成具有期望组成比的氮化物半导体层。此外，在氢(H2)作为载气的情况下将这样的原料气体进料至MOVPE装置的室中。
随后，在p型膜25t上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得形成在待形成元件隔离区的区域中具有开口的未示出抗蚀剂图案。随后，对在未形成抗蚀剂图案的区域中的氮化物半导体层进行使用含氯气体的干法蚀刻或离子注入，使得形成图中未示出的元件隔离区。随后，通过有机溶剂等移除抗蚀剂图案。
然后，如图2B所示，在待形成p型层25的区域中的p型膜25t上形成抗蚀剂图案51。具体地，在p型膜25t上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得在待形成p型层25的区域即待形成栅电极31的区域中形成抗蚀剂图案51。
然后，通过干法蚀刻来移除在未形成有抗蚀剂图案51的区域中的p型膜25t，使得在已形成有抗蚀剂图案51的区域中形成p型层25，如图2C所示。
对于这样的干法蚀刻，使用如图4所示的干法蚀刻装置。这样的干法蚀刻生成用于进行干法蚀刻的等离子体，并且在本实施方案中，这样的干法蚀刻可以被描述为等离子体蚀刻。对于这样的等离子体蚀刻，可以提供例如反应性离子蚀刻(RIE)等。在本实施方案中，将具有形成在已形成有p型层25的区域中的抗蚀剂图案的衬底11放置在干法蚀刻装置的室100中并且将蚀刻气体引入室100中，使得生成等离子体101以进行蚀刻。在室100上设置观察口102，其中可以通过观察口102来观察室100内的等离子体101。
将这样的干法蚀刻装置与作为等离子体发射光谱装置的等离子体发射光谱终点监视器110相连。在等离子体发射光谱终点监视器110中，可以分析由于等离子体发射而包含在等离子体中的元素的种类。因此，通过观察口102由在等离子体发射光谱终点监视器110中的光接收部111来接收来自等离子体101的等离子体发射的光，并且基于所接收到的等离子体发射的光可以知道等离子体101中所包含的元素的种类。另外，控制部120连接至等离子光谱终点监视器110，并且控制部120还可以进行干法蚀刻装置的控制。
在本实施方案中，在通过等离子体发射光谱终点监视器110观察到来自室100中的等离子体101的等离子体发射时，进行用于形成p型层25的干法蚀刻。具体地，当观察到源自在室100中生成的等离子体101中的Al的等离子体发射的强度时，进行干法蚀刻。
将基于图5更详细地描述这样的干法蚀刻工艺。图5示出在本实施方案中通过等离子体发射光谱终点监视器110所观察到的源自Al的等离子体发射的时间变化。
首先，当生成等离子体101以在如图2B所示的已形成有抗蚀剂图案51的面上进行干法蚀刻时，移除在未形成抗蚀剂图案51的区域中的p型膜25t。p型膜25t由p-Al0.05Ga0.95N形成，并且因此包含Al。因此，当通过干法蚀刻移除p型膜25t时，在等离子体发射光谱终点监视器110中观察到源自Al的等离子体发射，如图5所示。
随后，随着移除在未形成抗蚀剂图案51的区域中的p型膜25t，开始对在p型膜25t下方形成的蚀刻停止层24进行蚀刻。蚀刻停止层24由i-GaN形成，并且因此未包含Al。因此，在等离子体发射光谱终点监视器110中未观察到源自Al的等离子体发射，如图5所示。因而，不再观察到源自Al的等离子体发射的情况为停止干法蚀刻的终点。
从而，可以充分地移除在未形成抗蚀剂图案51的区域中的p型膜25t，并且可以在已形成抗蚀剂图案51的区域中形成p型层25，如图2C所示。此外，在未形成有抗蚀剂图案51的区域中露出蚀刻停止层24的情况下停止干法蚀刻。因此，通过干法蚀刻未对在蚀刻停止层24下方形成的电子供给层23进行蚀刻并且未损坏电子供给层23。
在本实施方案中，可以使在已形成有p型层25的区域的正下方不存在2DEG21a，而未减少在未形成有p型层25的区域正下方的2DEG21a。因此，可以得到具有较低导通电阻的常断型HEMT。此外，本实施方案中的p型膜25t由包含Al的材料形成，原因是终点是基于在等离子体发射光谱终点监视器110中是否检测到源自Al的等离子体发射来确定的。然而，p型膜25t优选地由组成比为X的值处于0＜X≤0.1的p-AlXGa1-XN形成，原因是当Al的组成较大时可能降低特性。
此外，蚀刻停止层24的膜厚度优选地为大于或等于5nm且小于或等于15nm，以在电子供给层23不受干法蚀刻影响的同时充分移除在未形成有抗蚀剂图案51的区域中的p型膜25t。如果蚀刻停止层24的膜厚度小于5nm，则在充分移除在未形成有抗蚀剂图案51的区域中的p型膜25t之前，由于蚀刻的不规则性等，所以可能移除蚀刻停止层24或者还可能移除电子供给层23的一部分。此外，如果蚀刻停止层24较厚，则形成p型层25的效果可能会减弱并且可能难以形成常断型，所以蚀刻停止层24的膜厚度优选地为小于或等于15nm。
另外，可以根据需要对蚀刻停止层24进行过蚀刻。此外，即使在未形成有抗蚀剂图案51的区域上保留蚀刻停止层24的一部分，也不影响HEMT的特性。随后，通过有机溶剂等移除抗蚀剂图案51使得可以得到如图2C所示的结构。
然后，在蚀刻停止层24上形成源电极32和漏电极33，如图3A所示。
具体地，在p型层25和蚀刻停止层24上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得形成在用于形成源电极32和漏电极33的区域中具有开口的抗蚀剂图案。随后，通过真空沉积来膜形成由Ta/Al形成的金属层叠膜(膜厚度，Ta:200nm且Al:200nm)，并且之后将其浸没在有机溶剂中，使得通过剥离将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除。从而,由剩余的金属层叠膜形成源电极32和漏电极33。随后，在氮气氛中、在400℃至1000℃的温度下(例如在550℃的温度下)进行热处理，使得提供欧姆接触。另外，当在未进行热处理的情况下可以提供欧姆接触时，可以不进行热处理。另外，Ta/Al的描述是指其中下层为Ta且上层为Al的双层金属层叠膜。此外，当形成源电极32和漏电极33时，可以在移除用于形成源电极32和漏电极33的区域中的电子供给层23的一部分和蚀刻停止层24之后形成源电极32和漏电极33。
然后，如图3B所示，在p型层25上形成栅电极31。
具体地，在p型层25和蚀刻停止层24上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得形成在待形成栅电极31的区域中具有开口的抗蚀剂图案。随后，通过真空沉积来膜形成由Ni/Au形成的金属层叠膜(膜厚度，Ni:30nm并且Au:400nm)，并且之后将其浸没在有机溶剂中，使得通过剥离将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除。从而，由在p型层25上剩余的金属层叠膜形成栅电极31。随后，可以根据需要进行热处理。
栅电极31、源电极32和漏电极33可以是除上述那些材料以外的金属材料的组合，可以是除上述那些结构以外的结构，并且可以由单层金属膜形成。此外，对于用于形成栅电极31、源电极32和漏电极33的方法，可以通过除上述那些方法以外的方法进行栅电极31、源电极32和漏电极33的形成。
如上所述，可以制造本实施方案中的半导体器件。
[第二实施方案]
(半导体器件)
接下来，将描述第二实施方案中的半导体器件。本实施方案中的半导体器件为具有图6所示的结构的HEMT。
具体地，在由半导体等构成的衬底11上形成成核层12、缓冲层13、电子渡越层21、间隔层22、电子供给层23和蚀刻停止层24。从而，在电子渡越层21中在电子渡越层21与间隔层22之间的界面附近生成2DEG21a。此外，在蚀刻停止层24上待形成栅电极31的区域中层叠并形成第一p型层225和第二p型层226，并且在第二p型层226上形成栅电极31。另外，在蚀刻停止层24上形成源电极32和漏电极33。另外，通过移除在用于形成源电极32和漏电极33的区域中的蚀刻停止层24，可以将源电极32和漏电极33形成为接触电子供给层23。
在本实施方案中，虽然SiC衬底用于衬底11，但是可以使用Si衬底、蓝宝石衬底、GaN衬底等，并且还可以使用导电衬底、半绝缘衬底和绝缘性衬底中的任一种衬底。成核层12由AlN形成，并且缓冲层13由AlGaN形成。电子渡越层21由具有约3μm的厚度的i-GaN形成，并且间隔层22由具有约5nm的厚度的i-Al0.3Ga0.7N形成。电子供给层23由如下n-Al0.3Ga0.7N形成:其具有约30nm的厚度并且以约5×1018cm-3的浓度掺杂有作为实现n型的杂质元素的Si。蚀刻停止层24由具有约5nm的厚度的i-GaN形成。第一p型层225由如下p-Al0.05Ga0.95N形成:其具有约10nm的厚度并且以约4×1019cm-3的浓度掺杂有作为实现p型的杂质元素的Mg。第二p型层226由如下p-GaN形成:其具有约30nm的厚度并且以约4×1019cm-3的浓度掺杂有作为实现p型的杂质元素的Mg。另外，第一p型层225由p-AlXGa1-XN形成，其中X的值为0＜X≤0.1。
通常，在作为蚀刻停止层24的GaN层上形成的p-AlXGa1-XN层厚的情况下，存在生成2DEG的可能性。因此，在本实施方案中，在蚀刻停止层24上形成两层，如由具有约10nm的厚度的p-Al0.05Ga0.95N形成的第一p型层225和由具有约30nm的厚度的p-GaN形成的第二p型层226。
此外，间隔层22和电子供给层23可以由InAlN形成，其中例如间隔层22可以由i-In0.17Al0.83N形成并且电子供给层23可以由n-In0.17Al0.83N形成。此外，除Mg以外，Be可以用作实现p型的杂质元素。
(用于制造半导体器件的方法)
接下来，将基于图7A、图7B、图7C、图8A和图8B来描述用于制造本实施方案中的半导体器件的方法。
首先，在衬底11上依次层叠并形成氮化物半导体层，如成核层12、缓冲层13、电子渡越层21、间隔层22、电子供给层23、蚀刻停止层24、第一p型膜225t以及第二p型膜226t，如图7A所示。在本实施方案中，通过基于MOVPE的外延生长来形成这样的氮化物半导体层。
具体地，成核层12由AlN形成，并且缓冲层13由AlGaN形成。电子渡越层21由具有约3μm的厚度的i-GaN形成，并且间隔层22由具有约5nm的厚度的i-Al0.3Ga0.7N形成。电子供给层23由如下n-Al0.3Ga0.7N形成:其具有约30nm的厚度并且以约5×1018cm-3浓度掺杂有作为实现n型的杂质元素的Si。蚀刻停止层24由具有约5nm的厚度的i-GaN形成。另外，蚀刻停止层24可以是n型或可以是p型。
第一p型层225由如下p-Al0.05Ga0.95N形成:其具有约10nm的厚度并且以约4×1019cm-3的浓度掺杂有作为实现p型的杂质元素的Mg。第二p型层226由如下p-GaN形成:其具有约30nm的厚度并且以约4×1019cm-3的浓度掺杂有作为实现p型的杂质元素的Mg。另外，第一p型层225由p-AlXGa1-XN形成，其中X的值为0＜X≤0.1。在本实施方案中，第一p型膜225t由包含Al的材料形成，原因是终点是通过源自Al的等离子体发射来检测的，但包含超过需要的Al不是优选的，原因是由此可能影响HEMT的特性。因此，第一p型膜225t形成为使得X的值小于或等于0.1。
当通过MOVPE来外延生长氮化物半导体层时，三甲基镓(TMG)用于Ga的原料气体，三甲基铝(TMA)用于Al的原料气体，以及氨(NH3)用于N的原料气体。此外，硅烷(SiH4)用于掺杂为实现n型的杂质元素的Si的原料气体，并且环戊二烯基镁(CP2Mg)用于掺杂为实现p型的杂质元素的Mg的原料气体。将待进料室中的这样的原料气体的进料速率调节为使得可以形成具有期望组成比的氮化物半导体层。此外，在氢(H2)作为载气的情况下将这样的原料气体进料至MOVPE装置的室中。
随后，在第二p型膜226t上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得形成在待形成元件隔离区的区域中具有开口的未示出抗蚀剂图案。随后，对在未形成有抗蚀剂图案的区域中的氮化物半导体层进行使用含氯气体的干法蚀刻或离子注入，使得形成图中未示出的元件隔离区。随后，通过有机溶剂等移除抗蚀剂图案。
然后，在第二p型膜226t上形成抗蚀剂图案251，如图7B所示。具体地，在第二p型膜226t上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得在待形成第一p型层225和第二p型层226的区域即待形成栅电极31的区域中形成抗蚀剂图案251。
然后，通过干法蚀刻来移除在未形成有抗蚀剂图案251的区域中的第二p型膜226t和第一p型膜225t，如图7C所示。从而，在已形成有抗蚀剂图案251的区域中形成第一p型层225和第二p型层226。对于本实施方案中的干法蚀刻，类似于第一实施方案使用如图4所示的干法蚀刻装置。
在本实施方案中，类似于第一实施方案，在通过等离子体发射光谱终点监视器110观察到来自室100中的等离子体101的等离子体发射时，进行用于形成第一p型层225和第二p型层226的干法蚀刻。具体地，当观察到源自在室100中生成的等离子101中的Al的等离子体发射的强度时，进行干法蚀刻。
将基于图9更详细地描述这样的干法蚀刻工艺。图9示出本实施方案中由等离子体发射光谱终点监视器110观察到的源自Al的等离子体发射的时间变化。
首先，当生成等离子体101以在如图7B所示的已形成有抗蚀剂图案251的面上进行干法蚀刻时，移除在未形成有抗蚀剂图案251的区域中的第二p型膜226t。第二p型膜226t由p-GaN形成，并且因此未包含Al。因此，如图9所示，当通过干法蚀刻来移除第二p型膜226t时，未在等离子体发射光谱终点监视器110中观察到源自Al的等离子体发射。
随后，当在未形成有抗蚀剂图案251的区域中的第二p型膜226t被移除时，开始对在第二p型膜226t下方形成的第一p型膜225t进行蚀刻。第一p型膜225t由p-Al0.05Ga0.95N形成，并且因此包含Al。因此，当通过干法蚀刻来移除第一p型膜225t时，在等离子体发射光谱终点监视器110中观察到源自Al的等离子体发射，如图9所示。
随后，当在未形成有抗蚀剂图案251的区域中的第一p型膜225t被移除时，开始对在第一p型膜225t下方形成的蚀刻停止层24进行蚀刻。蚀刻停止层24由i-GaN形成，并且因此未包含Al。因此，未在等离子体发射光谱终点监视器110中观察到源自Al的等离子体发射，如图9所示。因而，不再观察到源自Al的等离子体发射的情况为停止干法蚀刻的终点。
从而，可以充分地移除在未形成有抗蚀剂图案251的区域中的第一p型膜225t和第二p型膜226t，如图7C所示。因此，在已形成有抗蚀剂图案251的区域中形成第一p型层225和第二p型层226。此外，在未形成有抗蚀剂图案251的区域中露出蚀刻停止层24的情况下停止干法蚀刻。因此，通过干法蚀刻未对在蚀刻停止层24下方形成的电子供给层23进行蚀刻并且未损坏电子供给层23。
在本实施方案中，可以使在已形成有第一p型层225和第二p型层226的区域正下方不存在2DEG21a，而未减少在未形成有第一p型层225和第二p型层226的区域正下方的2DEG21a。因此，可以得到具有较低导通电阻的常断型HEMT。另外，本实施方案中的第一p型膜225t由包含Al的材料形成，原因是终点是基于是否在等离子体发射光谱终点监视器110中检测到源自Al的等离子体发射来确定的。然而，第一p型膜225t优选地由组成比为X的值处于0＜X≤0.1的p-AlXGa1-XN形成，原因是当Al的组成比较大时可能降低特性。此外，第一p型膜225t的膜厚度优选地大于或等于5nm且小于或等于15nm，以较准确地检测终点。
此外，蚀刻停止层24的膜厚度优选地大于或等于5nm且小于或等于15nm，以在电子供给层23不受干法蚀刻影响的同时充分移除在未形成有抗蚀剂图案251的区域中的第一p型膜225t。如果蚀刻停止层24的膜厚度小于5nm，则在移除未形成有抗蚀剂图案251的区域中的第一p型膜225t之前，由于蚀刻的不规则性等，所以可能移除蚀刻停止层24或者还可能移除电子供给层23的一部分。此外，如果蚀刻停止层24较厚，则形成第一p型层225和第二p型层226的效果可能会减弱，并且可能难以形成常断型，所以蚀刻停止层24的膜厚度优选地小于或等于15nm。
另外，可以根据需要对蚀刻停止层24进行过蚀刻。此外，即使在未形成有抗蚀剂图案251的区域中留有蚀刻停止层24的一部分，也不影响HEMT的特性。随后，通过有机溶剂等移除抗蚀剂图案251使得可以得到如图7C所示的结构。
然后，在蚀刻停止层24上形成源电极32和漏电极33，如图8A所示。
具体地，在第二p型层226和蚀刻停止层24上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得形成在用于形成源电极32和漏电极33的区域中具有开口的抗蚀剂图案。随后，通过真空沉积来膜形成由Ta/Al形成的金属层叠膜(膜厚度，Ta:200nm且Al:200nm)，并且之后将其浸没在有机溶剂中，使得通过剥离将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除。从而，由剩余的金属层叠膜形成源电极32和漏电极33。随后，在氮气氛中、在400℃至1000℃的温度下(例如在550℃的温度下)进行热处理，使得提供欧姆接触。另外，当在未进行热处理的情况下可以提供欧姆接触时，可以不进行热处理。此外，Ta/Al的描述是指其中下层为Ta且上层为Al的双层金属层叠膜。此外，当形成源电极32和漏电极33时，可以在移除用于形成源电极32和漏电极33的区域中的电子供给层23的一部分和蚀刻停止层24之后形成源电极32和漏电极33。
然后，如图8B所示，在第二P型层226上形成栅电极31。
具体地，在第二p型层226和蚀刻停止层24上施加抗蚀剂并且通过曝光装置进行曝光和显影，使得形成在待形成栅电极31的区域中具有开口的抗蚀剂图案。随后，通过真空沉积来膜形成由Ni/Au形成的金属层叠膜(膜厚度，Ni:30nm且Au:400nm)，并且之后将其浸没在有机溶剂中，使得通过剥离将形成在抗蚀剂图案上的金属层叠膜与抗蚀剂图案一起移除。从而，由在第二p型层226上剩余的金属层叠膜形成栅电极31。随后，可以根据需要进行热处理。
栅电极31、源电极32和漏电极33可以是除上述那些材料以外的金属材料的组合，可以是除上述那些结构以外的结构，并且可以由单层金属膜形成。此外，对于用于形成栅电极31、源电极32和漏电极33的方法，可以通过除上述那些方法以外的方法进行栅电极31、源电极32和漏电极33的形成。
如上所述，可以制造本实施方案中的半导体器件。另外，除上述那些内容以外的内容都类似于第一实施方案中的那些内容。
[第三实施方案]
接下来，将描述第三实施方案。本实施方案用于半导体器件、电源装置和高频放大器。
通过对第一或第二实施方案中的半导体器件进行分立封装来设置本实施方案中的半导体器件，将基于图10来描述这样的分立封装半导体器件。另外，图10示意性地示出分立封装半导体器件的内部，其中电极等的布置不同于第一或第二实施方案中描述的那些。
首先，通过划片等来切割第一或第二实施方案中所制造的半导体器件以形成作为GaN型半导体材料的HEMT的半导体芯片410。通过管芯粘合剂430如钎料将这样的半导体芯片410固定在引线框420上。
然后，通过接合线431将栅电极441连接至栅极引线421，同时通过接合线432将源电极442连接至源极引线422，并且通过接合线433将漏电极443连接至漏极引线423。另外，接合线431、432和433由金属材料如Al形成。此外，本实施方案中的栅电极441为连接至第一或第二实施方案中的栅电极31的栅电极焊垫。类似地，源电极442为连接至源电极32的源电极焊垫，并且漏电极443为连接至漏电极33的漏电极焊垫。
然后，通过传递模制法进行利用模制树脂440的塑封。因而，可以制造出作为使用GaN型半导体材料的HEMT的分立封装半导体器件。
(PFC电路、电源装置和高频放大器)
接下来，将描述本实施方案中的功率因子校正(PFC)电路、电源装置和高频放大器。本实施方案中的PFC电路、电源装置和高频放大器为使用在第一或第二实施方案中所描述的半导体器件的PFC电路、电源装置和高频放大器。
(PFC电路)
接下来，将描述本实施方案中的功率因子校正(PFC)电路。本实施方案中的PFC电路具有在第一或第二实施方案中所描述的半导体器件。
将基于图11来描述本实施方案中的PFC电路。本实施方案中的PFC电路450具有开关元件(晶体管)451、二极管452、扼流线圈453、电容器454和455、二极管电桥456以及图中未示出的交流电源。作为在第一或第二实施方案中所描述的半导体器件的HEMT用于开关元件451。
在PFC电路450中，开关元件451的漏电极连接至二极管452的阳极端子和扼流线圈453的一个端子。此外，开关元件451的源电极连接至电容器454的一个端子和电容器455的一个端子，并且电容器454的另一端子连接至扼流线圈453的另一端子。电容器455的另一端子连接至二极管452的阴极端子，并且图中未示出的交流电源通过二极管电桥456连接至电容器454的两个端子。在这样的PFC电路450中，在电容器455的两个端子之间输出直流(DC)。
(电源装置)
将基于图12来描述本实施方案中的电源装置。本实施方案的电源装置460包括高压一次电路461、低压二次电路462、以及布置在一次电路461与二次电路462之间的变压器463。一次电路461包括交流电源464、所谓的桥式整流电路465、多个(在图12示出的实例中为四个)开关元件466和一个开关元件467等。二次电路462包括多个(在图12示出的实例中为三个)开关元件468。在图12示出的实例中，将第一或第二实施方案中的半导体器件用作一次电路461的开关元件466和467。另外，一次电路461的开关元件466和467优选地为常断型半导体器件。此外，由硅形成的常规金属绝缘体半导体场效应晶体管(MISFET)用于在二次电路462中使用的开关元件468。
(高频放大器)
此外，将基于图13来描述本实施方案中的高频放大器。本实施方案中的高频放大器470可以应用于例如用于移动电话的基站的功率放大器。这样的高频放大器470包括数字预失真电路471、混频器472、功率放大器473和定向耦合器474。数字预失真电路471补偿输入信号的非线性失真。混频器472将已补偿过非线性失真的输入信号与交流信号混合。功率放大器473将与交流信号混合后的输入信号放大。在图13中所示的实例中，功率放大器473具有在第一或第二实施方案中所描述的半导体器件。定向耦合器474对输入信号或输出信号等进行监控。在图13所示的电路中，由于例如开关的切换，所以混频器472可以将输出信号与交流信号混合，以将与交流信号混合后的输出信号传送至数字预失真电路471。
根据上述实施方案中所公开的用于制造半导体器件的方法和半导体器件，可以移除仅在除待形成栅电极的区域以外的区域中的p型层如p-GaN层而未移除电极供给层，使得可以以较高成品率得到具有较低导通电阻的常断型半导体器件。

Claims (20)

1.一种制造半导体器件的方法，包括:
在衬底上依次层叠并形成电子渡越层、电子供给层、蚀刻停止层以及p型膜，所述p型膜由包含Al的掺杂有实现p型的杂质元素的氮化物半导体材料形成，所述蚀刻停止层由包含GaN的材料形成;
通过干法蚀刻来移除在除待形成栅电极的区域以外的区域中的所述p型膜，以在所述待形成栅电极的区域中形成p型层，在观察到所述干法蚀刻中的等离子体发射时进行所述干法蚀刻，在所述干法蚀刻开始之后，当观察不到源自Al的等离子体发射时，停止所述干法蚀刻;以及
在所述p型层上形成所述栅电极。
2.根据权利要求1所述的制造半导体器件的方法，其中所述p型膜由包含AlGaN的掺杂有实现p型的杂质元素的材料形成。
3.根据权利要求2所述的制造半导体器件的方法，其中所述p型膜由p-AlXGa1-XN所表示的材料形成，其中X的值为0＜X≤0.1。
4.一种制造半导体器件的方法，包括:
在衬底上依次层叠并形成电子渡越层、电子供给层、蚀刻停止层、第一p型膜以及第二p型膜，所述第二p型膜由包含GaN的掺杂有实现p型的杂质元素的材料形成，所述第一p型膜由包含Al的掺杂有实现p型的杂质元素的氮化物半导体材料形成，所述蚀刻停止层由包含GaN的材料形成;
通过干法蚀刻移除在除待形成栅电极的区域以外的区域中的所述第一p型膜和所述第二p型膜，以在所述待形成栅电极的区域上形成第一p型层和第二p型层，在观察到所述干法蚀刻中的等离子体发射时进行所述干法蚀刻，在所述干法蚀刻开始且观察到源自Al的等离子体发射之后，当观察不到所述源自Al的等离子体发射时，停止所述干法蚀刻;以及
在所述第二p型层上形成所述栅电极。
5.根据权利要求4所述的制造半导体器件的方法，其中所述第一p型膜由包含AlGaN的掺杂有实现p型的杂质元素的材料形成。
6.根据权利要求5所述的制造半导体器件的方法，其中所述第一p型膜由p-AlXGa1-XN所表示的材料形成，其中X的值为0＜X≤0.1。
7.根据权利要求4所述的制造半导体器件的方法，其中所述第一p型膜的厚度为5nm以上且15nm以下。
8.根据权利要求1所述的制造半导体器件的方法，其中所述蚀刻停止层的厚度为5nm以上且15nm以下。
9.根据权利要求1所述的制造半导体器件的方法，其中所述干法蚀刻为反应性离子蚀刻。
10.根据权利要求1所述的制造半导体器件的方法，其中通过等离子体发射光谱仪来进行所述等离子体发射的观察。
11.根据权利要求1所述的制造半导体器件的方法，还包括:
在所述蚀刻停止层、所述电子供给层或者它们的组合上形成源电极和漏电极。
12.根据权利要求1所述的制造半导体器件的方法，其中所述电子渡越层由包含GaN的材料形成，所述电子供给层由包含AlGaN、InAlN或者它们的组合的材料形成。
13.根据权利要求1所述的制造半导体器件的方法，其中实现p型的所述杂质元素为Mg或Be或者它们的组合。
14.一种半导体器件，包括:
形成在衬底上的电子渡越层;
形成在所述电子渡越层上的电子供给层;
形成在所述电子供给层上的蚀刻停止层，所述蚀刻停止层由包含GaN的材料形成;
形成在所述蚀刻停止层上的p型层，所述p型层形成在栅电极正下方的区域中，所述p型层由包含Al的掺杂有实现p型的杂质元素的氮化物半导体材料形成;
形成在所述p型层上的所述栅电极;以及
形成在所述蚀刻停止层、所述电子供给层或者它们的组合上的源电极和漏电极。
15.根据权利要求14所述的半导体器件，其中所述p型层由包含AlGaN的掺杂有实现p型的杂质元素的材料形成。
16.根据权利要求14所述的半导体器件，其中所述p型层为第一p型层和介于所述第一p型层与所述栅电极之间的第二p型层，所述第二p型层由不包含Al的掺杂有实现p型的杂质元素的氮化物半导体材料形成。
17.根据权利要求16所述的半导体器件，其中所述第二p型层由包含GaN的掺杂有实现p型的杂质元素的材料形成。
18.根据权利要求14所述的半导体器件，其中所述蚀刻停止层的厚度为5nm以上且15nm以下。
19.一种电源装置，所述电源装置包括根据权利要求14所述的半导体器件。
20.一种放大器，所述放大器包括根据权利要求14所述的半导体器件。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017036025A1 (zh) * 2015-09-01 2017-03-09 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
CN106549048A (zh) * 2015-09-16 2017-03-29 中国科学院苏州纳米技术与纳米仿生研究所 基于槽栅技术的iii族氮化物增强型hemt及其制备方法
CN107331699A (zh) * 2017-08-16 2017-11-07 英诺赛科（珠海）科技有限公司 GaN半导体器件及其制备方法和应用
CN112736137A (zh) * 2020-12-31 2021-04-30 广东省科学院半导体研究所 增强型HEMT的p型氮化物栅的制备方法、增强型氮化物HEMT及其制备方法
CN113892186A (zh) * 2019-03-26 2022-01-04 苏州晶湛半导体有限公司 一种半导体结构及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6017248B2 (ja) 2012-09-28 2016-10-26 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置
US9590494B1 (en) 2014-07-17 2017-03-07 Transphorm Inc. Bridgeless power factor correction circuits
US20180061975A1 (en) 2016-08-24 2018-03-01 Rohm Co., Ltd. Nitride semiconductor device and nitride semiconductor package
JP7025853B2 (ja) * 2016-08-24 2022-02-25 ローム株式会社 窒化物半導体デバイスおよび窒化物半導体パッケージ
US10630285B1 (en) 2017-11-21 2020-04-21 Transphorm Technology, Inc. Switching circuits having drain connected ferrite beads
JP7037397B2 (ja) * 2018-03-16 2022-03-16 キオクシア株式会社 基板処理装置、基板処理方法、および半導体装置の製造方法
US10756207B2 (en) 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
JP7092057B2 (ja) * 2019-01-28 2022-06-28 株式会社デンソー 半導体装置
WO2020191357A1 (en) 2019-03-21 2020-09-24 Transphorm Technology, Inc. Integrated design for iii-nitride devices
JPWO2020217735A1 (zh) * 2019-04-25 2020-10-29
TWI801671B (zh) 2019-10-01 2023-05-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
US11749656B2 (en) 2020-06-16 2023-09-05 Transphorm Technology, Inc. Module configurations for integrated III-Nitride devices
US20230299190A1 (en) 2020-08-05 2023-09-21 Transphorm Technology, Inc. Iii-nitride devices including a depleting layer
KR102568798B1 (ko) * 2021-07-13 2023-08-21 삼성전자주식회사 고전자 이동도 트랜지스터

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008248A1 (en) * 1998-06-15 2002-01-24 Fujitsu Quantum Devices Limited Compound semiconductor device and method of manufacturing the same
CN101009325A (zh) * 2006-01-27 2007-08-01 松下电器产业株式会社 晶体管
CN101276995A (zh) * 2007-03-29 2008-10-01 夏普株式会社 半导体激光器芯片及其制造方法
CN101322291A (zh) * 2006-02-03 2008-12-10 株式会社理光 表面发射激光器装置及包含其的表面发射激光器阵列
JP2011108712A (ja) * 2009-11-13 2011-06-02 New Japan Radio Co Ltd 窒化物半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3812452B2 (ja) 2002-02-04 2006-08-23 松下電器産業株式会社 ドライエッチング方法
JP2006165421A (ja) * 2004-12-10 2006-06-22 Sharp Corp 窒化物半導体レーザ素子及びその製造方法
JP4712459B2 (ja) 2005-07-08 2011-06-29 パナソニック株式会社 トランジスタ及びその動作方法
JP2007324474A (ja) * 2006-06-02 2007-12-13 Sumitomo Electric Ind Ltd 光集積素子及びその製造方法
JP5487550B2 (ja) 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7859021B2 (en) 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP5032965B2 (ja) * 2007-12-10 2012-09-26 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
TWI380377B (en) 2009-12-23 2012-12-21 Intersil Inc Methods for manufacturing enhancement-mode hemts with self-aligned field plate
US8304774B2 (en) * 2010-02-12 2012-11-06 Furukawa Electric Co., Ltd. Transistor and method for fabricating the same
US8502273B2 (en) 2010-10-20 2013-08-06 National Semiconductor Corporation Group III-nitride HEMT having a well region formed on the surface of substrate and contacted the buffer layer to increase breakdown voltage and the method for forming the same
JP6017248B2 (ja) * 2012-09-28 2016-10-26 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008248A1 (en) * 1998-06-15 2002-01-24 Fujitsu Quantum Devices Limited Compound semiconductor device and method of manufacturing the same
CN101009325A (zh) * 2006-01-27 2007-08-01 松下电器产业株式会社 晶体管
CN101322291A (zh) * 2006-02-03 2008-12-10 株式会社理光 表面发射激光器装置及包含其的表面发射激光器阵列
CN101276995A (zh) * 2007-03-29 2008-10-01 夏普株式会社 半导体激光器芯片及其制造方法
JP2011108712A (ja) * 2009-11-13 2011-06-02 New Japan Radio Co Ltd 窒化物半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017036025A1 (zh) * 2015-09-01 2017-03-09 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
CN106549048A (zh) * 2015-09-16 2017-03-29 中国科学院苏州纳米技术与纳米仿生研究所 基于槽栅技术的iii族氮化物增强型hemt及其制备方法
CN106549048B (zh) * 2015-09-16 2019-08-02 中国科学院苏州纳米技术与纳米仿生研究所 基于槽栅技术的iii族氮化物增强型hemt及其制备方法
CN107331699A (zh) * 2017-08-16 2017-11-07 英诺赛科（珠海）科技有限公司 GaN半导体器件及其制备方法和应用
CN113892186A (zh) * 2019-03-26 2022-01-04 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN113892186B (zh) * 2019-03-26 2024-05-03 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
US12080786B2 (en) 2019-03-26 2024-09-03 Enkris Semiconductor, Inc. Semiconductor structure comprising p-type N-face GAN-based semiconductor layer and manufacturing method for the same
CN112736137A (zh) * 2020-12-31 2021-04-30 广东省科学院半导体研究所 增强型HEMT的p型氮化物栅的制备方法、增强型氮化物HEMT及其制备方法
CN112736137B (zh) * 2020-12-31 2023-03-10 广东省科学院半导体研究所 增强型HEMT的p型氮化物栅的制备方法、增强型氮化物HEMT及其制备方法

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