WO2024084621A1 - 半導体装置 - Google Patents

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drain pad
wire
cavity
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翼 角野
敏 鈴木
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三菱電機株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • This disclosure relates to a semiconductor device.
  • a source pad and a drain pad are formed on the front side of a substrate, and a back electrode is formed on the back side of the substrate.
  • the back electrode and the source pad are connected by a via hole.
  • the drain pad of a field effect transistor used in a high-output amplifier is formed large so that multiple wires can be inserted to allow a large current to flow.
  • a large parasitic capacitance is formed between this drain pad on the front side and the n-type semiconductor substrate or back electrode on the back side.
  • a technology has been proposed in which the substrate is etched from the back side to form a cavity below the drain pad (see, for example, Patent Document 1).
  • This disclosure has been made to solve the problems described above, and its purpose is to obtain a semiconductor device that can withstand the impact of wire bonds while reducing parasitic capacitance.
  • the semiconductor device comprises a substrate, an epitaxial layer formed on the substrate, a field effect transistor formed on the epitaxial layer, a drain pad formed on the epitaxial layer and connected to the drain electrode of the field effect transistor, a back electrode formed on the back surface of the substrate and connected to the source electrode of the field effect transistor, and a wire bonded to the drain pad, and is characterized in that a cavity is formed in the substrate directly below the drain pad, and the cavity is not formed directly below the bonding portion of the wire.
  • a cavity is formed in the substrate directly below the drain pad. Therefore, the parasitic capacitance between the drain pad and the back electrode can be reduced without reducing the area of the drain pad.
  • the cavity is not formed directly below the wire bonding portion. Therefore, it can withstand the impact of the wire bond.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment
  • FIG. 2 is a cross-sectional view taken along line I-II of FIG.
  • FIG. 2 is a cross-sectional view taken along line III-IV in FIG. 2 is a cross-sectional view taken along line V-VI of FIG. 1.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first comparative example.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a second comparative example.
  • FIG. 11 is a plan view showing a semiconductor device according to a second embodiment.
  • FIG. 8 is a cross-sectional view taken along line I-II of FIG.
  • FIG. 11 is a plan view showing a semiconductor device according to a third embodiment.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a fifth embodiment.
  • Fig. 1 is a plan view showing a semiconductor device according to a first embodiment.
  • Fig. 2 is a cross-sectional view taken along line I-II in Fig. 1.
  • Fig. 3 is a cross-sectional view taken along line III-IV in Fig. 1.
  • Fig. 4 is a cross-sectional view taken along line V-VI in Fig. 1.
  • the substrate 1 is a semi-insulating substrate made of GaAs, SiC, InP, sapphire, GaN, diamond, or the like.
  • the material of the epitaxial layer 2 is, for example, GaAs, GaN, or InP.
  • the substrate 1 may also be an n-type semiconductor substrate made of n-type silicon, in which case the epitaxial layer 2 is also made of silicon.
  • a field effect transistor 3 is formed in the epitaxial layer 2.
  • the field effect transistor 3 has a plurality of gate electrodes 4, a plurality of drain electrodes 5, and a plurality of source electrodes 6.
  • Each gate electrode 4 is disposed between an adjacent drain electrode 5 and source electrode 6.
  • a gate pad 7, a drain pad 8, and a source pad 9 are formed on the epitaxial layer 2.
  • the gate pad 7 is connected to a plurality of gate electrodes 4 via gate wiring 10.
  • the drain pad 8 is connected to a plurality of drain electrodes 5 via air bridge wiring 11.
  • the source pad 9 is connected to a plurality of source electrodes 6 via air bridge wiring 12 that spans the gate wiring 10.
  • a back electrode 13 is formed on the back surface of the substrate 1.
  • the back electrode 13 is connected to the source pad 9 through a via hole 14 that penetrates the substrate 1 and the epitaxial layer 2.
  • a wire 15 is bonded to the gate pad 7.
  • a number of wires 16 are bonded to the drain pad 8.
  • the bonding size of the wires 15 and 16 is 50 to 60 ⁇ m.
  • the substrate 1 is etched from the back side, and multiple cavities 17 are formed in the substrate 1 and epitaxial layer 2 directly below the drain pad 8.
  • the width of each cavity 17 is approximately 80 ⁇ m.
  • the multiple cavities 17 are not formed directly below the bonding portions of the multiple wires 16.
  • Fig. 5 is a cross-sectional view showing a semiconductor device according to Comparative Example 1.
  • a cavity 17 is formed directly below the bonding portion of the wire 16. This makes it difficult to ensure the strength to withstand the impact of the wire bond.
  • Fig. 6 is a cross-sectional view showing a semiconductor device according to Comparative Example 2.
  • Comparative Example 2 no cavity 17 is provided in the substrate 1, and part of the back electrode 13 is removed directly below the drain pad 8.
  • the semiconductor device is mounted on the GND 18 of the package, a parasitic capacitance is generated between the drain pad 8 and the GND 18 of the package. Therefore, even if part of the back electrode 13 is removed, the parasitic capacitance remains almost unchanged.
  • a cavity 17 is formed in the substrate 1 directly below the drain pad 8.
  • the inside of the cavity 17 is air or vacuum, and the dielectric constant inside the cavity 17 is smaller than that of the substrate 1. Therefore, the parasitic capacitance between the drain pad 8 and the back electrode 13 can be reduced without reducing the area of the drain pad 8.
  • the cavity 17 is not formed directly below the bonding portion of the wire 16. Therefore, the thin drain pad 8 above the cavity 17 is not mechanically or physically destroyed and can withstand the impact of the wire bond. Even if part of the wire material that has been crushed and spread by the wire bond is present above the cavity 17, it is sufficient as long as the drain pad 8 above the cavity 17 is not destroyed.
  • the etching reaches the back surface of the drain pad 8, and a cavity 17 is formed not only in the substrate 1 but also in the epitaxial layer 2. This allows the parasitic capacitance to be further reduced. However, even if the thin epitaxial layer 2 remains, the parasitic capacitance can be sufficiently reduced.
  • Fig. 7 is a plan view showing a semiconductor device according to a second embodiment.
  • Fig. 8 is a cross-sectional view taken along line I-II in Fig. 7.
  • the drain pad 8 is separated into a plurality of pads by slits 19.
  • a wire 16 is bonded to the drain pad 8 across the slit 19.
  • the inside of the slit 19 is air or a vacuum. This makes it possible to reduce the parasitic capacitance between the drain pad 8 and the back electrode 13 while ensuring the substrate strength against wire bonding.
  • the other configurations and effects are the same as those of the first embodiment.
  • Embodiment 3. 9 is a plan view showing a semiconductor device according to a third embodiment.
  • the drain pad 8 is separated into a plurality of pads, and therefore the drain pad 8 must be probed with a plurality of probes when evaluating electrical characteristics during the wafer process or when testing the wafer.
  • the plurality of pads of the drain pad 8 separated by slits 19 are connected to each other by thin wiring 20. This makes it possible to probe the drain pad 8 with a single probe, making testing easier.
  • Other configurations and effects are the same as those of the second embodiment.
  • Embodiment 4. 10 is a cross-sectional view showing a semiconductor device according to a fourth embodiment. This figure corresponds to the cross-sectional view taken along line I-II in FIG. 7.
  • Each of the drain pads 8 separated by slits 19 has an underlying portion 8a and a protruding portion 8b formed on the outer periphery of the underlying portion 8a.
  • the underlying portion 8a and the protruding portion 8b are formed collectively by Au plating.
  • the wire 16 is bonded to the protrusions 8b arranged on both sides of the slit 19.
  • the height of the slit 19 is about 10 ⁇ m in the second embodiment and about 15 ⁇ m in the present embodiment. Therefore, the height of the slit 19 can be increased.
  • the parasitic capacitance is mainly a series connection of the capacitor in the slit 19 part and the capacitor in the substrate 1 part. Since the dielectric constant of the slit 19 is about 1/10 of the dielectric constant of the substrate 1, a large capacitance reduction effect can be expected simply by making the slit 19 slightly taller. Also, since only the outer periphery of the pad is thickened, the amount of Au material can be reduced compared to when the entire pad is thickened.
  • the protrusion 8b is formed at the same time as forming the air bridge wiring 11 that connects the drain electrode 5 and the drain pad 8, the plating time can be shortened. In this case, the material and thickness of the protrusion 8b in the portion not crushed by wire bonding will be the same as that of the air bridge wiring 11.
  • the other configurations and effects are the same as those of the second or third embodiment.
  • Embodiment 5. 11 is a cross-sectional view showing a semiconductor device according to a fifth embodiment. This figure corresponds to the cross-sectional view taken along line I-II in FIG. 7.
  • a back electrode 13 is formed on the entire back surface of the substrate 1.
  • a wafer-shaped metal plate is pressure-bonded to the back surface of the wafer-shaped substrate 1 using Au particles as the back electrode 13.
  • the back electrode 13 closes the cavity 17, thereby preventing conductive resin or solder from entering the cavity 17 during mounting.
  • Other configurations and effects are the same as those of the first to fourth embodiments.

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Abstract

基板（１）の上にエピタキシャル層（２）が形成されている。エピタキシャル層（２）に電界効果トランジスタ（３）が形成されている。エピタキシャル層（２）の上にドレインパッド（８）が形成されている。ドレインパッド（８）は、電界効果トランジスタ（３）のドレイン電極（５）に接続されている。裏面電極（１３）が、基板（１）の裏面に形成され、電界効果トランジスタ（３）のソース電極（６）に接続されている。ワイヤ（１６）がドレインパッド（８）にボンディングされている。ドレインパッド（８）の真下において基板（１）に空洞（１７）が形成されている。空洞（１７）は、ワイヤ（１６）のボンディング部分の真下には形成されていない。

Description

半導体装置
　本開示は、半導体装置に関する。
　電界効果トランジスタにおいて、基板の表面側にソースパットとドレインパッドが形成され、基板の裏面側に裏面電極が形成されている。裏面電極とソースパッドはバイアホールにより接続されている。高出力増幅器に用いられる電界効果トランジスタのドレインパッドは、大きな電流を流せるように複数のワイヤを打つため、大きく形成されている。この表面側のドレインパットと裏面側のｎ型半導体基板又は裏面電極との間に大きな寄生容量が形成される。この寄生容量を低減するために、裏面から基板をエッチングしてドレインパットの下方に空洞を形成する技術が提案されている（例えば、特許文献１参照）。
日本特開２００２－２７０８２２号公報
　しかし、従来はワイヤのボンディング部分の真下に空洞を形成していたため、ワイヤボンドの衝撃に耐える強度を確保することが困難であった。
　本開示は、上述のような課題を解決するためになされたもので、その目的は寄生容量を低減しつつ、ワイヤボンドの衝撃に耐えることができる半導体装置を得るものである。
　本開示に係る半導体装置は、基板と、前記基板の上に形成されたエピタキシャル層と、前記エピタキシャル層に形成された電界効果トランジスタと、前記エピタキシャル層の上に形成され、前記電界効果トランジスタのドレイン電極に接続されたドレインパッドと、前記基板の裏面に形成され、前記電界効果トランジスタのソース電極に接続された裏面電極と、前記ドレインパッドにボンディングされたワイヤとを備え、前記ドレインパッドの真下において前記基板に空洞が形成され、前記空洞は、前記ワイヤのボンディング部分の真下には形成されていないことを特徴とする。
　本開示では、ドレインパッドの真下において基板に空洞が形成されている。従って、ドレインパッドの面積を減らすことなく、ドレインパッドと裏面電極との間の寄生容量を低減することができる。また、空洞はワイヤのボンディング部分の真下には形成されていない。従って、ワイヤボンドの衝撃に耐えることができる。
実施の形態１に係る半導体装置を示す平面図である。 図１のＩ－ＩＩに沿った断面図である。 図１のＩＩＩ－ＩＶに沿った断面図である。 図１のＶ－ＶＩに沿った断面図である。 比較例１に係る半導体装置を示す断面図である。 比較例２に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置を示す平面図である。 図７のＩ－ＩＩに沿った断面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。
　実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係る半導体装置を示す平面図である。図２は図１のＩ－ＩＩに沿った断面図である。図３は図１のＩＩＩ－ＩＶに沿った断面図である。図４は図１のＶ－ＶＩに沿った断面図である。
　基板１の上にエピタキシャル層２が形成されている。基板１は、ＧａＡｓ、ＳｉＣ、ＩｎＰ、サファイア、ＧａＮ又はダイヤモンドなどからなる半絶縁性基板である。エピタキシャル層２の材料は例えばＧａＡｓ、ＧａＮ又はＩｎＰである。ただし、基板１は、ｎ型シリコンなどからなるｎ型半導体基板でもよく、その場合にはエピタキシャル層２もシリコンからなる。
　エピタキシャル層２に電界効果トランジスタ３が形成されている。電界効果トランジスタ３は、複数のゲート電極４、複数のドレイン電極５及び複数のソース電極６を有する。各ゲート電極４は隣接するドレイン電極５とソース電極６の間に配置されている。
　エピタキシャル層２の上にゲートパッド７、ドレインパッド８及びソースパッド９が形成されている。ゲートパッド７はゲート配線１０を介して複数のゲート電極４に接続されている。ドレインパッド８はエアブリッジ配線１１を介して複数のドレイン電極５に接続されている。ソースパッド９は、ゲート配線１０を跨ぐエアブリッジ配線１２を介して複数のソース電極６に接続されている。
　裏面電極１３が基板１の裏面に形成されている。裏面電極１３は、基板１とエピタキシャル層２を貫通するバイアホール１４を介してソースパッド９に接続されている。ワイヤ１５がゲートパッド７にボンディングされている。複数のワイヤ１６がドレインパッド８にボンディングされている。ワイヤ１５，１６のボンディングの大きさは５０～６０μｍである。
　裏面側から基板１がエッチングされて、ドレインパッド８の真下において基板１及びエピタキシャル層２に複数の空洞１７が形成されている。各空洞１７の幅は８０μｍ程度である。複数の空洞１７は、複数のワイヤ１６のボンディング部分の真下には形成されていない。
　続いて、本実施の形態の効果を比較例１，２と比較して説明する。図５は、比較例１に係る半導体装置を示す断面図である。比較例１ではワイヤ１６のボンディング部分の真下に空洞１７を形成している。このめ、ワイヤボンドの衝撃に耐える強度を確保することが困難である。図６は、比較例２に係る半導体装置を示す断面図である。比較例２では基板１に空洞１７を設けず、ドレインパッド８の真下において裏面電極１３の一部を除去している。しかし、半導体装置はパッケージのＧＮＤ１８に実装されるため、ドレインパッド８とパッケージのＧＮＤ１８との間に寄生容量が発生する。従って、裏面電極１３の一部を除去しても寄生容量はほぼ変わらない。
　これに対して、本実施の形態では、ドレインパッド８の真下において基板１に空洞１７が形成されている。空洞１７の内部は空気又は真空であり、空洞１７の内部の誘電率は基板１よりも小さい。従って、ドレインパッド８の面積を減らすことなく、ドレインパッド８と裏面電極１３との間の寄生容量を低減することができる。
　また、空洞１７はワイヤ１６のボンディング部分の真下には形成されていない。従って、空洞１７の上方の薄いドレインパッド８は機械的、物理的に破壊されず、ワイヤボンドの衝撃に耐えることができる。なお、ワイヤボンドで潰れて広がったワイヤ材料の一部が空洞１７の上方に存在していたとしても、空洞１７の上方のドレインパッド８が破壊されなければよい。
　また、エッチングがドレインパッド８の裏面に達し、空洞１７が基板１だけでなくエピタキシャル層２にも形成されている。これにより、更に寄生容量を低減することができる。ただし、薄いエピタキシャル層２が残っていても、十分に寄生容量を低減することができる。
実施の形態２．
　図７は、実施の形態２に係る半導体装置を示す平面図である。図８は図７のＩ－ＩＩに沿った断面図である。ドレインパッド８がスリット１９により複数のパッドに分離されている。ワイヤ１６がスリット１９を跨いでドレインパッド８にボンディングされている。スリット１９の内部は空気又は真空である。これにより、ワイヤボンドに対する基板強度を確保しつつ、ドレインパッド８と裏面電極１３との間の寄生容量を減らすことができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
　図９は、実施の形態３に係る半導体装置を示す平面図である。実施の形態２ではドレインパッド８が複数のパッドに分離されているため、ウエハプロセス中の電気特性評価又はウエハテスト時にドレインパッド８に複数のプローブでプロービングしなければならない。これに対して、本実施の形態では、スリット１９により分離されたドレインパッド８の複数のパッドが細い配線２０で互いに接続されている。これによりドレインパッド８に１つのプローブでプロービングすればよいため、テストが容易になる。その他の構成及び効果は実施の形態２と同様である。
実施の形態４．
　図１０は、実施の形態４に係る半導体装置を示す断面図である。この図は図７のＩ－ＩＩに沿った断面図に対応する。スリット１９により分離されたドレインパッド８の各パッドは、下地部分８ａと、下地部分８ａの外周部の上に形成された突起部８ｂとを有する。下地部分８ａと突起部８ｂはＡｕめっきにより一括で形成される。
　ワイヤ１６はスリット１９の両サイドに配置された突起部８ｂにボンディングされている。スリット１９の高さは実施の形態２では１０μｍ程度、本実施の形態では１５μｍ程度である。従って、スリット１９の高さを高くすることができる。寄生容量は主にスリット１９の部分のキャパシタと基板１の部分のキャパシタを直列接続したものである。スリット１９の誘電率は基板１の誘電率に対して１／１０程度であるため、スリット１９を少し高くするだけで大きな容量低減効果が見込める。また、パッドの外周部だけを厚くするため、パッド全体を厚くする場合に比べてＡｕ材料の量を削減することができる。
　また、ドレイン電極５とドレインパッド８を接続するエアブリッジ配線１１を形成する際に突起部８ｂを同時に形成すれば、めっき時間を短縮することができる。この場合、ワイヤボンディングで潰されていない部分の突起部８ｂとエアブリッジ配線１１の材料と厚みが同じになる。その他の構成及び効果は実施の形態２又は３と同様である。
実施の形態５．
　図１１は、実施の形態５に係る半導体装置を示す断面図である。この図は図７のＩ－ＩＩに沿った断面図に対応する。裏面電極１３は、基板１の裏面全面に形成されている。例えば、裏面電極１３としてウェハ状の金属板をウェハ状の基板１の裏面にＡｕ粒子を用いて圧着する。裏面電極１３が空洞１７を塞ぐことにより、実装時に空洞１７に導電性樹脂又は半田が侵入するのを防ぐことができる。その他の構成及び効果は実施の形態１－４と同様である。
１　基板、２　エピタキシャル層、３　電界効果トランジスタ、５　ドレイン電極、６　ソース電極、８　ドレインパッド、８ａ　下地部分、８ｂ　突起部、１１　エアブリッジ配線、１３　裏面電極、１６　ワイヤ、１７　空洞、１９　スリット、２０　配線

Claims (7)

  1. 　基板と、
    　前記基板の上に形成されたエピタキシャル層と、
    　前記エピタキシャル層に形成された電界効果トランジスタと、
    　前記エピタキシャル層の上に形成され、前記電界効果トランジスタのドレイン電極に接続されたドレインパッドと、
    　前記基板の裏面に形成され、前記電界効果トランジスタのソース電極に接続された裏面電極と、
    　前記ドレインパッドにボンディングされたワイヤとを備え、
    　前記ドレインパッドの真下において前記基板に空洞が形成され、
    　前記空洞は、前記ワイヤのボンディング部分の真下には形成されていないことを特徴とする半導体装置。
  2. 　前記空洞は前記基板及び前記エピタキシャル層に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記ドレインパッドがスリットにより複数のパッドに分離され、
    　前記ワイヤが前記スリットを跨いで前記ドレインパッドにボンディングされていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記複数のパッドが配線で互いに接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記複数のパッドの各パッドは、下地部分と、前記下地部分の外周部の上に形成された突起部とを有し、
    　前記ワイヤは前記スリットの両サイドに配置された前記突起部にボンディングされていることを特徴とする請求項３又は４に記載の半導体装置。
  6. 　前記ドレイン電極と前記ドレインパッドを接続するエアブリッジ配線を更に備え、
    　ワイヤボンディングで潰されていない部分の前記突起部と前記エアブリッジ配線の材料と厚みが同じであることを特徴とする請求項５に記載の半導体装置。
  7. 　前記裏面電極は前記空洞を塞ぐことを特徴とする請求項１～６の何れか１項に記載の半導体装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267331A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体装置の製造方法
JP2002270822A (ja) * 2001-03-09 2002-09-20 Toshiba Corp 半導体装置
JP2008226871A (ja) * 2007-03-08 2008-09-25 Nec Corp 半導体装置及びその製造方法
US20160343809A1 (en) * 2015-05-22 2016-11-24 Freescale Semiconductor, Inc. Device with a conductive feature formed over a cavity and method therefor
WO2019150526A1 (ja) * 2018-02-01 2019-08-08 三菱電機株式会社 半導体装置およびその製造方法
WO2020255259A1 (ja) * 2019-06-18 2020-12-24 三菱電機株式会社 半導体装置およびその製造方法
WO2022102137A1 (ja) * 2020-11-16 2022-05-19 三菱電機株式会社 トランジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267331A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体装置の製造方法
JP2002270822A (ja) * 2001-03-09 2002-09-20 Toshiba Corp 半導体装置
JP2008226871A (ja) * 2007-03-08 2008-09-25 Nec Corp 半導体装置及びその製造方法
US20160343809A1 (en) * 2015-05-22 2016-11-24 Freescale Semiconductor, Inc. Device with a conductive feature formed over a cavity and method therefor
WO2019150526A1 (ja) * 2018-02-01 2019-08-08 三菱電機株式会社 半導体装置およびその製造方法
WO2020255259A1 (ja) * 2019-06-18 2020-12-24 三菱電機株式会社 半導体装置およびその製造方法
WO2022102137A1 (ja) * 2020-11-16 2022-05-19 三菱電機株式会社 トランジスタ

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