JP2010238966A - 半導体チップ、半導体パッケージ、パワーモジュール、及び半導体パッケージの製造方法 - Google Patents

Abstract

【課題】 チップサイズを縮小でき、かつ、エレクトロマイグレーションによるデバイスの破損を防止可能な半導体チップ、半導体パッケージ、及びその製造方法を提供する。
【解決手段】 ＧａＮ系半導体基板１０の同一層に複数の電極を配置した半導体チップ１において、ソース電極としての各端子Ｓ１，Ｓ２，Ｓ３と、ドレイン電極としての各端子Ｄ１，Ｄ２，Ｄ３とを交互に配列し、端子Ｓ１，Ｓ２，Ｓ３に、端子Ｄ１，Ｄ２，Ｄ３から突出する第１突出部１１，１２，１３を設ける。同様に端子Ｄ１，Ｄ２，Ｄ３に、第１突出部とは反対の方向へ端子Ｓ１，Ｓ２，Ｓ３から突出する第２突出部１４，１５，１６を設ける。また、半導体チップ１を外部電極と導通させるパッケージ２において、リードフレーム２１は各第１突出部１１，１２，１３に、リードフレーム２２は各第２突出部１４，１５，１６に、それぞれ接着層２５を介して接続される。
【選択図】図２

Description

本発明は、ＧａＮ系半導体デバイスのチップ及びパッケージの構造等に関する。

近年、Ｓｉ基板上にバッファ層を介してＧａＮ層を積層したＧａＮ系半導体デバイスが開発されている。一般に、ＧａＮ系半導体デバイスは各電極端子を同一層に配した横形デバイスであり、例えばトランジスタであれば、ソース、ドレイン、及びゲートの各電極が同一層に設けられる。
従来のＧａＮ系半導体デバイス５００では、図１５に示すような一対の櫛形電極５０１，５０２の櫛歯を咬み合わせて配設し、櫛歯の付け根となるパッドの部分に、リードフレームをワイヤボンディングしていた。ゲート電極は、簡略化のため、パッド部分のみを図示しているが、実際はソース・ドレイン電極の各櫛歯間にゲート電極が存在している。

しかしながら、上述の櫛形電極５０１，５０２の電極パッド部は、ワイヤボンディングするために大きくする必要があり、アクティブエリアと電極パッド部が同程度の大きさになってしまう。そのため、チップコストが上昇するという問題があった。また、チップサイズが大きいため、パッケージサイズも大きくなっていた。また、上述の半導体デバイス５００は、ワイヤのインダクタンス成分により、スイッチング時に発生するサージ電圧が大きく、安全動作領域を狭める原因となっていた。更に、図１５のような横型デバイスでは、櫛形電極中を横方向に電流が流れるため、櫛歯の先端からパッド部に行くに従って、電流密度が高くなり、特に櫛形電極５０１，５０２の櫛歯の付け根の部位でエレクトロマイグレーションが発生しやすく、半導体デバイス５００の破損の原因となっていた。

一方、特許文献１では、互いに離間した細長いソース電極とドレイン電極とを交互に半導体チップ上に配設するとともに、各電極の形状に合わせた櫛歯を有するリードフレームを用いて、電極とリードフレームとを直接接続した半導体パッケージ等が開示されている。

特表２００８−５３３７２２号公報

しかしながら、通常、半導体チップに設けられる櫛形電極の各櫛歯の大きさは、幅５〜１０μｍ程度、長さ１〜２ｍｍ程度であり、銅等で生成されるリードフレームを、この程度の寸法で特許文献１に記載の櫛形のリードフレームのような形状に加工するのは現実的に困難であった。また、仮に加工できたとしても、折れ曲がったり、反ったりしやすく、チップの電極とリードフレームとをずれないように位置合わせすることは非常に困難であり、実現は難しいと考えられる。

本発明は、以上の問題点に鑑みてなされたものであり、チップサイズを縮小でき、かつ、エレクトロマイグレーションによるデバイスの破損を防止可能な半導体チップ、半導体パッケージ、パワーモジュール、及び半導体パッケージの製造方法を提供することを目的としている。

前述した目的を達成するために第１の発明は、複数の端子をＧａＮ系半導体基板の同一面に備え、前記複数の端子には、第１電極に接続される第１端子と、第２電極に接続される第２端子と、を交互に配列してなる端子列が含まれ、前記第１端子の各々は、前記配列の方向に対して直交する方向の一方向へ前記第２端子よりも突出した第１突出部を有し、前記第２端子の各々は、前記一方向の反対方向へ前記第１端子よりも突出した第２突出部を有していることを特徴とする半導体チップである。

また、前記第１突出部の各々を相互に接続する第１連結部と、前記第２突出部の各々を相互に接続する第２連結部と、を備え、前記第１及び第２連結部は、その長手方向に渡って前記第１または第２突出部の各々に接続されている。また、第１及び第２連結部の長手方向に対して直交する方向の連結部の幅は、大きくとも前記端子の配列方向の幅程度とすることが好ましい。また、前記端子の配列方向の幅以下、例えば、１〜２μｍ程度とすることもできる。

当該半導体チップは、前記第１端子としてのソース電極と、前記第２端子としてのドレイン電極と、前記第１及び第２端子の間に設けられた少なくとも１つのゲート電極と、を備えるトランジスタであることが望ましい。
なお、当該半導体チップにおいて、ゲート電極は、ＧａＮ系半導体基板の前記第１及び第２端子の形成面と同一面側に設けられる。また、第１及び第２端子とゲート電極の高さ方向の位置関係については、通常は、ＧａＮ系半導体基板のＧａＮ系半導体層に、直接第１端子と第２端子を設けるが、これらの端子及び電極がＧａＮ系半導体層に掘り込まれる場合も含み、少なくとも各端子及び電極の高さ方向位置を共有した構造である必要がある。このような構造とすることにより、接着層を介して端子等とリードフレームとを良好に接着することができる。
ここで、ＧａＮ系半導体基板とは、サファイア、Ｓｉ、ＳｉＣ、ＧａＮ基板などの基板上に、半導体層と格子整合させるためのバッファ層を設け、さらにその上にＧａＮ系半導体を積層した構造を有するエピウエハをいう。

当該半導体チップは、前記第１端子としてのアノード電極と、前記第２端子としてのカソード電極と、を備えるダイオードであることが望ましい。

当該半導体チップは、前記第１端子としてのソース電極と、前記第２端子としてのドレイン電極と、前記第１及び第２端子の間に設けられた少なくとも１つのゲート電極と、を備えるトランジスタ部と、前記第１端子としてのアノード電極と、前記第２端子としてのカソード電極と、を備えるダイオード部と、を備えることが望ましい。第１及び第２端子とゲート電極の高さ方向の位置関係については、上述の説明と同様である。

第２の発明は、第１の発明の半導体チップを、外部電極と導通させる半導体パッケージであって、前記第１電極としての第１リードフレームと、前記第２電極としての第２リードフレームと、を少なくとも備え、前記第１リードフレームは前記第１突出部の各々に対し、接着層を介して接続され、前記第２リードフレームは前記第２突出部の各々に対し、接着層を介して接続されていることを特徴とする半導体パッケージである。

前記第１リードフレームは、ソース電極としての前記第１端子に接続され、前記第２リードフレームは、ドレイン電極として前記第２端子に接続され、更に、前記半導体チップに設けられた少なくとも１つのゲート電極に、それぞれ接着層を介して接続される第３のリードフレームを備えることとしてもよい。

また、前記第１リードフレームは、アノード電極としての前記第１端子に接続され、前記第２リードフレームは、カソード電極としての前記第２端子に接続されることが望ましい。

第３の発明は、第１の発明の半導体チップ（トランジスタまたはダイオード）に設けられる各第１突出部及び各第２突出部が、それぞれ同列となるように併設されたパワーモジュールであって、前記トランジスタのソース電極及び前記ダイオードのアノード電極に設けられた各第１突出部の各々に、接着層を介して接続する第１リードフレームと、前記トランジスタのドレイン電極及び前記ダイオードのカソード電極に設けられた各第２突出部の各々に、接着層を介して接続する第２リードフレームと、前記トランジスタに設けられる少なくとも１つのゲート電極に、接着層を介して接続する少なくとも１つの第３リードフレームと、を備えることを特徴とするパワーモジュールである。

第４の発明は、第１の発明の半導体チップ（トランジスタまたはダイオード）に設けられる各第１突出部及び各第２突出部がそれぞれ同列となるように、前記トランジスタと前記ダイオードとを交互に配列した半導体チップが２段備えられたパワーモジュールを、外部電極と導通させる半導体パッケージであって、１段目の前記トランジスタのソース電極及び前記ダイオードのアノード電極に設けられた各第１突出部の各々に、接着層を介して接続する第１リードフレームと、２段目の前記トランジスタのドレイン電極及び前記ダイオードのカソード電極に設けられた各第２突出部の各々に、接着層を介して接続する第２リードフレームと、１段目及び２段目の各トランジスタに設けられる少なくとも１つのゲート電極に、接着層を介して接続する少なくとも１つの第３リードフレームと、１段目の前記トランジスタのドレイン電極及び前記ダイオードのカソード電極に設けられた各第２突出部の各々に、接着層を介して接続するとともに、２段目の前記トランジスタのソース電極及び前記ダイオードのアノード電極に設けられた各第１突出部の各々に、接着層を介して接続する第４リードフレームと、を備えることを特徴とするパワーモジュールである。

また、第２、第３、及び第４の発明の半導体パッケージまたはパワーモジュールにおいて、前記ＧａＮ系半導体基板の、端子が形成される面と反対の面に接続され、外部に露出する放熱板を更に備えることが望ましい。

第５の発明は、第１の発明の半導体チップに配設された複数の端子の上面に接着層を接着する第１の工程と、前記接着層を、前記端子上に接着された部分を残して除去する第２の工程と、前記半導体チップの第１突出部上に接着された前記接着層の上に第１リードフレームを接着するとともに、前記半導体チップの第２突出部上に接着された前記接着層の上に第２リードフレームを接着する第３の工程と、を含むことを特徴とする半導体パッケージの製造方法である。

また、前記接着層は、シリコン層、アルミ、タングステンを含むことが望ましい。

本発明によれば、チップサイズを縮小し、かつ、エレクトロマイグレーションによるデバイスの破損を防止可能な半導体チップ、半導体パッケージ、パワーモジュール及び半導体パッケージの製造方法を提供できる。

第１の実施の形態の半導体チップ１の平面図 半導体パッケージ２の平面図 半導体チップ１に接着層２５であるＳｉ基板２５１を接着したものを、図１の矢印Ａ方向から見た図 接着層２５（Ｓｉ）をエッチングした後の半導体チップ１を、図１の矢印Ａ方向から見た図 Ｓｉ層をエッチングした後の半導体チップ１の平面図 Ｓｉ層上に半田が塗布された半導体チップ１の平面図 半導体チップ１Ｄを示す概略横面図 第２の実施の形態の半導体チップ１９の平面図 第３の実施の形態の半導体チップ３の平面図 半導体チップ３のパッケージ４の平面図 （Ａ）第４の実施の形態のパワーモジュール６０のパッケージ６の平面図、（Ｂ）パワーモジュール６０の電子回路図、（Ｃ）パワーモジュール６６のパッケージ６５ （Ａ）第５の実施の形態のパワーモジュール７０のパッケージ７の平面図、（Ｂ）パワーモジュール７０の電子回路図 （Ａ）第６の実施の形態のパワーモジュール８０のパッケージ８の平面図、（Ｂ）パワーモジュール８０の電子回路図 第７の実施の形態における半導体パッケージ１００を、図１の矢印Ｂ方向から見た模式図 従来の半導体デバイス５００における櫛形電極５０１，５０２を説明する図

以下、添付図面を参照しながら、本発明に係る半導体チップ、半導体パッケージ、パワーモジュール、及び半導体パッケージの製造方法の好適な実施形態として、Ｓｉ基板上にバッファ層を介してＧａＮ層を結晶成長させたＧａＮ系半導体デバイスについて詳細に説明する。

（第１の実施の形態）
まず、図１〜図６を参照して、第１の実施の形態の半導体チップ１、半導体パッケージ２、及び半導体パッケージ２の製造方法について説明する。

図１は、第１の実施の形態の半導体チップ１の平面図である。
図１に示すように、半導体チップ１は、上面にソース電極としての複数の端子Ｓ１，Ｓ２，Ｓ３と、ドレイン電極としての複数の端子Ｄ１，Ｄ２，Ｄ３と、ゲート電極としての端子Ｇ1と、がそれぞれ離間して配設されたトランジスタである。

なお、図１では説明の簡略化のために、ソース電極とドレイン電極とは、それぞれ端子を３つとした例を挙げているが、端子数はこれに限定されるものではない。また、図１では省略されているが、端子Ｓ１，Ｓ２，Ｓ３と、端子Ｄ１，Ｄ２，Ｄ３との間には、ゲート電極Ｇ１に接続される配線が施されている（図３参照）。

ソース電極としての各端子Ｓ１，Ｓ２，Ｓ３と、ドレイン電極としての各端子Ｄ１，Ｄ２，Ｄ３とは、交互に配列されている。また、端子Ｓ１，Ｓ２，Ｓ３は、端子の配列の方向に対して直交する方向の一方向へ、それぞれ隣設する端子Ｄ１，Ｄ２，Ｄ３から突出する第１突出部１１，１２，１３を有している。同様に、端子Ｄ１，Ｄ２，Ｄ３は、上述の一方向とは反対の方向へ、それぞれ隣設する端子Ｓ１，Ｓ２，Ｓ３から突出する第２突出部１４，１５，１６を有している。

すなわち、図１に示すように、端子Ｓ１は、隣設する端子Ｄ１から突出した第１突出部１１を有し、端子Ｓ２は、隣設する端子Ｄ１，Ｄ２から突出した第１突出部１２を有し、端子Ｓ３は、隣設する端子Ｄ２，Ｄ３から突出した第１突出部１３を有する。

同様に、端子Ｄ１は、隣設する端子Ｓ１，Ｓ２から突出した第２突出部１４を有し、端子Ｄ２は、隣設する端子Ｓ２，Ｓ３から突出した第２突出部１５を有し、端子Ｄ３は、隣設する端子Ｓ３から突出した第２突出部１６を有する。

第１及び第２突出部１１〜１６の突出幅は、素子の最大定格電圧を確保できる距離よりは大きくなければならないが、コストを下げるためには小さいほどよい。例えば、数〜数百μｍ程度であることが好ましい。

次に、図２を参照して、半導体パッケージ２について説明する。
図２は、半導体パッケージ２の透視平面図である。
図２に示すように、半導体パッケージ２は、半導体チップ１を外部電極に導通させるパッケージであり、ソース電極の各々（端子Ｓ１，Ｓ２，Ｓ３）に接続するリードフレーム２１と、ドレイン電極の各々（端子Ｄ１，Ｄ２，Ｄ３）に接続するリードフレーム２２と、ゲート電極（端子Ｇ１）に接続するリードフレーム２３と、を有する。

各リードフレーム２１、２２、２３は、同一厚さであり、その平面形状は、接続される端子の配置や形状に応じたものとすればよい。例えば、図２に示すような矩形である。
なお、図２では説明のために、リードフレーム２１，２２，２３及び樹脂モールド２８を透明にしている。

リードフレーム２１は、半導体チップ１のソース電極Ｓ１，Ｓ２，Ｓ３上に接着される接着層２５を介して、ソース電極Ｓ１，Ｓ２，Ｓ３の各第１突出部１１，１２，１３に接続される。
リードフレーム２２は、半導体チップ１のドレイン電極Ｄ１，Ｄ２，Ｄ３上に接着される接着層２５を介して、ドレイン電極Ｓ１，Ｓ２，Ｓ３の第２突出部１４，１５，１６に接続される。
リードフレーム２３は、半導体チップ１のゲート電極Ｇ１に、接着層２５を介して接続される。

接着層２５は、各リードフレームと各端子とを電気的にも接続する導電性の接着層であり、金属、半導体等からなる。具体的には、例えば低抵抗なシリコン（Ｓｉ）、アルミ、タングステン等が挙げられるが、これに限定されるものではなく、リードフレーム２１、２２、２３と各端子とを導通するものであればどのような材質のものを用いてよい。また、接着層２５には、接着層２５の一面を端子に接着する半田やナノ粒子ペースト、接着層２５の他面とリードフレームとを接着する半田やナノ粒子ペースト、Ｓｉと半田やナノ粒子ペーストが接合しやすいように成膜されたＳｉ上の電極層等も含まれる。

接着層２５にＳｉを用いた場合には、各端子Ｓ１，Ｓ２，Ｓ３，Ｄ１，Ｄ２，Ｄ３，Ｇ１上にのみ半田やナノ粒子ペーストを形成し、Ｓｉ基板をＧａＮ系ウェハに貼り合わせる。次に、フォトリソグラフィの手法を用いて各端子Ｓ１，Ｓ２，Ｓ３，Ｄ１，Ｄ２，Ｄ３，Ｇ１上にのみＳｉが形成されるように他の部分をエッチングする。次に各リードフレーム２１，２２，２３と端子とを加熱接着させることが可能である。

また、接着層２５の厚さは、例えば、１０〜数１００μｍ程度であることが好ましい。
接着層２５は導電性であるため、端子を流れる電流は接着層２５へも流れ、その結果、接着層２５の厚さだけ単位面積が増大し、電極の電流密度の低減に寄与する。

次に、図３〜図６を参照して、半導体パッケージ２の製造方法について説明する。
図３は、図１に示す半導体ウェハ１に接着層２５であるＳｉ基板２５１を接着したものを、図１の矢印Ａ方向から見た図である。この段階における半導体ウェハ１に１Ａの符号を付している。

まず、図１のような配列に端子が形成されたウエハの端子形成層に、Ｓｉ基板２５１が貼り合わせられる。このＳｉ基板２５１は、例えばＡｕＳｎ等の図示しない半田を用いて、各端子と加熱接着される。
次に、ウエハ１ＡのＳｉ基板２５１上面にフォトレジストが塗布され、全ての端子Ｓ１，Ｓ２，Ｓ３，Ｄ１，Ｄ２，Ｄ３，Ｇ１の部位がマスクされた後、露光され、端子Ｓ１，Ｓ２，Ｓ３，Ｄ１，Ｄ２，Ｄ３，Ｇ１を除く部分のＳｉがエッチングにより除去される。

ここで、Ｓｉ基板２５１は、数１００μｍ程度の厚さを持ち、ソース、ドレインの各端子間の距離は、定格電圧にもよるが２０μｍ程度である。高アスペクト比のエッチングが必要になるため、フォトマスクの設計はエッチング時のマスクの後退を考慮した設計が必要である。ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）深堀技術であるボッシュ法等を利用してもよい。

図４は、Ｓｉ基板２５１をエッチングした後のウエハ１Ｂを図１の矢印Ａ方向から見た図であり、図５は、Ｓｉ基板２５１をエッチングした後の半導体チップ１Ｂの平面図である。
図３、図４の端子Ｓ１，Ｄ１の間や、端子Ｄ１，Ｓ２の間に表されたゲート（Ｇ）は、ゲート電極Ｇ１から延びる配線であり、この配線上のＳｉはエッチングにより除去されている。

図４に示すように、エッチング後のウエハ１Ｂは、端子Ｓ１，Ｓ２，Ｓ３，Ｄ１，Ｄ２，Ｄ３，Ｇ１の上面にそれぞれＳｉ層２５Ａ，２５Ｃ，２５Ｅ，２５Ｂ，２５Ｄ，２５Ｆ，２５Ｇを持つこととなる。

Ｓｉ基板２５１のエッチング後、ウエハ１Ｂは個別の半導体チップ１，１，・・・に個片化される。次に、各Ｓｉ層２５Ａ，２５Ｃ，２５Ｅ，２５Ｂ，２５Ｄ，２５Ｆ，２５Ｇの上面にリードフレーム２１，２２，２３と接続するための半田やナノ粒子ペーストが塗布される。
図６は、上に半田やナノ粒子ペーストが塗布された半導体チップ１Ｃの平面図である。

図６に示すように、各Ｓｉ層２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅ，２５Ｆ，２５Ｇの上面であって、各突出部１１，１２，１３，１４，１５，１６及びゲート電極Ｇ１上に、半田２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２６Ｆ，２６Ｇが塗布される。

その後、リードフレーム２１は、第１突出部１１，１２，１３の上に加熱接着され、リードフレーム２２は、第２突出部１４，１５，１６の上に加熱接着され、リードフレーム２１は、ゲート端子Ｇ１の上に加熱接着される。

ここで、各リードフレーム（例えばリードフレーム２２）は、突出部（例えば第２突出部１４，１５，１６）における端子端部寄りの位置（例えば端子Ｄ１，Ｄ２，Ｄ３の第２突出部側）で接続され、隣設する端子（例えば端子Ｓ１，Ｓ２，Ｓ３）との絶縁が図られている。

以上のようなプロセスで、リードフレーム２１，２２，２３がそれぞれ半導体チップ１の端子に接続される。

図７は、リードフレーム２２が半導体チップ１の第２突出部１４，１５，１６に接続された段階での半導体チップ１Ｄを示す概略横面図である。図７は、半導体チップ１を図２の矢印Ａ方向から見た図である。
図７に示すように、ＧａＮ系半導体基板１０の端子Ｓ１，Ｄ１，Ｓ２，・・・の上に、接着層２５が形成され、接着層２５の上にリードフレーム２２が接続される。なお、図７は、図２の矢印Ａ側から見た図であるため、端子Ｄ１のみがリードフレーム２２と接続されており、端子Ｓ１，Ｓ２は、リードフレーム２２とは接続されていない。

その後、図７のようにリードフレーム２と接続された半導体チップ１は、樹脂モールドされ、半導体パッケージ２が完成される。なお、半導体パッケージ２において、リードフレーム２１、２２、２３の外面（端子と接続した面の反対面）は、外部に露出しており、例えば回路基板上の端子等と接続可能となる。

以上説明したように、第１の実施の形態の半導体チップ１は、ソース電極、ドレイン電極、ゲート電極としての各端子を同一層に配設したトランジスタであり、ソース電極としての端子Ｓ１，Ｓ２，Ｓ３と、ドレイン電極としての端子Ｄ１，Ｄ２，Ｄ３とが、交互に配列されている。また、ソース電極としての端子Ｓ１，Ｓ２，Ｓ３は、それぞれ隣設する端子Ｄ１，Ｄ２，Ｄ３から突出する第１突出部１１，１２，１３を有する。同様に、ドレイン電極としての端子Ｄ１，Ｄ２，Ｄ３は、それぞれ隣設する端子Ｓ１，Ｓ２，Ｓ３から突出する第２突出部１４，１５，１６を有する。そして、端子Ｓ１，Ｓ２，Ｓ３の上にＳｉ等から成る導電性の接着層２５を形成し、この接着層２５を介して、各第１突出部１１，１２，１３とリードフレーム２１とを接続する。同様に、端子Ｄ１，Ｄ２，Ｄ３の上に接着層２５を形成し、この接着層２５を介して、各第２突出部１４，１５，１６とリードフレーム２２とを接続する。

従って、ワイヤを使用せずに、半導体チップ１の電極と、パッケージ２のリードフレームとを接続するため、従来の櫛形電極に設けられていたワイヤボンディング用のパッドを設ける必要がなくなり、チップサイズやパッケージサイズを縮小できる。
また、ワイヤを使用しないので、インダクタンス成分が小さくなり、サージ電圧を小さくできる。
更に、各端子とリードフレームとの間に、導電性の接着層２５が形成されるため、従来は端子にのみ流れていた電流は、接着層２５にも流れ、よって、電流密度が大幅に低減でき、エレクトロマイグレーションによるデバイスの破損を防止できる。

（第２の実施の形態）
次に、図８を参照して、第２の実施の形態の半導体チップ１９について説明する。
図８に示す半導体チップ１９は、図１に示す半導体チップ１において、端子Ｓ１，Ｓ２，Ｓ３の第１突出部１１，１２，１３の各々を相互に接続する連結部１７と、端子Ｄ１，Ｄ２，Ｄ３の第２突出部１４，１５，１６の各々を相互に接続する連結部１８とを有する。

連結部１７は、ＧａＮ層１０上に端子Ｓ１，Ｓ２，Ｓ３を形成する際に、一体的に形成されるものであり、相互に離間した各端子Ｓ１，Ｓ２，Ｓ３を連結部１７の長手方向に渡って接続する。
同様に、連結部１８も、ＧａＮ層１０上に端子Ｄ１，Ｄ２，Ｄ３を形成する際に、一体的に形成されるものであり、相互に離間した各端子Ｄ１，Ｄ２，Ｄ３を連結部１８の長手方向に渡って接続する。

連結部１７，１８の長手方向と直交する方向の幅は、従来の櫛形電極に用いられるワイヤボンディング用のパッド部のような太さを確保する必要はなく、連結された各端子が導通可能な程度の細さで十分である。例えば、各端子の幅（端子列方向の幅）と同程度とすればよい。
このように、連結部１７や連結部１８を形成することにより、端子が電気的に接続されるため、ウェハ状態での電気的な検査が容易となる。また、リードフレームを接合する際の面積が増え、接合強度が高くなる。また、リードフレーム接合時のアライメントが多少ずれて、端のほうの櫛上の接着層とリードフレームが接触しないことがあっても正常に動作するというメリットがある。

（第３の実施の形態）
次に、図９及び図１０を参照して、第３の実施の形態の半導体チップ３、及び半導体パッケージ４について説明する。

図９は、第３の実施の形態の半導体チップ３の平面図であり、図１０はパッケージ４の平面図である。
第３の実施の形態の半導体チップ３は、第１の実施の形態の半導体チップ１におけるゲート電極Ｇ１をなくし、ソース電極Ｓ１，Ｓ２，Ｓ３に対応する端子をアノード電極Ａ１，Ａ２，Ａ３、ドレイン電極Ｄ１，Ｄ２，Ｄ３に対応する端子をカソード電極Ｃ１，Ｃ２，Ｃ３としたものである。

すなわち半導体チップ３は、図９に示すように、上面にアノード電極としての複数の端子Ａ１，Ａ２，Ａ３と、カソード電極としての複数の端子Ｃ１，Ｃ２，Ｃ３と、がそれぞれ離間して配設されたダイオードである。
なお、図９では説明の簡略化のために、アノード電極とカソード電極とは、それぞれ端子を３つとした例を挙げているが、端子数はこれに限定されるものではない。

図１に示す半導体チップ１と同様に、アノード電極としての各端子Ａ１，Ａ２，Ａ３と、カソード電極としての各端子Ｃ１，Ｃ２，Ｃ３とは、交互に配列されている。また、端子Ａ１，Ａ２，Ａ３は、それぞれ、端子の配列の方向に対して直交する方向の一方向へ、それぞれ隣設する端子Ｃ１，Ｃ２，Ｃ３から突出する第１突出部３１，３２，３３を有している。同様に、端子Ｃ１，Ｃ２，Ｃ３は、上述の一方向とは反対の方向へ、それぞれ隣設する端子Ａ１，Ａ２，Ａ３から突出する第２突出部３４，３５，３６を有している。

次に、図１０に示す半導体パッケージ４について説明する。
図１０に示すように、半導体チップ３のパッケージ４は、半導体チップ３を外部電極に導通させるパッケージであり、アノード電極の各々（端子Ａ１，Ａ２，Ａ３）に接続するリードフレーム４１と、カソード電極の各々（端子Ｃ１，Ｃ２，Ｃ３）に接続するリードフレーム４２と、を有する。

第１の実施の形態と同様に、各リードフレーム４１、４２は、同一厚さであり、その平面形状は、それぞれ接続される端子の配置や形状に応じたものである。例えば、図１０に示すような矩形である。なお、図１０では説明のために、リードフレーム２１，２２及び樹脂モールド４８を透明にしている。

リードフレーム４１は、半導体チップ３の端子Ａ１，Ａ２，Ａ３上に接着される接着層４５を介して、端子Ａ１，Ａ２，Ａ３の突出部３１，３２，３３に接続される。
リードフレーム４２は、半導体チップ１の端子Ｃ１，Ｃ２，Ｃ３上に接着される接着層４５を介して、端子Ｃ１，Ｃ２，Ｃ３の突出部３４，３５，３６に接続される。

ここで、リードフレーム４１、４２は、第１の実施の形態のリードフレーム２１、２２と同様に、各端子上に形成される接着層４５及び半田を介して各端子と接続される。

半導体パッケージ４は、第１の実施の形態の半導体パッケージ２と同様の方法で製造されるため、説明を省略する。

また、第３の実施の形態の半導体チップ３についても、第２の実施の形態の半導体チップ１９（図８）と同様に、端子Ａ１，Ａ２，Ａ３の第１突出部３１，３２，３３の各々を相互に接続する連結部と、端子Ｃ１，Ｃ２，Ｃ３の第２突出部３４，３５，３６の各々を相互に接続する連結部とを設けるようにしてもよい。

以上説明したような構成の、第３の実施の形態の半導体チップ３（ダイオード）、及び半導体パッケージ４によれば、第１の実施の形態の半導体チップ１（トランジスタ）、及び半導体パッケージ２と同様の効果を得られる。

（第４の実施の形態）
次に、図１１を参照して、第４の実施の形態について説明する。
第４の実施の形態では、ＵＰＳ（Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）、ＮＣ工作機、交流モータ制御用インバータ装置、直流モータ制御用電源装置、溶接機等に用いられるパワーモジュール６について説明する。

図１１（Ａ）は、第４の実施の形態のパワーモジュール６の平面図であり、図１１（Ｂ）は、パワーモジュール６の電子回路図である。
図１１（Ａ）に示すパワーモジュール６は、図１に示す半導体チップ１（以下、トランジスタ１という）と、図９に示す半導体チップ３（以下、ダイオード３という）と、を併設して、パッケージされている。

パワーモジュール６は、トランジスタ１の端子列と、ダイオード３の端子列とが、同列となるように並べられている。その結果、トランジスタ１の第１突出部（１１，１２，１３）とダイオード３の第１突出部（３１，３２，３３）がそれぞれ一列に並び、その一列とは反対側にトランジスタ１の第２突出部（１４，１５，１６）とダイオード３の各第２突出部（３４，３５，３６）が、一列に並ぶこととなる。

パワーモジュール６は、リードフレーム６１と、リードフレーム６２と、リードフレーム６３とを有する。なお、図１１（Ａ）では、端子とリードフレームとの接続位置を明確に示すため、各リードフレーム６１，６２を透明に表している。また、樹脂モールドは省略されている。

リードフレーム６１は、トランジスタ１の端子Ｓ１，Ｓ２，Ｓ３に接着される接着層２５とダイオード３の端子Ａ１，Ａ２，Ａ３上に接着される接着層４５を介して、各端子Ｓ１，Ｓ２，Ｓ３，Ａ１，Ａ２，Ａ３の各突出部１１，１２，１３，３１，３２，３３（第１突出部）に接続される。
リードフレーム６２は、トランジスタ１の端子Ｄ１，Ｄ２，Ｄ３上に接着される接着層２５とダイオード３の端子Ｃ１，Ｃ２，Ｃ３上に接着される接着層４５を介して、各端子Ｄ１，Ｄ２，Ｄ３，Ｃ１，Ｃ２，Ｃ３の各突出部１４，１５，１６，３４，３５，３６（第２突出部）に接続される。

リードフレーム６３は、トランジスタ１のゲート端子Ｇ１に、接着層２５を介して、接続される。

以上のように各端子が各リードフレームに接続されて、図１１（Ｂ）の電子回路図にしめすパワーモジュール６が完成される。

なお、図１１（Ａ）では、トランジスタ１とダイオード３とは、それぞれ別のチップとしたが、これに限定されるものではなく、トランジスタ１とダイオード３とを同一のチップ内６６に併設するようにしてもよい。
すなわち、図１１（Ｃ）に示すパワーモジュール６５のように、チップ６６に、図１１（Ａ）と同様のトランジスタ部６７と、図１１（Ａ）のダイオード３と同様のダイオード部６８と、を併設する。

このパワーモジュール６５も図１１（Ａ）と同様に、トランジスタ部６７の端子列と、ダイオード部６８の端子列とが、同列となるように並べられている。その結果、トランジスタ部６７の第１突出部（１１，１２，１３）とダイオード部６８の第１突出部（３１，３２，３３）がそれぞれ一列に並び、その一列とは反対側にトランジスタ部６７の第２突出部（１４，１５，１６）とダイオード部６８の各第２突出部（３４，３５，３６）が、一列に並ぶこととなる。

図１１（Ｃ）に示すパワーモジュール６５も、図１１（Ａ）の半導体パッケージ６と同様のリードフレーム６１、リードフレーム６２、リードフレーム６３によって、外部電極と導通されることとなる。トランジスタとダイオードがワンチップであるため、トランジスタとダイオード間の角度ずれがなく、リードフレームの接続が容易である。

パワーモジュール６は、第１の実施の形態の半導体パッケージ１と同様の方法で製造されるため、説明を省略する。

また、第４の実施の形態についても、第２の実施の形態の半導体チップ１９（図８）と同様に、端子Ｓ１，Ｓ２，Ｓ３の第１突出部１１，１２，１３の各々を相互に接続する連結部、端子Ｄ１，Ｄ２，Ｄ３の第２突出部１４，１５，１６の各々を相互に接続する連結部、端子Ａ１，Ａ２，Ａ３の第１突出部３１，３２，３３の各々を相互に接続する連結部、及び端子Ｃ１，Ｃ２，Ｃ３の第２突出部３４，３５，３６の各々を相互に接続する連結部を設けるようにしてもよい。

以上説明したような第４の実施の形態のパワーモジュール６によれば、第１の実施の形態の半導体チップ１（トランジスタ）、及び半導体パッケージ２と同様の効果を得られる。

（第５の実施の形態）
次に、図１２を参照して、第５の実施の形態のパワーモジュール７について説明する。

図１２（Ａ）は、第５の実施の形態のパワーモジュール７の平面図であり、図１２（Ｂ）は、パワーモジュール７の電子回路図である。
図１２（Ａ）に示すパワーモジュール７は、図１に示す半導体チップ１（トランジスタ）と、図９に示す半導体チップ３（ダイオード）と、を併設して、２段に配置したパッケージである。

各段の端子配置は、第４の実施の形態の図１１（Ａ）のパワーモジュール６と同様に、トランジスタ１の端子列と、ダイオード３の端子列とが、同列になるように位置合わせされて並べられている。その結果、トランジスタ１とダイオード３の各第１突出部（１１，１２，１３，３１，３２，３３）がそれぞれ一列に並び、その列とは反対側にトランジスタ１とダイオード３の各第２突出部（１４，１５，１６，３４，３５，３６）が、一列に並ぶこととなる。

また、１段目のトランジスタ１及びダイオード３の各第２突出部（１４，１５，１６，３４，３５，３６）と、２段目のトランジスタ１及びダイオード３の各第１突出部（１１，１２，１３，３１，３２，３３）とが、が対向するように設けられている。

パワーモジュール７は、外部電極に導通する電極として、リードフレーム７１と、リードフレーム７２と、リードフレーム７３ａ，７３ｂとを有する。なお、図１２（Ａ）では、説明のために各リードフレームを透明に表している。また、樹脂モールドは省略されている。

リードフレーム７１は、１段目のトランジスタ１の端子Ｓ１，Ｓ２，Ｓ３とダイオード３の端子Ａ１，Ａ２，Ａ３とに接続される。リードフレーム７１は、各端子に接着される接着層２５、４５を介して、各端子Ｓ１，Ｓ２，Ｓ３，Ａ１，Ａ２，Ａ３の各突出部１１，１２，１３，３１，３２，３３（第１突出部）に接続される。
リードフレーム７２は、２段目のトランジスタ１の端子Ｄ１，Ｄ２，Ｄ３とダイオード３の端子Ｃ１，Ｃ２，Ｃ３とに接続される。リードフレーム７２は、各端子に接着される接着層２５、４５を介して、各端子Ｄ１，Ｄ２，Ｄ３，Ｃ１，Ｃ２，Ｃ３の各突出部１４，１５，１６，３４，３５，３６（第２突出部）に接続される。

リードフレーム７３ａは、１段目のトランジスタ１のゲート端子Ｇ１に、接着層２５を介して、接続され、リードフレーム７３ｂは、２段目のトランジスタ１のゲート端子Ｇ１に、接着層２５を介して、接続される。

リードフレーム７４は、１段目のトランジスタ１の端子Ｄ１，Ｄ２，Ｄ３とダイオード３の端子Ｃ１，Ｃ２，Ｃ３と、２段目のトランジスタ１の端子Ｓ１，Ｓ２，Ｓ３とダイオード３の端子Ａ１，Ａ２，Ａ３とに接続される。リードフレーム７４は、各端子に接着される接着層２５、４５を介して、１段目の突出部１４，１５，１６，３４，３５，３６（第２突出部）に接続されるとともに、２段目の突出部１１，１２，１３，３１，３２，３３（第１突出部）に接続される。

半導体パッケージ７は、第１の実施の形態の半導体パッケージ１と同様の方法で製造されるため、説明を省略する。

以上説明したような構成の、第５の実施の形態のパワーモジュールを外部電極に導通する半導体パッケージ７によれば、第１の実施の形態の半導体チップ１（トランジスタ）、及び半導体パッケージ２と同様の効果を得られる。

なお、図１２（Ａ）では、パワーモジュール７０のトランジスタ１とダイオード３とは、それぞれ別のチップとしたが、これに限定されるものではなく、図１１（Ｃ）に示すような、トランジスタ１とダイオード３とが同一のチップに併設されたものを２段備えて、パワーモジュール７０とするようにしてもよい。また、２段分を１つのチップに併設して、パワーモジュール７０とするようにしてもよい。

また、第５の実施の形態についても、第２の実施の形態の半導体チップ１９（図８）と同様に、端子Ｓ１，Ｓ２，Ｓ３の第１突出部１１，１２，１３の各々を相互に接続する連結部、端子Ｄ１，Ｄ２，Ｄ３の第２突出部１４，１５，１６の各々を相互に接続する連結部、端子Ａ１，Ａ２，Ａ３の第１突出部３１，３２，３３の各々を相互に接続する連結部、及び端子Ｃ１，Ｃ２，Ｃ３の第２突出部３４，３５，３６の各々を相互に接続する連結部を設けるようにしてもよい。

（第６の実施の形態）
次に、図１３を参照して、第６の実施の形態のパワーモジュール８０について説明する。

図１３（Ａ）は、第６の実施の形態のパワーモジュール８０の平面図であり、図１３（Ｂ）は、パワーモジュール８０の電子回路図である。
図１３（Ａ）に示すパワーモジュール８は、図１に示す半導体チップ１（トランジスタ）と、図８に示す半導体チップ３（ダイオード）と、を交互に複数併設したものが２段備えられてパッケージされている。

各段には、トランジスタ１の端子列と、ダイオード３の端子列とが、同列になるように並べられている。その結果、トランジスタ１とダイオード３の各第１突出部がそれぞれ一列に並び、その列とは反対側にトランジスタ１とダイオード３の各第２突出部が、一列に並ぶこととなる。

また、１段目のトランジスタ１及びダイオード３の各第２突出部と、２段目のトランジスタ１及びダイオード３の各第１突出部とが、が対向するように設けられている。

パワーモジュール８は、外部電極に導通する電極として、リードフレーム８１と、リードフレーム８２と、リードフレーム８３ａ〜８３ｆと、リードフレーム８４ａ，８４ｂ，８４ｃを有する。なお、図１３（Ａ）では、説明のために各リードフレームを透明に表している。また、樹脂モールドは省略されている。また、トランジスタ１及びダイオード３の各端子の配列は、図１１や図１２と同一であるものとし、図１３中の符号は省略している。

リードフレーム８１は、１段目のモジュールの、各トランジスタ１のソース電極としての各端子Ｓ１，Ｓ２，Ｓ３と各ダイオード３のアノード電極としての各端子Ａ１，Ａ２，Ａ３とに接続される。リードフレーム８１は、各端子に接着される接着層２５、４５を介して、各端子の第１突出部に接続される。
リードフレーム８２は、２段目のモジュールの、各トランジスタ１のドレイン電極としての各端子Ｄ１，Ｄ２，Ｄ３と各ダイオード３のカソード電極としての各端子Ｃ１，Ｃ２，Ｃ３とに接続される。リードフレーム８２は、各端子に接着される接着層２５、４５を介して、２段目の各端子の第２突出部に接続される。

リードフレーム８３ａ，８３ｃ，８３ｅは、それぞれ、１段目のトランジスタ１のゲート電極に接着層２５を介して接続される。リードフレーム８３ｂ，８３ｄ，８３ｆは、２段目のトランジスタ１のゲート電極に、接着層２５を介して接続される。

リードフレーム８４ａ，８４ｂ，８４ｃは、１段目のトランジスタ１の端子Ｄ１，Ｄ２，Ｄ３とダイオード３の端子Ｃ１，Ｃ２，Ｃ３と、２段目のトランジスタ１の端子Ｓ１，Ｓ２，Ｓ３とダイオード３の端子Ａ１，Ａ２，Ａ３とに接続される。これらのリードフレーム８４ａ，８４ｂ，８４ｃは、各端子に接着される接着層２５、４５を介して、１段目の第２突出部に接続されるとともに、２段目の第１突出部に接続される。

第６の実施の形態におけるパワーモジュール８は、第１の実施の形態の半導体パッケージ１と同様の方法で製造されるため、説明を省略する。

以上説明したような構成の、第６の実施の形態のパワーモジュール８によれば、第１の実施の形態の半導体チップ１（トランジスタ）、及び半導体パッケージ２と同様の効果を得られる。

なお、図１３（Ａ）では、パワーモジュール８におけるトランジスタ１とダイオード３とは、それぞれ別のチップとしたが、これに限定されるものではなく、トランジスタ１とダイオード３とが交互に複数、同一のチップに併設し、２段備えて、パワーモジュール８とするようにしてもよい。また、２段分を１つのチップに併設し、パワーモジュール８とするようにしてもよい。

また、第６の実施の形態についても、第２の実施の形態の半導体チップ１９（図８）と同様に、同列に配置された各端子を相互に接続する連結部を設けるようにしてもよい。

（第７の実施の形態）
次に、図１４を参照して、第７の実施の形態の半導体パッケージ１００について説明する。

図１４は、第７の実施の形態の半導体パッケージ１００を、図１の矢印Ｂに示す方向から見た概略横面図である。なお、樹脂モールドは省略されている。
図１４に示す半導体パッケージ１００は、図１に示す半導体チップ１の基板１０の端子形成面とは反対の面に、銅等の金属からなる放熱板９を接続したものである。

放熱板９は、基板１０と接続されるものであり、基板１０と接する面の反対面は外部に露出している。
また、放熱板９は、熱伝導率の高い銅やアルミニウム等の金属からなる。なお、図１４は、放熱板９と半導体チップ１との層の位置関係について説明するものであるため、各層の厚さを正確に表現したものではない。実際には、半導体チップの基板１０の厚さが数百μｍであるのに対して、放熱板９の厚さは数ｍｍ程度である。

また、図１４では、放熱板を図１に示す半導体チップ１（トランジスタ）に接続した例を示しているが、これに限定されるものではなく、他にも、図９に示す半導体チップ３（ダイオード）や、図１１、図１２、図１３に示すパワーモジュール６，７，８に接続されるものとしてもよい。

第７の実施の形態の半導体パッケージ１００によれば、放熱板９によって、半導体チップ１の熱を効率よく外部に逃すことができるため、熱による半導体デバイスの破損を防止できる。

以上、本発明に係る半導体チップ、半導体パッケージ、パワーモジュール、及び半導体パッケージの製造方法の好適な実施形態について説明したが、本発明は、上述の実施形態に限定されるものではない。
また、当業者であれば、本願で開示した技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

１・・・・・・・・・・・半導体チップ（トランジスタ）
２・・・・・・・・・・・半導体チップ１のパッケージ
Ｓ１，Ｓ２，Ｓ３・・・・・端子（ソース電極）
Ｄ１，Ｄ２，Ｄ３・・・・・端子（ドレイン電極）
Ｇ１・・・・・・・・・・・端子（ゲート電極）
Ａ１，Ａ２，Ａ３・・・・・端子（アノード電極）
Ｃ１，Ｃ２，Ｃ３・・・・・端子（カソード電極）
１１、１２、１３・・・・・第１突出部
１４、１５、１６・・・・・第２突出部
１７、１８・・・・・・・・連結部
２１・・・・・・・・・・・リードフレーム
２２・・・・・・・・・・・リードフレーム
２３・・・・・・・・・・・リードフレーム
２４・・・・・・・・・・・樹脂モールド
２５・・・・・・・・・・・接着層
２５１・・・・・・・・・・Ｓｉ基板
２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２６Ｆ，２６Ｇ・・・半田
３・・・・・・・・・・・半導体チップ（ダイオード）
３１，３２，３３・・・・・第１突出部
３４，３５，３６・・・・・第２突出部
４・・・・・・・・・・・半導体チップ３のパッケージ
６，７，８・・・・パワーモジュール
９・・・・・・・・・・・放熱板
１０・・・・・・・・・・・ＧａＮ系半導体基板

Claims (14)

1. 複数の端子をＧａＮ系半導体基板の同一面に備え、
   前記複数の端子には、第１電極に接続される第１端子と、第２電極に接続される第２端子と、を交互に配列してなる端子列が含まれ、
   前記第１端子の各々は、前記配列の方向に対して直交する方向の一方向へ前記第２端子よりも突出した第１突出部を有し、
   前記第２端子の各々は、前記一方向の反対方向へ前記第１端子よりも突出した第２突出部を有していることを特徴とする半導体チップ。
2. 前記第１突出部の各々を相互に接続する第１連結部と、
   前記第２突出部の各々を相互に接続する第２連結部と、
   を備え、
   前記第１及び第２連結部は、長手方向に渡って前記第１または第２突出部の各々に接続されていることを特徴とする請求項１に記載の半導体チップ。
3. 当該半導体チップは、
   前記第１端子としてのソース電極と、前記第２端子としてのドレイン電極と、前記第１及び第２端子の間に設けられた少なくとも１つのゲート電極と、を備えるトランジスタであることを特徴とする請求項１に記載の半導体チップ。
4. 当該半導体チップは、
   前記第１端子としてのアノード電極と、前記第２端子としてのカソード電極と、を備えるダイオードであることを特徴とする請求項１に記載の半導体チップ。
5. 当該半導体チップは、
   前記第１端子としてのソース電極と、前記第２端子としてのドレイン電極と、前記第１及び第２端子の間に設けられた少なくとも１つのゲート電極と、を備えるトランジスタ部と、
   前記第１端子としてのアノード電極と、前記第２端子としてのカソード電極と、を備えるダイオード部と、
   を備えることを特徴とする請求項１に記載の半導体チップ。
6. 請求項１に記載の半導体チップを、外部電極と導通させる半導体パッケージであって、
   前記第１電極としての第１リードフレームと、
   前記第２電極としての第２リードフレームと、
   を少なくとも備え、
   前記第１リードフレームは前記第１突出部の各々に対し、接着層を介して接続され、
   前記第２リードフレームは前記第２突出部の各々に対し、接着層を介して接続されていることを特徴とする半導体パッケージ。
7. 前記第１リードフレームは、ソース電極としての前記第１端子に接続され、
   前記第２リードフレームは、ドレイン電極として前記第２端子に接続され、
   更に、前記半導体チップに設けられた少なくとも１つのゲート電極に、それぞれ接着層を介して接続される第３のリードフレームを備えることを特徴とする請求項６に記載の半導体パッケージ。
8. 前記第１リードフレームは、アノード電極としての前記第１端子に接続され、
   前記第２リードフレームは、カソード電極としての前記第２端子に接続されることを特徴とする請求項６に記載の半導体パッケージ。
9. 請求項３に記載のトランジスタ及び請求項４に記載のダイオードに設けられる各第１突出部及び各第２突出部が、それぞれ同列となるように併設されたパワーモジュール、または請求項５に記載の半導体チップを有するパワーモジュールであって、
   前記トランジスタのソース電極及び前記ダイオードのアノード電極に設けられた各第１突出部の各々に、接着層を介して接続する第１リードフレームと、
   前記トランジスタのドレイン電極及び前記ダイオードのカソード電極に設けられた各第２突出部の各々に、接着層を介して接続する第２リードフレームと、
   前記トランジスタに設けられる少なくとも１つのゲート電極に、接着層を介して接続する少なくとも１つの第３リードフレームと、
   を備えることを特徴とするパワーモジュール。
10. 請求項３に記載のトランジスタ及び請求項４に記載のダイオードに設けられる各第１突出部及び各第２突出部がそれぞれ同列となるように、前記トランジスタと前記ダイオードとを交互に配列した半導体チップが２段備えられたパワーモジュール、または請求項５に記載の半導体チップが２段備えられたパワーモジュールであって、
    １段目の前記トランジスタのソース電極及び前記ダイオードのアノード電極に設けられた各第１突出部の各々に、接着層を介して接続する第１リードフレームと、
    ２段目の前記トランジスタのドレイン電極及び前記ダイオードのカソード電極に設けられた各第２突出部の各々に、接着層を介して接続する第２リードフレームと、
    １段目及び２段目の各トランジスタに設けられる少なくとも１つのゲート電極に、接着層を介して接続する少なくとも１つの第３リードフレームと、
    １段目の前記トランジスタのドレイン電極及び前記ダイオードのカソード電極に設けられた各第２突出部の各々に、接着層を介して接続するとともに、２段目の前記トランジスタのソース電極及び前記ダイオードのアノード電極に設けられた各第１突出部の各々に、接着層を介して接続する第４リードフレームと、
    を備えることを特徴とするパワーモジュール。
11. 前記ＧａＮ系半導体基板の、端子が形成される面と反対の面に接続され、外部に露出する放熱板を更に備えることを特徴とする請求項６に記載の半導体パッケージ。
12. 前記ＧａＮ系半導体基板の、端子が形成される面と反対の面に接続され、外部に露出する放熱板を更に備えることを特徴とする請求項９または請求項１０に記載のパワーモジュール。
13. 請求項１に記載の半導体チップに配設された複数の端子の上面に接着層を接着する第１の工程と、
    前記接着層を、前記端子上に接着された部分を残して除去する第２の工程と、
    前記半導体チップの第１突出部上に接着された前記接着層の上に第１リードフレームを接着するとともに、前記半導体チップの第２突出部上に接着された前記接着層の上に第２リードフレームを接着する第３の工程と、
    を含むことを特徴とする半導体パッケージの製造方法。
14. 前記接着層は、シリコン層、アルミ、タングステンを含むことを特徴とする請求項１３に記載の半導体パッケージの製造方法。

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