JP4718751B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は複数の電極を有するトランジスタが形成された半導体装置に関する。
【０００２】
【従来の技術】
図１４は電界効果トランジスタ（ＦＥＴ）が複数形成された従来の半導体チップの平面図であり、半導体チップ上に形成されたＦＥＴの電極配置を示した図である。図１５はその半導体チップを横側から見た断面図である。
【０００３】
図１４に示すように、半導体基板１上において、ＦＥＴのゲート電極５、ドレイン電極６、ソース電極７が複数並べて配置されている。ゲート電極５、ドレイン電極６、ソース電極７はそれぞれゲートパッド２、ドレインパッド３、ソースパッド４に接続されている。ゲートパッド２とソースパッド４とは同図に示すように交互に配置されている。ソースパッド４にバイアホール９が設けられている。
【０００４】
図１５に示すように、ビアホール９はソースパッド４下側の半導体基板１中に設けられている。バイアホール９は、接地された裏面のヒートシンク１０と接続されており、これによりソース電極７はソースパッド４、バイアホール９を介して接地されることになる。
【０００５】
そのような半導体チップはパッケージの基板にＡｕＳｎハンダ等でダイボンドされる。ゲートパッド２及びドレインパッド３はワイヤボンドによりプリント基板等を介してパッケージのリード部と接続され、これにより、ＤＣ信号線路、ＲＦ信号線路が形成される。
【０００６】
【発明が解決しようとする課題】
以上のような従来の半導体チップでは、ソース電極４の接地を裏面ヒートシンク１０を用いて行なうため、図１５に示すように半導体基板１内にソース電極とヒートシンク１０とを電気的に接続するためのバイアホール９が設ける必要があり、半導体チップの構造及び製造工程が複雑となっていた。
【０００７】
また、半導体チップ上面にバイアホール９形成のためのソースパッド４を設ける必要があるため、ゲートパッド２とソースパッド４が交互に並んだ構造になり、ゲートパッド２毎にワイヤボンドする必要があり、アセンブリ工程の複雑さ、ワイヤボンド長のばらつきによる特性の劣化を招いていた。
【０００８】
また、図１４に示すように、ＦＥＴ動作領域８のソース電極を１０〜２０個まとめて１つのバイアホール９で接地するため、１０ＧＨｚを超える高周波帯域ではソースインダクタンス（Ｌs）の増大に伴う利得低下を招いていた。
【０００９】
さらに、図１６に示すように、素子の組み立て時に半導体チップをＡｕＳｎハンダ等でパッケージの基板にダイボンドする際に、半導体基板１と裏面ヒートシンク１０の熱膨張率の違いにより反りが発生し、半導体チップ両端でのハンダの厚さが増し、素子の熱抵抗値が増加するという問題があった。
【００１０】
本発明は上記問題を解決するためになされたものであり、その目的とするところは、半導体装置の構造を簡単化し、製造工程の容易化を実現する半導体装置を提供することにある。本発明はまた、半導体チップのダイボンド時の反りの発生を抑制する半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、第１及び第２の主電極と制御電極とを有する半導体素子が複数設けられた半導体装置である。半導体装置は、第１及び第２の主電極及び制御電極が一の主面上に形成された半導体基板と、半導体基板の一の主面と反対側の主面に設けられ、接地された金属層と、第１及び第２の主電極及び制御電極上に形成された、低誘電率高分子材料からなる膜と、該低誘電率高分子材料からなる膜上に形成された、接地された金属層と同じ材料からなる表面層と、表面層を、接地された金属層と電気的に接続したものである。
【００１７】
【発明の実施の形態】
以下、添付の図面を参照して、本発明に係る半導体装置の実施の形態を詳細に説明する。
【００１８】
実施の形態１．
本発明の半導体装置には複数の電界効果トランジスタ（ＦＥＴ）が形成されている。図１（ａ）に本発明の半導体装置の横側から見たときの構造を示す断面図を示す。図１（ｂ）に、半導体装置の断面の一部を拡大して示す。図２は、本発明の半導体装置の上側から見たときの構造を示す図である。
【００１９】
図１、２に示すように、半導体基板１上にＦＥＴの制御電極であるゲート電極５、ＦＥＴの主電極であるドレイン電極６及びソース電極７が複数並べて配置されている。ドレイン電極６とソース電極７は交互に配置され、それらの電極６、７間にゲート電極５が配置されている。なお、図１（ａ）においては、視認性の点からゲート電極５の表示は省略しているが（図８、図１１等において同じ）、図１（ｂ）に電極配置の理解の容易化のために半導体装置の断面の一部を拡大して示している。
【００２０】
半導体基板１の下面にはヒートシンク１０が設けられ、上面にはチップ表面接地電極１２が設けられている。ヒートシンク１０及びチップ表面接地電極１２ともにＡｕメッキにより形成される。ヒートシンク１０は接地されており、チップ表面接地電極１２はこのヒートシンク１０を介して接地される。チップ表面接地電極１２は支柱部１３によりソース電極７と電気的に接続される。これにより、ソース電極７はチップ表面接地電極１２を介してヒートシンク１０と接続され、接地されることになる。
【００２１】
図１（ｂ）に拡大して示すように、ゲート電極５はドレイン電極６とソース電極７の間に配置されている。隣あうソース電極７間には、ゲート電極５とドレイン電極６を覆うように低誘電率高分子材料からなる膜（以下「低誘電率高分子膜」という。）１１が形成されている。ここで、低誘電率高分子材料は、比誘電率が４以下（より好ましくは、３以下）の高分子材料であり、例えば、ＢＣＢ（ベンゾシクロブテン）や、ポリイミド系の材料を含む。この低誘電率高分子膜１１により、チップ表面接地電極１２が、ゲート電極５及びドレイン電極６と絶縁され、ソース電極７に対してのみ電気的に接続されるようになる。
【００２２】
以上のように、ソース電極７をヒートシンク１０に接続されたチップ表面接地電極１２を介して接地するため、従来のように半導体基板１中にバイアホールを設ける必要がなくなる。バイアホールを設ける必要がないため、半導体チップ構造を簡略化でき、チップの形成工程が容易となる。また、半導体基板１上すなわちチップ表面にソースパッドを設ける必要もなくなる。
【００２３】
図２に示すように、半導体基板１上には、ゲート電極５に接続されるゲートパッド２及びドレイン電極６に接続されるドレインパッド３が設けられている。図１４に示した従来例では、ゲートパッド２は、ソースパッド４を間に挟んで複数設けられていた。しかし、本実施形態によれば、ソースパッド４をチップ表面上に設ける必要がなくなったことから、図２に示すよう、横長の１つのゲートパッド２を設けることが可能となり、ゲートパッドの形状を簡単化できる。
【００２４】
また、従来は、複数のゲートパッドのそれぞれにワイヤボンドする必要があったが、本実施形態では、ゲートパッドが１つであるため、その必要がなくなり、１つのゲートパッドをタグテープ等を用いて整合用基板と簡便に接続することが可能となる。これにより、製造工程の簡略化、ワイヤボンド長のばらつきによる特性劣化を抑制できる。また、トランジスタの動作領域８のソース電極７をチップ表面接地電極１２に直接に接続して、接地することができるため、従来のバイアホールを介した接地の場合に比して、ソースインダクタンスを低減できる。これにより、特に１００ＧＨｚを超えるような高周波帯域での高い利得を実現できる。
【００２５】
なお、半導体基板１の材料にはＳｉＣまたはサファイアを用いるのが好ましい。これにより高出力用半導体装置を容易に製造することができる。これらの材料はＧａＮ系デバイスを形成するときに用いられる材料であるが、非常に堅い材料であるため、エッチングにより半導体基板内にバイアホールを形成する必要がある従来の半導体装置に適用するのは困難であった。しかし、本発明の図１、２に示す半導体装置の構造によれば、バイアホールが不要となるため、半導体基板の材料としてＳｉＣまたはサファイアを用いることが可能となる。
【００２６】
実施の形態２．
図３〜図６を用いて本発明に係る半導体装置の別の実施形態を説明する。図３は本実施形態の半導体装置を上から見たときのパターンを示す。図４は下側から見たときのパターンを示す。図５は、図３においてＡ−Ａ'線に沿ってカットしたときの半導体装置の断面図である。図６は、図３においてＢ−Ｂ'線に沿ってカットしたときの半導体装置の断面図である。
【００２７】
本実施形態では、実施の形態１の場合と同様、図５に示すように、半導体基板１上に設けたソース電極７を、チップ表面接地電極１２と支柱部１３を介して接続している。これにより、実施の形態１と同様の効果が得られる。
【００２８】
また、図３に示すように、半導体基板１の上部にゲートパッド２、ドレインパッド３が設けられているが、ゲートパッド２、ドレインパッド３は半導体基板１の上面のみならず、図４、図６に示すように、半導体基板１の上面から側面に沿って下面側の一部まで回り込むよう拡張して形成されている。
【００２９】
図４はまた、半導体基板１の一方の主面側に設けられたゲート電極５、ドレイン電極６及びソース電極７を示している。同図のように、本実施形態では、各電極５、６、７は、ゲートパッド２、ドレインパッド３が主に設けられている半導体基板１の上面（図６において半導体基板１の上側の主面）と反対側の面（図６において半導体基板１の下側の主面）上に設けられている。
【００３０】
このように、ゲートパッド２、ドレインパッド３を、各電極５〜７が設けられた動作領域８のある主面と別の主面に設けることにより、ゲートパッド２、ドレインパッド３の必要な面積を十分に確保しつつ、半導体基板１の主面全体の面積を小さくでき、チップ面積を小さくできる。すなわち、動作領域８と各パッド２、３を半導体基板１の同じ主面上に設けた場合は、半導体基板１の面積は少なくとも、動作領域８の面積と、各パッド２、３の面積とを加えた面積以上に大きくする必要があるが、これに対し、本実施形態では、動作領域８と各パッド２、３を別の主面に設けることにより、その面積を小さくできる。
【００３１】
本実施形態の半導体装置において、動作領域８を下側にしてチップ表面接地電極１２を介して放熱させるようにする。これにより、半導体基板１を薄板化する必要がなく、半導体基板１の裏面形成工程をさらに容易にすることができる。
【００３２】
なお、本実施形態においても、半導体基板の材料としてＳｉＣまたはサファイアを用いてもよい。
【００３３】
実施の形態３．
本実施形態では、ダイボンド時のそりを防止する半導体装置を図７、図８を用いて説明する。図７は本実施形態の半導体装置のパターンを示す図である。図８は横側から見た半導体装置の断面図である。図８に示すように、本実施形態では、半導体基板１上の各電極５、６、７が設けられた主面上に低誘電率高分子材料による保護膜１１ａを形成している。
【００３４】
このように、低誘電率高分子材料による保護膜１１ａが形成されることにより、ダイボンド時に、図９に示すようにチップハンドリング用コレット１６等によりチップ上面を押圧することが可能となり、ダイボンド時のそりを低減できる。そりの低減によりチップ裏面のヒートシンク１０とパッケージ１５間のＡｕＳｎハンダの厚さが薄く均一に形成され、素子の熱抵抗値を低減できる。
【００３５】
実施の形態４．
図１０、図１１を用いてダイボンド時のそりを防止する半導体装置の別の構成を説明する。図１０は本実施形態の半導体装置の上から見たパターン図であり、図１１は半導体装置の横から見た断面図である。
【００３６】
本実施形態の半導体装置では、図１１に示すように、ゲート電極５とドレイン電極６を覆うように低誘電率高分子膜１１が形成され、さらに、その低誘電率高分子膜１１及びソース電極７の上面にＡｕメッキによる金属層であるチップ表面メッキ層１２ａが形成されている。また、半導体基板１の下面にはＡｕメッキにによる金属層であるヒートシンク１０が形成されている。
【００３７】
以上のように、本実施形態の半導体装置では、半導体基板１の上面においてチップ表面メッキ層１２ａが形成され、その下面において同じＡｕメッキにより形成されたヒートシンク１０が形成されており、半導体基板１が２つのＡｕメッキ層により挟まれた構造となっている。これにより、ダイボンド時に、熱膨張率の違いによる応力が緩和されるため、そりを低減することができる。なお、Ａｕメッキ層は他の金属材料でもよい。
【００３８】
実施の形態５．
図１２、図１３を用いてダイボンド時のそりを防止する半導体装置のさらに別の構成を説明する。図１２は本実施形態の半導体装置の上から見たパターン図であり、図１３は半導体装置の横から見た断面図である。
【００３９】
図１３に示すように、本実施形態の半導体装置は、半導体基板１の上面においてＡｕメッキによるチップ表面メッキ層１２ｂが設けられ、半導体基板１の下面にＡｕメッキによるヒートシンク１０が設けられている。さらに、チップ表面メッキ層１２ｂは半導体基板１の側壁まで延在し、下面のヒートシンク１０と接続するように形成されている。これによりヒートシンク１０とチップ表面メッキ層１２ｂの電気的な接続が得られるため、実施の形態６の半導体装置の効果に加えて、さらに、ソースインダクタンスの低減及び熱抵抗の低減が可能となる。
【００４０】
【発明の効果】
本発明によれば、従来のように半導体基板中にバイアホールを設ける必要がなくなるため、半導体チップ構造を簡略化でき、チップの形成工程が容易となる。また、本発明によれば、半導体装置のダイボンド時のそりを低減できるため、チップ裏面のヒートシンクとパッケージ間のＡｕＳｎハンダの厚さが薄く均一に形成され、素子の熱抵抗値を低減できる。
【図面の簡単な説明】
【図１】 （ａ）本発明の実施の形態１の半導体装置の横側から見たときの構造を示す断面図、（ｂ）実施の形態１の半導体装置の断面の一部を拡大して示した図
【図２】 本発明の実施の形態１の半導体装置の上側から見たときの構造を示す図
【図３】 本実施形態の実施の形態２の半導体装置を上から見たパターン図
【図４】 実施の形態２の半導体装置の下側から見たパターン図
【図５】 図３においてＡ−Ａ'線に沿ってカットしたときの半導体装置の断面図
【図６】 図３においてＢ−Ｂ'線に沿ってカットしたときの半導体装置の断面図
【図７】 本発明の実施形態３の半導体装置のパターンを示す図
【図８】 実施形態３の半導体装置の横側から見た断面図
【図９】 チップハンドリング用コレット１６を用いて半導体チップ上面を押圧している様子を説明した図
【図１０】 本発明の実施形態４の半導体装置の上から見たパターン図
【図１１】 本発明の実施形態４の半導体装置の横から見た断面図
【図１２】 本発明の実施形態５の半導体装置の上から見たパターン図
【図１３】 本発明の実施形態５の半導体装置の横から見た断面図
【図１４】 トランジスタ等の電子デバイスが形成された従来の半導体装置（チップ）の平面図
【図１５】 従来の半導体装置（チップ）を横側から見た断面図
【図１６】 従来の半導体装置（チップ）のダイボンド時のそりの発生を説明した図
【符号の説明】
１ 半導体基板、 ２ ゲートパッド、 ３ ドレインパッド、 ４ ソースパッド、 ５ ゲート電極、 ６ ドレイン電極、 ７ ソース電極、 ８ 動作領域、 １０ ヒートシンク、 １１ 低誘電率高分子膜、 １１ａ 低誘電率高分子材料による保護膜、 １２ チップ表面接地電極、 １２ａ Ａｕメッキ層、 １２ｂ チップ表面メッキ層、 １３ チップ表面接地電極の支柱部。
【発明の属する技術分野】
本発明は複数の電極を有するトランジスタが形成された半導体装置に関する。
【０００２】
【従来の技術】
図１４は電界効果トランジスタ（ＦＥＴ）が複数形成された従来の半導体チップの平面図であり、半導体チップ上に形成されたＦＥＴの電極配置を示した図である。図１５はその半導体チップを横側から見た断面図である。
【０００３】
図１４に示すように、半導体基板１上において、ＦＥＴのゲート電極５、ドレイン電極６、ソース電極７が複数並べて配置されている。ゲート電極５、ドレイン電極６、ソース電極７はそれぞれゲートパッド２、ドレインパッド３、ソースパッド４に接続されている。ゲートパッド２とソースパッド４とは同図に示すように交互に配置されている。ソースパッド４にバイアホール９が設けられている。
【０００４】
図１５に示すように、ビアホール９はソースパッド４下側の半導体基板１中に設けられている。バイアホール９は、接地された裏面のヒートシンク１０と接続されており、これによりソース電極７はソースパッド４、バイアホール９を介して接地されることになる。
【０００５】
そのような半導体チップはパッケージの基板にＡｕＳｎハンダ等でダイボンドされる。ゲートパッド２及びドレインパッド３はワイヤボンドによりプリント基板等を介してパッケージのリード部と接続され、これにより、ＤＣ信号線路、ＲＦ信号線路が形成される。
【０００６】
【発明が解決しようとする課題】
以上のような従来の半導体チップでは、ソース電極４の接地を裏面ヒートシンク１０を用いて行なうため、図１５に示すように半導体基板１内にソース電極とヒートシンク１０とを電気的に接続するためのバイアホール９が設ける必要があり、半導体チップの構造及び製造工程が複雑となっていた。
【０００７】
また、半導体チップ上面にバイアホール９形成のためのソースパッド４を設ける必要があるため、ゲートパッド２とソースパッド４が交互に並んだ構造になり、ゲートパッド２毎にワイヤボンドする必要があり、アセンブリ工程の複雑さ、ワイヤボンド長のばらつきによる特性の劣化を招いていた。
【０００８】
また、図１４に示すように、ＦＥＴ動作領域８のソース電極を１０〜２０個まとめて１つのバイアホール９で接地するため、１０ＧＨｚを超える高周波帯域ではソースインダクタンス（Ｌs）の増大に伴う利得低下を招いていた。
【０００９】
さらに、図１６に示すように、素子の組み立て時に半導体チップをＡｕＳｎハンダ等でパッケージの基板にダイボンドする際に、半導体基板１と裏面ヒートシンク１０の熱膨張率の違いにより反りが発生し、半導体チップ両端でのハンダの厚さが増し、素子の熱抵抗値が増加するという問題があった。
【００１０】
本発明は上記問題を解決するためになされたものであり、その目的とするところは、半導体装置の構造を簡単化し、製造工程の容易化を実現する半導体装置を提供することにある。本発明はまた、半導体チップのダイボンド時の反りの発生を抑制する半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、第１及び第２の主電極と制御電極とを有する半導体素子が複数設けられた半導体装置である。半導体装置は、第１及び第２の主電極及び制御電極が一の主面上に形成された半導体基板と、半導体基板の一の主面と反対側の主面に設けられ、接地された金属層と、第１及び第２の主電極及び制御電極上に形成された、低誘電率高分子材料からなる膜と、該低誘電率高分子材料からなる膜上に形成された、接地された金属層と同じ材料からなる表面層と、表面層を、接地された金属層と電気的に接続したものである。
【００１７】
【発明の実施の形態】
以下、添付の図面を参照して、本発明に係る半導体装置の実施の形態を詳細に説明する。
【００１８】
実施の形態１．
本発明の半導体装置には複数の電界効果トランジスタ（ＦＥＴ）が形成されている。図１（ａ）に本発明の半導体装置の横側から見たときの構造を示す断面図を示す。図１（ｂ）に、半導体装置の断面の一部を拡大して示す。図２は、本発明の半導体装置の上側から見たときの構造を示す図である。
【００１９】
図１、２に示すように、半導体基板１上にＦＥＴの制御電極であるゲート電極５、ＦＥＴの主電極であるドレイン電極６及びソース電極７が複数並べて配置されている。ドレイン電極６とソース電極７は交互に配置され、それらの電極６、７間にゲート電極５が配置されている。なお、図１（ａ）においては、視認性の点からゲート電極５の表示は省略しているが（図８、図１１等において同じ）、図１（ｂ）に電極配置の理解の容易化のために半導体装置の断面の一部を拡大して示している。
【００２０】
半導体基板１の下面にはヒートシンク１０が設けられ、上面にはチップ表面接地電極１２が設けられている。ヒートシンク１０及びチップ表面接地電極１２ともにＡｕメッキにより形成される。ヒートシンク１０は接地されており、チップ表面接地電極１２はこのヒートシンク１０を介して接地される。チップ表面接地電極１２は支柱部１３によりソース電極７と電気的に接続される。これにより、ソース電極７はチップ表面接地電極１２を介してヒートシンク１０と接続され、接地されることになる。
【００２１】
図１（ｂ）に拡大して示すように、ゲート電極５はドレイン電極６とソース電極７の間に配置されている。隣あうソース電極７間には、ゲート電極５とドレイン電極６を覆うように低誘電率高分子材料からなる膜（以下「低誘電率高分子膜」という。）１１が形成されている。ここで、低誘電率高分子材料は、比誘電率が４以下（より好ましくは、３以下）の高分子材料であり、例えば、ＢＣＢ（ベンゾシクロブテン）や、ポリイミド系の材料を含む。この低誘電率高分子膜１１により、チップ表面接地電極１２が、ゲート電極５及びドレイン電極６と絶縁され、ソース電極７に対してのみ電気的に接続されるようになる。
【００２２】
以上のように、ソース電極７をヒートシンク１０に接続されたチップ表面接地電極１２を介して接地するため、従来のように半導体基板１中にバイアホールを設ける必要がなくなる。バイアホールを設ける必要がないため、半導体チップ構造を簡略化でき、チップの形成工程が容易となる。また、半導体基板１上すなわちチップ表面にソースパッドを設ける必要もなくなる。
【００２３】
図２に示すように、半導体基板１上には、ゲート電極５に接続されるゲートパッド２及びドレイン電極６に接続されるドレインパッド３が設けられている。図１４に示した従来例では、ゲートパッド２は、ソースパッド４を間に挟んで複数設けられていた。しかし、本実施形態によれば、ソースパッド４をチップ表面上に設ける必要がなくなったことから、図２に示すよう、横長の１つのゲートパッド２を設けることが可能となり、ゲートパッドの形状を簡単化できる。
【００２４】
また、従来は、複数のゲートパッドのそれぞれにワイヤボンドする必要があったが、本実施形態では、ゲートパッドが１つであるため、その必要がなくなり、１つのゲートパッドをタグテープ等を用いて整合用基板と簡便に接続することが可能となる。これにより、製造工程の簡略化、ワイヤボンド長のばらつきによる特性劣化を抑制できる。また、トランジスタの動作領域８のソース電極７をチップ表面接地電極１２に直接に接続して、接地することができるため、従来のバイアホールを介した接地の場合に比して、ソースインダクタンスを低減できる。これにより、特に１００ＧＨｚを超えるような高周波帯域での高い利得を実現できる。
【００２５】
なお、半導体基板１の材料にはＳｉＣまたはサファイアを用いるのが好ましい。これにより高出力用半導体装置を容易に製造することができる。これらの材料はＧａＮ系デバイスを形成するときに用いられる材料であるが、非常に堅い材料であるため、エッチングにより半導体基板内にバイアホールを形成する必要がある従来の半導体装置に適用するのは困難であった。しかし、本発明の図１、２に示す半導体装置の構造によれば、バイアホールが不要となるため、半導体基板の材料としてＳｉＣまたはサファイアを用いることが可能となる。
【００２６】
実施の形態２．
図３〜図６を用いて本発明に係る半導体装置の別の実施形態を説明する。図３は本実施形態の半導体装置を上から見たときのパターンを示す。図４は下側から見たときのパターンを示す。図５は、図３においてＡ−Ａ'線に沿ってカットしたときの半導体装置の断面図である。図６は、図３においてＢ−Ｂ'線に沿ってカットしたときの半導体装置の断面図である。
【００２７】
本実施形態では、実施の形態１の場合と同様、図５に示すように、半導体基板１上に設けたソース電極７を、チップ表面接地電極１２と支柱部１３を介して接続している。これにより、実施の形態１と同様の効果が得られる。
【００２８】
また、図３に示すように、半導体基板１の上部にゲートパッド２、ドレインパッド３が設けられているが、ゲートパッド２、ドレインパッド３は半導体基板１の上面のみならず、図４、図６に示すように、半導体基板１の上面から側面に沿って下面側の一部まで回り込むよう拡張して形成されている。
【００２９】
図４はまた、半導体基板１の一方の主面側に設けられたゲート電極５、ドレイン電極６及びソース電極７を示している。同図のように、本実施形態では、各電極５、６、７は、ゲートパッド２、ドレインパッド３が主に設けられている半導体基板１の上面（図６において半導体基板１の上側の主面）と反対側の面（図６において半導体基板１の下側の主面）上に設けられている。
【００３０】
このように、ゲートパッド２、ドレインパッド３を、各電極５〜７が設けられた動作領域８のある主面と別の主面に設けることにより、ゲートパッド２、ドレインパッド３の必要な面積を十分に確保しつつ、半導体基板１の主面全体の面積を小さくでき、チップ面積を小さくできる。すなわち、動作領域８と各パッド２、３を半導体基板１の同じ主面上に設けた場合は、半導体基板１の面積は少なくとも、動作領域８の面積と、各パッド２、３の面積とを加えた面積以上に大きくする必要があるが、これに対し、本実施形態では、動作領域８と各パッド２、３を別の主面に設けることにより、その面積を小さくできる。
【００３１】
本実施形態の半導体装置において、動作領域８を下側にしてチップ表面接地電極１２を介して放熱させるようにする。これにより、半導体基板１を薄板化する必要がなく、半導体基板１の裏面形成工程をさらに容易にすることができる。
【００３２】
なお、本実施形態においても、半導体基板の材料としてＳｉＣまたはサファイアを用いてもよい。
【００３３】
実施の形態３．
本実施形態では、ダイボンド時のそりを防止する半導体装置を図７、図８を用いて説明する。図７は本実施形態の半導体装置のパターンを示す図である。図８は横側から見た半導体装置の断面図である。図８に示すように、本実施形態では、半導体基板１上の各電極５、６、７が設けられた主面上に低誘電率高分子材料による保護膜１１ａを形成している。
【００３４】
このように、低誘電率高分子材料による保護膜１１ａが形成されることにより、ダイボンド時に、図９に示すようにチップハンドリング用コレット１６等によりチップ上面を押圧することが可能となり、ダイボンド時のそりを低減できる。そりの低減によりチップ裏面のヒートシンク１０とパッケージ１５間のＡｕＳｎハンダの厚さが薄く均一に形成され、素子の熱抵抗値を低減できる。
【００３５】
実施の形態４．
図１０、図１１を用いてダイボンド時のそりを防止する半導体装置の別の構成を説明する。図１０は本実施形態の半導体装置の上から見たパターン図であり、図１１は半導体装置の横から見た断面図である。
【００３６】
本実施形態の半導体装置では、図１１に示すように、ゲート電極５とドレイン電極６を覆うように低誘電率高分子膜１１が形成され、さらに、その低誘電率高分子膜１１及びソース電極７の上面にＡｕメッキによる金属層であるチップ表面メッキ層１２ａが形成されている。また、半導体基板１の下面にはＡｕメッキにによる金属層であるヒートシンク１０が形成されている。
【００３７】
以上のように、本実施形態の半導体装置では、半導体基板１の上面においてチップ表面メッキ層１２ａが形成され、その下面において同じＡｕメッキにより形成されたヒートシンク１０が形成されており、半導体基板１が２つのＡｕメッキ層により挟まれた構造となっている。これにより、ダイボンド時に、熱膨張率の違いによる応力が緩和されるため、そりを低減することができる。なお、Ａｕメッキ層は他の金属材料でもよい。
【００３８】
実施の形態５．
図１２、図１３を用いてダイボンド時のそりを防止する半導体装置のさらに別の構成を説明する。図１２は本実施形態の半導体装置の上から見たパターン図であり、図１３は半導体装置の横から見た断面図である。
【００３９】
図１３に示すように、本実施形態の半導体装置は、半導体基板１の上面においてＡｕメッキによるチップ表面メッキ層１２ｂが設けられ、半導体基板１の下面にＡｕメッキによるヒートシンク１０が設けられている。さらに、チップ表面メッキ層１２ｂは半導体基板１の側壁まで延在し、下面のヒートシンク１０と接続するように形成されている。これによりヒートシンク１０とチップ表面メッキ層１２ｂの電気的な接続が得られるため、実施の形態６の半導体装置の効果に加えて、さらに、ソースインダクタンスの低減及び熱抵抗の低減が可能となる。
【００４０】
【発明の効果】
本発明によれば、従来のように半導体基板中にバイアホールを設ける必要がなくなるため、半導体チップ構造を簡略化でき、チップの形成工程が容易となる。また、本発明によれば、半導体装置のダイボンド時のそりを低減できるため、チップ裏面のヒートシンクとパッケージ間のＡｕＳｎハンダの厚さが薄く均一に形成され、素子の熱抵抗値を低減できる。
【図面の簡単な説明】
【図１】 （ａ）本発明の実施の形態１の半導体装置の横側から見たときの構造を示す断面図、（ｂ）実施の形態１の半導体装置の断面の一部を拡大して示した図
【図２】 本発明の実施の形態１の半導体装置の上側から見たときの構造を示す図
【図３】 本実施形態の実施の形態２の半導体装置を上から見たパターン図
【図４】 実施の形態２の半導体装置の下側から見たパターン図
【図５】 図３においてＡ−Ａ'線に沿ってカットしたときの半導体装置の断面図
【図６】 図３においてＢ−Ｂ'線に沿ってカットしたときの半導体装置の断面図
【図７】 本発明の実施形態３の半導体装置のパターンを示す図
【図８】 実施形態３の半導体装置の横側から見た断面図
【図９】 チップハンドリング用コレット１６を用いて半導体チップ上面を押圧している様子を説明した図
【図１０】 本発明の実施形態４の半導体装置の上から見たパターン図
【図１１】 本発明の実施形態４の半導体装置の横から見た断面図
【図１２】 本発明の実施形態５の半導体装置の上から見たパターン図
【図１３】 本発明の実施形態５の半導体装置の横から見た断面図
【図１４】 トランジスタ等の電子デバイスが形成された従来の半導体装置（チップ）の平面図
【図１５】 従来の半導体装置（チップ）を横側から見た断面図
【図１６】 従来の半導体装置（チップ）のダイボンド時のそりの発生を説明した図
【符号の説明】
１ 半導体基板、 ２ ゲートパッド、 ３ ドレインパッド、 ４ ソースパッド、 ５ ゲート電極、 ６ ドレイン電極、 ７ ソース電極、 ８ 動作領域、 １０ ヒートシンク、 １１ 低誘電率高分子膜、 １１ａ 低誘電率高分子材料による保護膜、 １２ チップ表面接地電極、 １２ａ Ａｕメッキ層、 １２ｂ チップ表面メッキ層、 １３ チップ表面接地電極の支柱部。
Claims (1)
- 第１及び第２の主電極と制御電極とを有する半導体素子が複数設けられた半導体装置であって、
前記第１及び第２の主電極及び前記制御電極が一の主面上に形成された半導体基板と、
前記半導体基板の前記一の主面と反対側の主面に設けられ、接地された金属層と、
前記第１及び第２の主電極及び前記制御電極上に形成された、低誘電率高分子材料からなる膜と、
該低誘電率高分子材料からなる膜上に形成された、前記接地された金属層と同じ材料からなる表面層と、
前記表面層を、前記接地された金属層と電気的に接続したことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002352573A JP4718751B2 (ja) | 2002-12-04 | 2002-12-04 | 半導体装置 |
| US10/724,056 US7042053B2 (en) | 2002-12-04 | 2003-12-01 | Semiconductor device with polymer insulation of some electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002352573A JP4718751B2 (ja) | 2002-12-04 | 2002-12-04 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009059663A Division JP2009147366A (ja) | 2009-03-12 | 2009-03-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004186489A JP2004186489A (ja) | 2004-07-02 |
| JP4718751B2 true JP4718751B2 (ja) | 2011-07-06 |
Family
ID=32463237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002352573A Expired - Fee Related JP4718751B2 (ja) | 2002-12-04 | 2002-12-04 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7042053B2 (ja) |
| JP (1) | JP4718751B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147366A (ja) * | 2009-03-12 | 2009-07-02 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060202320A1 (en) * | 2005-03-10 | 2006-09-14 | Schaffer Christopher P | Power semiconductor package |
| JP2009212458A (ja) * | 2008-03-06 | 2009-09-17 | Sumitomo Electric Ind Ltd | 半導体装置、電子機器およびそれらの製造方法 |
| US8753983B2 (en) | 2010-01-07 | 2014-06-17 | Freescale Semiconductor, Inc. | Die bonding a semiconductor device |
| JP6615414B1 (ja) * | 2018-11-13 | 2019-12-04 | 三菱電機株式会社 | 高周波増幅器および高周波増幅器モジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6071809A (en) * | 1998-09-25 | 2000-06-06 | Rockwell Semiconductor Systems, Inc. | Methods for forming high-performing dual-damascene interconnect structures |
| US6483176B2 (en) * | 1999-12-22 | 2002-11-19 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer wiring structure that offer high speed performance |
| JP4041660B2 (ja) * | 2001-05-31 | 2008-01-30 | ユーディナデバイス株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-12-04 JP JP2002352573A patent/JP4718751B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-01 US US10/724,056 patent/US7042053B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147366A (ja) * | 2009-03-12 | 2009-07-02 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004186489A (ja) | 2004-07-02 |
| US7042053B2 (en) | 2006-05-09 |
| US20040108556A1 (en) | 2004-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110401 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
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