JP2010245352A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ソース抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極、ソース電極およびドレイン電極が延伸する方向の窒化物系化合物半導体層上に配置され、それぞれゲート電極、ソース電極およびドレイン電極に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極が配置される側の基板の端面に配置され、ソース端子電極と接続され、最外層のエッジが下地金属層よりも後退する３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４とを備え、ダイボンディング半田層がソース端子電極に到達するのを防止する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯で動作する半導体装置およびその製造方法に関する。
ＧａＮ（Gallium Nitride）などの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置として広く実用化されている。
従来の半導体装置は、図１１および図１２に示すように、例えば、ＳｉＣからなる基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびドレイン端子電極ＤＥとを備える。
ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１２に示すように、ＡｌＧａＮ層１８と２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６からなる活性領域ＡＡを形成する。２ＤＥＧ層１６は、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２との界面に形成される。ソース電極２０およびドレイン電極２２は、ＡｌＧａＮ層１８とオーミック接触を形成し、ゲート電極２４は、ＡｌＧａＮ層１８とショットキー（Ｓｃｈｏｔｔｋｙ）接触を形成する。
また、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、それぞれ端面電極ＳＣ１，ＳＣ２，…，ＳＣ４が形成され、基板１０の裏面に形成された接地導体ＢＥと接続されている。端面電極ＳＣ１，ＳＣ２，…，ＳＣ４は、例えばＴｉからなる密着層３０と、密着層３０上に形成され、Ａｕからなる接地用金属層３２から構成される。ソース電極２０およびソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、このような端面電極ＳＣ１，ＳＣ２，…，ＳＣ４を形成する理由は、半導体装置の高周波特性に悪影響を及ぼす接地インダクタンスを低減するためである。
そして、基板１０上に設けた回路素子を接地する場合、基板１０の端面に形成された端面電極ＳＣ１，ＳＣ２，…，ＳＣ４を介して、回路素子と基板１０の裏面に形成した接地導体ＢＥとが電気的に接続される。
尚、ゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極ＤＥも、ボンディングワイヤなどで周辺の半導体チップに接続される。
一方、側面メタライズ部を有する半導体チップにおいて、チップの４つの側面のうち、少なくとも１側面がチップ表面に対して垂直でないことを特徴とする半導体装置については、既に開示されている（例えば、特許文献１参照。）。
端面電極ＳＣ１，ＳＣ２，…，ＳＣ４は、加工が容易な反面、ダイボンディングで使用する半田層が端面電極ＳＣ１，ＳＣ２，…，ＳＣ４上を浮き上がり、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびソース電極２０まで到達し、ソース抵抗の増大を招くという問題点がある。
特開平０２−２９１１３３号公報
本発明の目的は、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極が配置される側の前記基板の端面に配置され、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極とを備える半導体装置が提供される。
本発明の他の態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極が配置される側の前記基板の端面に配置され、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極とを備える半導体装置が提供される。
本発明の他の態様によれば、基板上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極を形成する工程とを有する半導体装置の製造方法が提供される。
本発明の他の態様によれば、基板上に配置された窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、前記ソース端子電極が形成される側の前記基板の端面に、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。 図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の構成例１の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の構成例２の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の構成例３の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の別の製造方法を説明する模式的断面構造図。 本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。 図８のＩＶ−ＩＶ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明する模式的断面構造図。 従来例に係る半導体装置の模式的平面パターン構成図。 図１１のＩ−Ｉ線に沿う模式的断面構造図。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図２に示すように表される。
第１の実施の形態に係る半導体装置は、図１〜図２に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、それぞれゲート電極２４、ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１〜ＳＥ４が配置される側の基板１０の端面に配置され、それぞれソース端子電極ＳＥ１〜ＳＥ４と接続され、少なくとも３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４とを備える。
また、第１の実施の形態に係る半導体装置は、図１〜図２示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１〜ＳＥ４が配置される側の基板１０の端面に配置され、それぞれソース端子電極ＳＥ１〜ＳＥ４と接続され、少なくとも３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４とを備える。
図１〜図２においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
端面電極ＳＣ１〜ＳＣ４は、ソース端子電極ＳＥ１〜ＳＥ４および基板１０の側面と直接接続される密着層３０と、密着層３０上に配置されるバリア金属層３１と、バリア金属層３１上に配置される接地用金属層３２からなり、接地用金属層３２のエッジがバリア金属層３１よりも後退して形成することによって、ダイボンディングで使用する半田層（図示省略）がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止することができる。
密着層３０、バリア金属層３１および接地用金属層３２からなる端面電極ＳＣ１〜ＳＣ４は、図２に示すように、接地導体ＢＥと接続されている。
密着層３０は、例えばＴｉ層からなり、バリア金属層３１は、例えばＰｔ、Ｐｄ、Ｍｏ、Ｔａ、Ｗのいずれかを含む層からなり、接地用金属層３２は、例えばＡｕ層から形成することができる。
基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかで形成することができる。
図１において、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図３〜図５に示される第１の実施の形態に係る半導体装置の構成例１〜構成例３に対応する。
（構成例１）
第１の実施の形態に係る半導体装置は、図３に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図３に示す半導体装置では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が構成されている。
（構成例２）
第１の実施の形態に係る半導体装置の別の構成例は、図４に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，ＧａＮエピタキシャル成長層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２とを備える。
ＧａＮエピタキシャル成長層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す構成例２の半導体装置では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が構成されている。
（構成例３）
第１の実施の形態に係る半導体装置の更に別の構成例は、図５に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上のリセス部に配置されたゲート電極２４と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図５に示す半導体装置は、リセスゲート構造を有するＨＥＭＴに相当している。
また、上記の実施形態においては、活性領域ＡＡ以外の窒化物系化合物半導体層１２を電気的に不活性な素子分離領域として用いているが、素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14 （ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソース電極２０およびドレイン電極２２は、例えば、Ｔｉ／Ａｌなどで形成される。
ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。
基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備える。
なお、第１の実施の形態に係る半導体装置において、ゲート電極２４、ソース電極２０およびドレイン電極２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、基板１０上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡを形成する工程と、活性領域ＡＡ上にゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に、それぞれゲート電極２４、ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥを形成する工程と、ソース端子電極ＳＥ１〜ＳＥ４が配置される側の基板１０の端面に、ソース端子電極ＳＥ１〜ＳＥ４と接続され、少なくとも３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４を形成する工程とを有する。
また、第１の実施の形態に係る半導体装置の製造方法は、基板１０上に配置された窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡを形成する工程と、活性領域ＡＡ上に、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥを形成する工程と、ソース端子電極ＳＥ１〜ＳＥ４が形成される側の基板１０の端面に、ソース端子電極ＳＥ１〜ＳＥ４と接続され、少なくとも３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４を形成する工程とを有する。
端面電極ＳＣ１〜ＳＣ４を形成する工程は、ソース端子電極ＳＥ１〜ＳＥ４および基板１０の側面と直接接続される密着層３０を形成する工程と、密着層３０上にバリア金属層３１を形成する工程と、バリア金属層３１上にエッジがバリア金属層３１よりも後退するように接地用金属層３２を形成する工程とを有し、ダイボンディングで使用する半田層がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止することができる。
第１の実施の形態に係る半導体装置の製造方法は、図６に示すように、端面電極ＳＣ１〜ＳＣ４を形成する工程において、密着層３０上にバリア金属層３１を形成する工程後、デバイス表面全面にレジスト層４０を塗布し、パターニングする工程と、レジスト層４２を塗布し、レジスト層４０に対して、距離Ｌだけオーバーハングとなるように、パターニングする工程と、斜め蒸着法を用いて、接地用金属層３２を形成する工程とを有する。
レジスト層４０に対して、距離Ｌだけオーバーハングとなるように、レジスト層４２をパターニングすることによって、図６に示すように、端面電極ＳＣ１〜ＳＣ４において、バリア金属層３１上の接地用金属層３２のエッジがバリア金属層３１のエッジよりも後退するように形成することができる。この結果、ダイボンディングで使用する半田層がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止することができる。図６の例では、レジスト層は２層に形成する例が示されているが、さらに３層以上の多層に形成しても良い。
第１の実施の形態に係る半導体装置の別の製造方法は、図７に示すように、端面電極ＳＣ１〜ＳＣ４を形成する工程において、密着層３０上にバリア金属層３１を形成する工程後、デバイス表面全面にレジスト層４０を塗布し、パターニングする工程と、レジスト層４０をマスクにして、接地用金属層３２をエッチングして、エッチング領域３２ｂで示される部分を除去する工程とを有する。
第１の実施の形態に係る半導体装置およびその製造方法によれば、ダイボンディングで使用する半田層がソース端子電極ＳＥ１〜ＳＥ４およびソース電極２０まで到達することを防止し、ソース抵抗の増加を防止することができる。すなわち、半田層に含まれる材料として、例えばＡｕＳｎとソース端子電極ＳＥ１〜ＳＥ４を構成する例えばＡｕ層との反応を抑制し、ソース抵抗の増加を防止することができる。
第１の実施の形態に係る半導体装置およびその製造方法によれば、端面電極ＳＣ１〜ＳＣ４を構成する多層金属層中に、ソース抵抗の増大を招く半田に含まれる成分の拡散防止効果を有するバリア金属層３１を設けることによって、ソース抵抗の増大を防止することができる。
以下に、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を詳細に説明する。
（ａ）ＳｉＣ基板１０上にＴＭＧ（トリメチルガリウム）とアンモニアガスを流し、エピタキシャル成長によりＧａＮエピタキシャル成長層１２を、例えば約１μｍ程度の厚さに形成する。
（ｂ）次に、ＴＭＡｌ（トリメチルアルミニウム）とアンモニアガスを流し、エピタキシャル成長により、例えばＡｌ組成比率約３０％程度のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８を、例えば約２０ｎｍ〜１００ｎｍ程度の厚さに形成する。
（ｃ）次に、ソース電極２０、ドレイン電極２２をＴｉ／Ａｌなどを蒸着し、オーミック電極を形成する。
（ｄ）次に、ゲート電極２４をＮｉ／Ａｕなどを蒸着し、ショットキー電極を形成する。
（ｅ）次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を用いて、基板１０を裏面から研磨し、薄層化する。ここで、薄層化された基板１０の厚さは、例えば約５０μｍ〜１００μｍである。
（ｆ）次に、ソース端子電極ＳＥ１〜ＳＥ４および基板１０の側面と直接接続される密着層３０を形成する。密着層３０は、例えば、Ｔｉ層からなり、図６または図７に示すように、基板１０の裏面に形成されていても良い。
（ｇ）次に、基板１０の裏面に接地導体ＢＥを真空蒸着技術などを用いて形成する。
（ｈ）次に、例えば、Ｐｔ、Ｐｄ、Ｍｏ、Ｔａ、Ｗのいずれかを含む層からなるバリア金属層３１を密着層３０上に形成する。
（ｉ）次に、密着層３０およびバリア金属層３１をパターニングする。
（ｊ）次に、レジスト層４０を塗布し、パターニング後、レジスト層４２を塗布し、レジスト層４０に対して、距離Ｌだけオーバーハングとなるように、パターニングする。
（ｋ）次に、斜め蒸着法を用いて、接地用金属層３２を形成する。
以上の（ａ）〜（ｋ）の工程により、図１〜図２に示された第１の実施の形態に係る半導体装置が得られる。
第１の実施の形態に係る半導体装置によれば、バリア金属層上にエッジがバリア金属層よりも後退するように接地用金属層を形成することによって、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
[第２の実施の形態]
第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図８に示すように表され、図８のＩＶ−ＩＶ線に沿う模式的断面構造は、図９に示すように表される。
第２の実施の形態に係る半導体装置においては、端面電極ＳＣ１〜ＳＣ４は、ソース端子電極ＳＥ１〜ＳＥ４および基板１０の側面と直接接続される密着層３０と、密着層３０上に配置されるバリア金属層３１と、バリア金属層３１上に配置される接地用金属層３２および３２ａからなり、接地用金属層３２の一部がスリット状に除去されている点が、第１の実施の形態と異なる。その他の構成は第１の実施の形態と同様であるため、重複した説明は省略する。
端面電極ＳＣ１〜ＳＣ４を形成する工程は、ソース端子電極ＳＥ１〜ＳＥ４および基板１０の側面と直接接続される密着層３０を形成する工程と、密着層３０上にバリア金属層３１を形成する工程と、バリア金属層３１上に接地用金属層３２を形成する工程と、接地用金属層３２の一部をスリット状に除去する工程とを有する点が、第１の実施の形態と異なる。その他の製造工程は、第１の実施の形態と同様であるため、重複説明は省略する。
第２の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを、接地用金属層に形成されたスリット部分のバリア金属層によって防止することができ、この結果、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
第１〜第２の実施の形態においては、複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向に対して、端面電極ＳＣ１〜ＳＣ４は、基板１０の１辺に配置される例が開示されているが、１辺に限らず、対向する２辺に配置されていても良い。或いはまた、複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向に直交する方向の基板１０の１辺若しくは対向する２辺に配置されていても良い。
また、第１〜第２の実施の形態においては、複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２が配置される活性領域ＡＡは、１系統のみ配置された例が開示されているが、基板１０上において複数系統、またはマトリックス状に配置されていてもよい。
なお、本発明の半導体装置としては、ＦＥＴ，ＨＥＭＴ，ＭＥＳＦＥＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
１０…基板
１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１６…２次元電子ガス（２ＤＥＧ）層
１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…密着層
３１…バリア金属層
３２、３２ａ…接地用金属層
３２ｂ…エッチング領域
４０、４２…レジスト層
ＳＣ,ＳＣ１,ＳＣ２,ＳＣ３,ＳＣ４…端面電極
ＡＡ…活性領域
ＳＥ１,ＳＥ２,ＳＥ３,ＳＥ４…ソース端子電極
ＧＥ１,ＧＥ２,ＧＥ３…ゲート端子電極
ＤＥ…ドレイン端子電極
ＢＥ…接地導体

Claims (13)

  1. 基板と、
    前記基板上に配置された窒化物系化合物半導体層と、
    前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
    前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極と、
    前記ソース端子電極が配置される側の前記基板の端面に配置され、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極と
    を備えることを特徴とする半導体装置。
  2. 基板と、
    前記基板上に配置された窒化物系化合物半導体層と、
    前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
    前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
    前記ソース端子電極が配置される側の前記基板の端面に配置され、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極と
    を備えることを特徴とする半導体装置。
  3. 前記端面電極は、前記ソース端子電極および前記基板の側面と直接接続される密着層と、前記密着層上に配置されるバリア金属層と、前記バリア金属層上に配置される接地用金属層からなり、前記接地用金属層のエッジが前記バリア金属層よりも後退していることによって、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記端面電極は、前記ソース端子電極および前記基板の側面と直接接続される密着層と、前記密着層上に配置されるバリア金属層と、前記バリア金属層上に配置される接地用金属層からなり、前記接地用金属層の一部がスリット状に除去されていることによって、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止することを特徴とする請求項１または２に記載の半導体装置。
  5. 前記密着層はＴｉ層からなり、前記バリア金属層はＰｔ、Ｐｄ、Ｍｏ、Ｔａ、Ｗのいずれかを含む層からなり、前記接地用金属層は、Ａｕ層からなることを特徴とする請求項３または４に記載の半導体装置。
  6. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 基板上に窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、
    前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 基板上に配置された窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、
    前記ソース端子電極が形成される側の前記基板の端面に、前記ソース端子電極と接続され、少なくとも３層以上の異なる多層金属を有する端面電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  9. 前記端面電極を形成する工程は、前記ソース端子電極および前記基板の側面と直接接続される密着層を形成する工程と、前記密着層上にバリア金属層を形成する工程と、前記バリア金属層上にエッジが前記バリア金属層よりも後退するように接地用金属層を形成する工程とを有し、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止することを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記端面電極を形成する工程は、前記ソース端子電極および前記基板の側面と直接接続される密着層を形成する工程と、前記密着層上にバリア金属層を形成する工程と、前記バリア金属層上に接地用金属層を形成する工程と、前記接地用金属層の一部をスリット状に除去する工程とを有し、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止することを特徴とする請求項７または８に記載の半導体装置の製造方法。
  11. 前記密着層はＴｉ層からなり、前記バリア金属層はＰｔ、Ｐｄ、Ｍｏ、Ｔａ、Ｗのいずれかを含む層からなり、前記接地用金属層は、Ａｕ層からなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかであることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記接地金属層を形成する工程は、斜め蒸着法を用いることを特徴とする請求項９に記載の半導体装置の製造方法。
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