JP2010182829A

JP2010182829A - 半導体装置

Info

Publication number: JP2010182829A
Application number: JP2009024158A
Authority: JP
Inventors: Hisao Kawasaki; 久夫川崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-04
Filing date: 2009-02-04
Publication date: 2010-08-19

Abstract

【課題】ゲート・ドレイン間の帰還容量増大を防止し、超高周波動作に適する半導体装置。
【解決手段】
基板１０上に順次配置され,窒化物系化合物半導体層からなるバッファ層１２およびアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層１４と、ショットキー層１４上に配置されたソース電極１６およびドレイン電極１８と、ショットキー層１４に形成され,ソース電極１６およびドレイン電極１８間のチャネルを細線状に分割する複数の溝２６と、複数の溝２６および細線状に分割されたチャネルを横断して配置されたゲート電極２０と、ショットキー層１４,複数の溝２６およびゲート電極２０上に形成された絶縁層２２と、絶縁層２２上に配置され,ソース電極１６に接続されたソースフィールドプレート電極２４とを備える。
【選択図】図１

Description

本発明は半導体装置に関し、特に細線状チャネルを有し、超高周波動作に適する、高性能化された窒化ガリウム（ＧａＮ）系電界効果型トランジスタからなる半導体装置に関する。

ＧａＮなどの化合物半導体を用いた電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有しマイクロ波帯で動作する半導体装置として広く実用化されている。従来、マイクロ波帯で用いられているＦＥＴは、例えば、ＳｉＣ基板上にＧａＮバッファ層、ＡｌＧａＮショットキー層が堆積され、ＡｌＧａＮショットキー層上にソース電極，ドレイン電極、ゲート電極が配置された構成を備える。Ｋａ帯以上の高周波でＦＥＴの特性改善を図るにはゲート長の短縮化が有効である。しかし、サブハーフミクロン以下のゲート電極に対してはゲート長の短縮に伴い、ショートチャネル効果が顕著になり、ドレインコンダクタンスが低下してしまう。ドレインコンダクタンスの低下を防止する方法として、ショットキー層に溝を設け、チャネルを細線状に分割した半導体装置が提案されている（例えば、特許文献１参照。）。

しかしながら、特許文献１に開示された半導体装置では、溝の部分に配置されたゲート電極が半導体装置の動作に寄与しないため、単位ゲート電極幅当たりのゲート・ドレイン帰還容量の増大を招いてしまう。ゲート・ドレイン帰還容量の増大は、半導体装置の利得を低下させ、かつ不安定動作による半導体装置の発振を引き起こす可能性がある。

特開平０５−２７５４６３号公報

本発明の目的は、ゲート・ドレイン間の帰還容量増大を防止し、超高周波動作に適する高性能な半導体装置を提供することにある。

上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層からなるバッファ層と、前記バッファ層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層と、前記ショットキー層上に配置されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間の前記ショットキー層に形成され、前記ソース電極および前記ドレイン電極間のチャネルを細線状に分割する複数の溝と、前記ソース電極および前記ドレイン電極間に配置され、前記複数の溝および細線状に分割された前記チャネルを横断して配置されたゲート電極と、前記ソース電極および前記ドレイン電極間に配置され、前記ショットキー層、前記複数の溝および前記ゲート電極上に形成された絶縁層と、前記絶縁層上に配置され、前記ソース電極に接続されたソースフィールドプレート電極とを備えた半導体装置が提供される。

本発明によれば、ゲート・ドレイン間の帰還容量増大を防止し、超高周波動作に適する高性能な半導体装置を提供することができる。

本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。図１のＩ−Ｉ線に沿う模式的断面構造図。図１のＩＩ−ＩＩ線に沿う模式的断面構造図。図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。図１のＩＶ−ＩＶ線に沿う模式的断面構造図。図１のＶ−Ｖ線に沿う模式的断面構造図。本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。図７のＶＩ−ＶＩ線に沿う模式的断面構造図。図７のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。本発明の第２の実施の形態の変形例１に係る半導体装置の模式的平面パターン構成図。本発明の第２の実施の形態の変形例２に係る半導体装置の模式的平面パターン構成図。

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図３に示すように表され、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４に示すように表され、図１のＩＶ−ＩＶ線に沿う模式的断面構造は、図５に示すように表され、図１のＶ−Ｖ線に沿う模式的断面構造は、図６に示すように表される。

第１の実施の形態に係る半導体装置は、図１〜図６に示すように、基板１０と、基板１０上に配置され、窒化物系化合物半導体層からなるバッファ層１２と、バッファ層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層１４と、ショットキー層１４上に配置されたソース電極１６およびドレイン電極１８と、ソース電極１６およびドレイン電極１８間のショットキー層１４に形成され、ソース電極１６およびドレイン電極１８間のチャネルを細線状に分割する複数の溝２６と、ソース電極１６およびドレイン電極１８間に配置され、複数の溝２６および細線状に分割されたチャネルを横断して配置されたゲート電極２０と、ソース電極１６およびドレイン電極１８間に配置され、ショットキー層１４、複数の溝２６およびゲート電極２０上に形成された絶縁層２２と、絶縁層２２上に配置され、ソース電極１６に接続されたソースフィールドプレート電極２４とを備える。

図１〜図６に示される半導体装置は、バッファ層１２とショットキー層１４のヘテロ接合界面に形成された２次元電子ガス層によって形成される電子の導通チャネルを備える高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であり、電子の導通チャネルの幅は、ショットキー層１４が細線状に分割されることで、複数の溝２６によって制限される。

ソースフィールドプレート電極２４は、図１〜図５に示すように、絶縁層２２を介して、ソース電極１６から、ゲート電極２０とドレイン電極１８との間まで延在して配置される。

また、第１の実施の形態に係る半導体装置においては、ソースフィールドプレート電極２４は、図１〜図５に示すように、ゲート電極２０上に配置された絶縁層２２を介して、ゲート電極２０上にも配置されている。

このように絶縁層２２を介して、ソース電極１６から、ゲート電極２０とドレイン電極１８との間まで延在して配置されたソースフィールドプレート電極２４によって、第１の実施の形態に係る半導体装置の有するゲート電極２０とドレイン電極１８間の電極間容量がシールドされる。結果として、ゲート電極２０とドレイン電極１８間の帰還容量が大幅に低減され、超高周波動作に適する半導体装置を実現することができる。

ソース電極１６とドレイン電極１８は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層１４とオーミックコンタクトを形成しており、一方、ゲート電極２０は、窒化物系化合物半導体層からなるバッファ層１２およびアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層１４とショットキー接合を形成している。

複数の溝２６は、ショットキー層１４をエッチングにより除去することによって、形成する。

第１の実施の形態に係る半導体装置においては、図１〜図３に示すように、基板１０上に配置されたバッファ層１２とショットキー層１４をエッチングすることで、隣接する半導体装置間を素子分離している。すなわち、ショットキー層１４およびバッファ層１２の深さ方向の一部までエッチングすることで、素子分離している。

その他の方法としては、素子分離は、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。

絶縁層２２としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソース電極１６およびドレイン電極１８は、例えば、アルミニウム（Ａｌ）、Ｔｉ／Ａｕなどで形成される。

ゲート電極２０は、例えばＮｉ／Ａｕなどで形成することができる。

また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えていてもよい。

第１の実施の形態によれば、ゲート電極２０とドレイン電極１８間に堆積された絶縁層２２上にソースフィールドプレート電極２４を付加することにより、ソースフィールドプレート電極２４によるゲート・ドレイン電極間のシールド効果により、細線状のチャネルを備えた半導体装置のゲート・ドレイン間の帰還容量増大を防止し、高性能な半導体素子を実現することができる。

また、第１の実施の形態によれば、ゲート電極２０とドレイン電極１８間に堆積された絶縁層２２上にソースフィールドプレート電極２４を付加することにより、ソースフィールドプレート電極２４によるゲート・ドレイン電極間のシールド効果により、細線状のチャネルを備えた半導体装置のゲート・ドレイン間の電界集中を緩和し、電流コプラス現象を緩和することができる。

また、第１の実施の形態によれば、細線状のチャネルを備えた半導体装置のゲート・ドレイン間の電界集中を緩和することによって、電流集中を抑制し、熱分散を良好にすることができる。

第１の実施の形態によれば、ゲート・ドレイン間の帰還容量増大を防止し、超高周波動作に適する高性能な半導体装置を提供することができる。

[第２の実施の形態]
本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図７に示すように表される。また、図７のＶＩ−ＶＩ線に沿う模式的断面構造は、図８に示すように表され、図７のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図９に示すように表される。

第２の実施の形態に係る半導体装置においては、図７〜図９に示すように、ソースフィールドプレート電極２４は、ゲート電極２０とドレイン電極１８間に配置された絶縁層２２上に配置されたことを特徴とする。

すなわち、ソースフィールドプレート電極２４は、第１の実施の形態においては、図１〜図５に示すように、絶縁層２２を介して、ソース電極１６から、ゲート電極２０とドレイン電極１８との間まで延在して配置されていたのに対して、第２の実施の形態においては、図７〜図９に示すように、ソース電極１６から、ゲート電極２０とドレイン電極１８との間まで延在しては配置されず、ゲート電極２０とドレイン電極１８間に配置された絶縁層２２上にのみ配置された構造を有する。

また、第２に実施の形態に係る半導体装置においては、図７〜図９に示すように、ソースフィールドプレート電極２４は、溝２６を含んで配置されたことを特徴とする。

また、第２の実施の形態に係る半導体装置においては、ソースフィールドプレート電極２４は、図７〜図９に示すように、ゲート電極２０上には配置されていない。

このように絶縁層２２を介して、ゲート電極２０とドレイン電極１８間にのみソースフィールドプレート電極２４を配置することによっても、第２の実施の形態に係る半導体装置の有するゲート電極２０とドレイン電極１８間の電極間容量がシールドされる。結果として、ゲート電極２０とドレイン電極１８間の帰還容量が大幅に低減され、超高周波動作に適する半導体装置を実現することができる。

さらに、ソースフィールドプレート電極２４は、図７〜図９に示すように、ゲート電極２０上には配置されていないことから、ゲート電極２０とソースフィールドプレート電極２４間、あるいはゲート電極２０とソース電極１６間の寄生容量は、第１の実施の形態に比べて低減することができる。このため、ゲート入力容量、ゲート帰還容量ともに低減されて、さらなる超高周波動作に適する半導体装置を実現することができる。

その他の構造は、図１〜図６に示す第１の実施の形態に係る半導体装置と同様であるため、重複した説明は省略する。

（変形例１）
第２の実施の形態の変形例１に係る半導体装置の模式的平面パターン構成は、図１０に示すように表される。

第２に実施の形態に係る半導体装置は、図７〜９に示すように、ソースフィールドプレート電極２４は、溝２６を含んで配置されているのに対して、変形例１においては、図１０に示すように、ソースフィールドプレート電極２４は、溝２６を含まないように、ゲート電極２０とドレイン電極１８間に配置されていることを特徴とする。

第２に実施の形態の変形例１に係る半導体装置においては、ゲート電極２０とソースフィールドプレート電極２４間の距離を離隔することによって、第２の実施の形態に係る半導体装置に比べ、ゲート電極２０とソースフィールドプレート電極２４間、あるいはゲート電極２０とソース電極１６間の寄生容量を低減することができる。

（変形例２）
第２の実施の形態の変形例２に係る半導体装置の模式的平面パターン構成は、図１１に示すように表される。

変形例２においては、図１１に示すように、ソースフィールドプレート電極２４は、溝２６の一部のみを含むように、ゲート電極２０とドレイン電極１８間に配置されていることを特徴とする。

第２に実施の形態の変形例２に係る半導体装置においても、ゲート電極２０とソースフィールドプレート電極２４間の距離を離隔することによって、第２の実施の形態に係る半導体装置に比べ、ゲート電極２０とソースフィールドプレート電極２４間、あるいはゲート電極２０とソース電極１６間の寄生容量を低減することができる。さらに、第２の実施の形態の変形例２に係る半導体装置に比べ、ゲート電極２０とドレイン電極１８間の寄生容量を低減することもできる。

第２の実施の形態およびその変形例によれば、ゲート電極２０とドレイン電極１８間に堆積された絶縁層２２上にソースフィールドプレート電極２４を付加することにより、ソースフィールドプレート電極２４によるゲート・ドレイン電極間のシールド効果により、細線状のチャネルを備えた半導体装置のゲート・ドレイン間の帰還容量増大を防止し、高性能な半導体素子を実現することができる。

また、第２の実施の形態およびその変形例によれば、ゲート電極２０とドレイン電極１８間に堆積された絶縁層２２上にソースフィールドプレート電極２４を付加することにより、ソースフィールドプレート電極２４によるゲート・ドレイン電極間のシールド効果により、細線状のチャネルを備えた半導体装置のゲート・ドレイン間の電界集中を緩和し、電流コプラス現象を緩和することができる。

また、第２の実施の形態およびその変形例によれば、細線状のチャネルを備えた半導体装置のゲート・ドレイン間の電界集中を緩和することによって、電流集中を抑制し、熱分散を良好にすることができる。

第２の実施の形態およびその変形例によれば、ゲート・ドレイン間の帰還容量増大を防止し、超高周波動作に適する高性能な半導体装置を提供することができる。

さらに、第２の実施の形態およびその変形例によれば、第１の実施の形態に比べ、ゲート・ソース間の寄生容量の増大を防止し、超高周波動作に適する高性能な半導体装置を提供することができる。

[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

なお、第１〜第２の実施の形態およびその変形例に係る半導体装置においては、ゲート電極２０およびソース電極１６をそれぞれ２本、ドレイン電極１８を１本のみ有する構成例を開示したが、平面パターン構成はこのような簡易な構成に限定されるものではない。例えば、ゲート電極２０、ソース電極１６およびドレイン電極１８ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を備えるマルチフィンガー構造を備えていても良い。

また、本発明の半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。

１０…基板
１２…バッファ層（窒化物系化合物半導体層）
１４…ショットキー層（アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１））
１６…ソース電極
１８…ドレイン電極
２０…ゲート電極
２２…絶縁層
２４…ソースフィールドプレート電極
２６…溝

Claims

基板と、
前記基板上に配置された窒化物系化合物半導体層からなるバッファ層と、
前記バッファ層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層と、
前記ショットキー層上に配置されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間の前記ショットキー層に形成され、前記ソース電極および前記ドレイン電極間のチャネルを細線状に分割する複数の溝と、
前記ソース電極および前記ドレイン電極間に配置され、前記複数の溝および細線状に分割された前記チャネルを横断して配置されたゲート電極と、
前記ソース電極および前記ドレイン電極間に配置され、前記ショットキー層、前記複数の溝および前記ゲート電極上に形成された絶縁層と、
前記絶縁層上に配置され、前記ソース電極に接続されたソースフィールドプレート電極と
を備えたことを特徴とする半導体装置。
前記バッファ層と前記ショットキー層のヘテロ接合界面に形成された２次元電子ガス層のチャネル幅は、前記複数の溝によって制限されることを特徴とする請求項１に記載の半導体装置。
前記ソースフィールドプレート電極は、前記絶縁層を介して、前記ソース電極から、前記ゲート電極と前記ドレイン電極との間まで延在して配置されたことを特徴とする請求項１または２に記載の半導体装置。
前記ソースフィールドプレート電極は、前記ゲート電極上に配置された絶縁層を介して、前記ゲート電極上に配置されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
前記ソースフィールドプレート電極は、前記ゲート電極と前記ドレイン電極間に配置された前記絶縁膜上に配置されたことを特徴とする請求項１または２に記載の半導体装置。
前記ソースフィールドプレート電極は、前記溝を含んで配置されることを特徴とする請求項５に記載の半導体装置。
前記ソースフィールドプレート電極は、前記溝を含んでいない前記ゲート電極と前記ドレイン電極間に配置されていることを特徴とする請求項５に記載の半導体装置。
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜７の内、いずれか１項に記載の半導体装置。