JP5513991B2 - 高周波モジュールおよびその動作方法 - Google Patents
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Description
(パッケージ構造)
実施の形態に係る高周波モジュール1を搭載するパッケージは、図1に示すように、メタルキャップ10と、メタルシールリング14aと、金属壁16と、導体ベースプレート200と、導体ベースプレート200上に配置された入力側絶縁層20a、40aと、導体ベースプレート200上に配置された出力側絶縁層20b、40bと、入力側絶縁層20a上に配置された入力ストリップライン19aと、出力側絶縁層20b上に配置された出力ストリップライン19bと、入力側絶縁層40a上に配置された入力ストリップライン39aと、出力側絶縁層40b上に配置された出力ストリップライン39bとを備える。
導体ベースプレート200は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート200の表面には、例えば、Au、Ni、Ag、Ag−Pt合金、Ag−Pd合金などのメッキ導体を形成してもよい。また、導体ベースプレート200には、Cu/Mo/アルミナ基板などの積層構造を用いても良い。
金属壁16の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。
メタルキャップ10は、図1に示すように、平板形状を備える。
―平面パターン構成―
実施の形態に係る高周波モジュール1の模式的平面パターン構成は図2に示すように表され、図2のI−I線に沿う模式的断面構造は図3に示すように表され、図2のII−II線に沿う模式的断面構造は図4に示すように表され、図2のIII−III線に沿う模式的断面構造は図5に示すように表される。
実施の形態に係る高周波モジュール1の模式的回路構成は、図6に示すように、半導体装置24と、半導体装置24の入力側に配置された入力整合回路17と、半導体装置24の出力側に配置された出力整合回路18と、入力整合回路17に接続された運用時用ゲートバイアス回路70と、運用時用ゲートバイアス回路70に接続された運用時用ゲートバイアス端子41aと、入力整合回路17に接続された高周波入力端子兼高温動作時用ゲートバイアス端子21aと、出力整合回路18に接続されたドレインバイアス回路80と、ドレインバイアス回路80に接続されたドレインバイアス端子41bと、出力整合回路18に接続された高周波出力端子21bとを備える。半導体装置24と、入力整合回路17と、出力整合回路18と、運用時用ゲートバイアス回路70と、ドレインバイアス回路80とが金属壁16で囲まれた1つのパッケージに収納されている。
半導体装置24と、半導体装置24の入力側に配置された入力整合回路17と、半導体装置24の出力側に配置された出力整合回路18と、入力整合回路17に接続された運用時用ゲートバイアス回路70と、運用時用ゲートバイアス回路70に接続された運用時用ゲートバイアス端子41aと、入力整合回路17に接続された高周波入力端子兼高温動作時用ゲートバイアス端子21aと、出力整合回路18に接続されたドレインバイアス回路80と、ドレインバイアス回路80に接続されたドレインバイアス端子41bと、出力整合回路18に接続された高周波出力端子21bとを有し、半導体装置24と、入力整合回路17と、出力整合回路18と、運用時用ゲートバイアス回路70と、ドレインバイアス回路80とが1つのパッケージに収納された高周波モジュールの動作方法は、運用時において、運用時用ゲートバイアス回路70を介して、半導体装置24のゲート端子電極Gの電位を制御するステップと、運用時において、高周波入力端子兼高温動作時用ゲートバイアス端子21aの外部に接続されたDC遮断用キャパシタ52(C1)を介して、半導体装置24に入力信号を供給するステップと、高温動作時において、高周波入力端子兼高温動作時用ゲートバイアス端子21aにゲートバイアス電圧を供給することによって、半導体装置24のゲート端子電極Gの電位を制御するステップとを有する。
実施の形態に係る高周波モジュール1に適用する半導体装置24の模式的平面パターン構成の拡大図は、図7(a)に示すように表され、図7(a)のJ部分の拡大図は、図7(b)に示すように表される。また、実施の形態に係る高周波モジュール1に適用する半導体装置24の構造例1〜4であって、図7(b)のIV−IV線に沿う模式的断面構造例1〜4は、それぞれ図8〜図11に示すように表される。
図7(b)のIV−IV線に沿う模式的断面構成として、実施の形態に係る高周波モジュール1に適用する半導体装置24のFETセルの構造例1は、図8に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2次元電子ガス(2DEG:Two Dimensional Electron Gas)層116が形成されている。図8に示す構造例1では、ヘテロ接合電界効果トランジスタ(HFET:Hetero-junction Field Effect Transistor)若しくは高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が示されている。
図7(b)のIV−IV線に沿う模式的断面構成として、実施の形態に係る高周波モジュール1に適用する半導体装置24のFETセルの構造例2は、図9に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極124およびドレイン領域128上に配置されたドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極124との界面には、ショットキーコンタクト(Schottky Contact)が形成されている。図9に示す構造例2では、金属−半導体電界効果トランジスタ(MESFET:Metal Semiconductor Field Effect Transistor)が示されている。
図7(b)のIV−IV線に沿う模式的断面構成として、実施の形態に係る高周波モジュール1に適用する半導体装置24のFETセルの構造例3は、図10に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上のリセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2DEG層116が形成されている。図10に示す構造例3では、HFET若しくはHEMTが示されている。
図7(b)のIV−IV線に沿う模式的断面構成として、実施の形態に係る高周波モジュール1に適用する半導体装置24のFETセルの構造例4は、図11に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2DEG層116が形成されている。図11に示す構造例4では、HFET若しくはHEMTが示されている。
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
10…メタルキャップ
11,11b、11c、11e、12,14,15、15a、15b…ボンディングワイヤ
14a…メタルシールリング
16…金属壁
17…入力整合回路
18…出力整合回路
19a、39a…入力ストリップライン
19b、39b…出力ストリップライン
20a、40a…入力側絶縁層
20b、40b…出力側絶縁層
21a…高周波入力端子兼高温動作時用ゲートバイアス端子
21b…高周波出力端子
22…フィードスルー上層部
24…半導体装置
27…電極パターン
26…入力回路基板
28…出力回路基板
41a…運用時用ゲートバイアス端子
41b…ドレインバイアス端子
50…ブリーダ抵抗回路
52、54…DC遮断用キャパシタ
56、58…ブリーダ抵抗
70…運用時用ゲートバイアス回路
80…ドレインバイアス回路
110…半絶縁性基板
112…窒化物系化合物半導体層(GaNエピタキシャル成長層)
116…2次元電子ガス(2DEG)層
118…アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)
120…ソースフィンガー電極
122…ドレインフィンガー電極
124…ゲートフィンガー電極
126…ソース領域
128…ドレイン領域
200…導体ベースプレート
G,G1,G2,…,G10…ゲート端子電極
S,S11,S12,…,S101,S102…ソース端子電極
D,D1,D2,…,D10…ドレイン端子電極
SC11,SC12,…,SC91,SC92,SC101,SC102…VIAホール
Claims (10)
- 半導体装置と、
前記半導体装置の入力側に配置された入力整合回路と、
前記半導体装置の出力側に配置された出力整合回路と、
前記入力整合回路に接続された運用時用ゲートバイアス回路と、
前記運用時用ゲートバイアス回路に接続された運用時用ゲートバイアス端子と、
前記入力整合回路に接続された高周波入力端子兼高温動作時用ゲートバイアス端子と、
前記出力整合回路に接続されたドレインバイアス回路と、
前記ドレインバイアス回路に接続されたドレインバイアス端子と、
前記出力整合回路に接続された高周波出力端子と、
前記高周波入力端子兼高温動作時用ゲートバイアス端子の外部に接続されたDC遮断用キャパシタと
を備え、前記半導体装置と、前記入力整合回路と、前記出力整合回路と、前記運用時用ゲートバイアス回路と、前記ドレインバイアス回路とが1つのパッケージに収納され、
前記DC遮断用キャパシタを介して、前記半導体装置に入力信号を供給すると共に、高温動作時においては、前記高周波入力端子兼高温動作時用ゲートバイアス端子にゲートバイアス電圧を供給することによって、前記半導体装置のゲート端子電極の電位を制御することを特徴とする高周波モジュール。 - 前記運用時用ゲートバイアス回路は、ブリーダ抵抗回路を備え、前記運用時用ゲートバイアス端子は、前記ブリーダ抵抗回路を介して前記半導体装置のゲート端子に接続されたことを特徴とする請求項1に記載の高周波モジュール。
- 前記ドレインバイアス回路は、電極パターンを備え、前記ドレインバイアス端子は、前記電極パターンを介して前記半導体装置の前記ドレイン端子に接続されたことを特徴とする請求項1に記載の高周波モジュール。
- 前記ブリーダ抵抗回路は、
前記第2ゲートバイアス端子に接続された第1ブリーダ抵抗と、
前記第1ブリーダ抵抗に対して接地電位との間に直列接続された第2ブリーダ抵抗と
を備え、前記第2ゲートバイアス端子に供給される電圧が、前記第1ブリーダ抵抗と前記第2ブリーダ抵抗との抵抗分圧によって、前記半導体装置の前記ゲート端子に印加されることを特徴とする請求項2に記載の高周波モジュール。 - 前記ドレインバイアス端子に供給される電圧が、前記半導体装置の前記ドレイン端子に印加されることを特徴とする請求項1に記載の高周波モジュール。
- 前記高周波出力端子と前記出力整合回路との間に接続されたDC遮断用キャパシタを備えることを特徴とする請求項1に記載の高周波モジュール。
- 前記半導体装置は、
半絶縁性基板と、
前記半絶縁性基板の第1表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第1表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたVIAホールと、
前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極と
を備えることを特徴とする請求項1〜6のいずれか1項に記載の高周波モジュール。 - 前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項7に記載の高周波モジュール。
- 半導体装置と、前記半導体装置の入力側に配置された入力整合回路と、前記半導体装置の出力側に配置された出力整合回路と、前記入力整合回路に接続された運用時用ゲートバイアス回路と、前記運用時用ゲートバイアス回路に接続された運用時用ゲートバイアス端子と、前記入力整合回路に接続された高周波入力端子兼高温動作時用ゲートバイアス端子と、前記出力整合回路に接続されたドレインバイアス回路と、前記ドレインバイアス回路に接続されたドレインバイアス端子と、前記出力整合回路に接続された高周波出力端子とを有し、前記半導体装置と、前記入力整合回路と、前記出力整合回路と、前記運用時用ゲートバイアス回路と、前記ドレインバイアス回路とが1つのパッケージに収納された高周波モジュールの動作方法であって、
運用時において、前記運用時用ゲートバイアス回路を介して、前記半導体装置のゲート端子電極の電位を制御するステップと、
運用時において、前記高周波入力端子兼高温動作時用ゲートバイアス端子の外部に接続されたDC遮断用キャパシタを介して、前記半導体装置に入力信号を供給するステップと、
高温動作時において、前記高周波入力端子兼高温動作時用ゲートバイアス端子にゲートバイアス電圧を供給することによって、前記半導体装置のゲート端子電極の電位を制御するステップと
を有することを特徴とする高周波モジュールの動作方法。 - 前記運用時用ゲートバイアス回路は、ブリーダ抵抗回路を有し、運用時において、前記ブリーダ抵抗回路を介して、前記半導体装置のゲート端子電極の電位を制御することを特徴とする請求項9に記載の高周波モジュールの動作方法。
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