JP3300421B2 - 高周波増幅器 - Google Patents
高周波増幅器Info
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- JP3300421B2 JP3300421B2 JP23658892A JP23658892A JP3300421B2 JP 3300421 B2 JP3300421 B2 JP 3300421B2 JP 23658892 A JP23658892 A JP 23658892A JP 23658892 A JP23658892 A JP 23658892A JP 3300421 B2 JP3300421 B2 JP 3300421B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロ波帯の
電力増幅器として用いられる高周波増幅器に関する。
電力増幅器として用いられる高周波増幅器に関する。
【０００２】
【従来の技術】従来の高周波増幅器の一例を図面で説明
する。
する。
【０００３】図４は接続図で、図５はその外観図であ
る。
る。
【０００４】図４において、１はＲＦ入力端子で、ＲＦ
入力端子１から入力したマイクロ波信号は、入力側整合
回路２を通して電界効果トランジスタ（以後ＦＥＴと称
する。）３のゲートＧに加えられる。入力側整合回路２
は、ストリップ線路ＬやコンデンサＣで構成される。ま
たＦＥＴ３は、ゲートＧの他にソースＳ、ドレインＤの
各電極を有しており、ソースＳは接地される。
入力端子１から入力したマイクロ波信号は、入力側整合
回路２を通して電界効果トランジスタ（以後ＦＥＴと称
する。）３のゲートＧに加えられる。入力側整合回路２
は、ストリップ線路ＬやコンデンサＣで構成される。ま
たＦＥＴ３は、ゲートＧの他にソースＳ、ドレインＤの
各電極を有しており、ソースＳは接地される。
【０００５】また、ゲートＧには，複数の抵抗、即ち、
第一、第二および第三の抵抗Ｒ１、Ｒ２、Ｒ３からなる
バイアス回路４が接続される。第一の抵抗Ｒ１の一端
は、ＦＥＴ３のゲートに接続され、第一の抵抗Ｒ１の他
端に第二の抵抗Ｒ２が接続される。また、前記第一の抵
抗Ｒ１の他端に第三の抵抗Ｒ３が接続され、その一端は
直接接地される。
第一、第二および第三の抵抗Ｒ１、Ｒ２、Ｒ３からなる
バイアス回路４が接続される。第一の抵抗Ｒ１の一端
は、ＦＥＴ３のゲートに接続され、第一の抵抗Ｒ１の他
端に第二の抵抗Ｒ２が接続される。また、前記第一の抵
抗Ｒ１の他端に第三の抵抗Ｒ３が接続され、その一端は
直接接地される。
【０００６】ＦＥＴ３のゲートＧに対するバイアス電圧
は、ゲートバイアス端子５から、バイアス回路４を通し
てゲートＧに加えられる。なお、バイアス回路４はブリ
−ダ形回路であるので、ゲートＧに加えられるバイアス
電圧は安定化される。
は、ゲートバイアス端子５から、バイアス回路４を通し
てゲートＧに加えられる。なお、バイアス回路４はブリ
−ダ形回路であるので、ゲートＧに加えられるバイアス
電圧は安定化される。
【０００７】また、ドレインＤには、ストリップライン
ＬやコンデンサＣからなるバイアス回路６が接続されて
おり、ドレインバイアス端子７からバイアス電圧が加え
られる。
ＬやコンデンサＣからなるバイアス回路６が接続されて
おり、ドレインバイアス端子７からバイアス電圧が加え
られる。
【０００８】一方、ＦＥＴ３で増幅されたマイクロ波信
号は、出力側整合回路８を通してＲＦ出力端子９から出
力される。出力側整合回路８は、入力側整合回路２と同
様にストリップ線路ＬやコンデンサＣで構成される。
号は、出力側整合回路８を通してＲＦ出力端子９から出
力される。出力側整合回路８は、入力側整合回路２と同
様にストリップ線路ＬやコンデンサＣで構成される。
【０００９】図５は、上記の接続図で構成された増幅回
路を内部に収納するパッケ−ジの外観図で、パッケ−ジ
Ｐには複数の端子が形成されている。
路を内部に収納するパッケ−ジの外観図で、パッケ−ジ
Ｐには複数の端子が形成されている。
【００１０】図４の接続図に示された端子に対応するも
のに同一の番号を付して説明すれば、１がＲＦ入力端
子、５がゲートバイアス端子、７がドレインバイアス端
子、９がＲＦ出力端子である。
のに同一の番号を付して説明すれば、１がＲＦ入力端
子、５がゲートバイアス端子、７がドレインバイアス端
子、９がＲＦ出力端子である。
【００１１】
【発明が解決しようとする課題】ところで、電力増幅器
に使用されるＦＥＴは、特性を安定化するため製品を出
荷する前に、直流バイアスを印加して２００℃程度の高
温で放置する高温通電、いわゆるエ−ジングが行われ
る。
に使用されるＦＥＴは、特性を安定化するため製品を出
荷する前に、直流バイアスを印加して２００℃程度の高
温で放置する高温通電、いわゆるエ−ジングが行われ
る。
【００１２】また、内部にディスクリ−トＦＥＴチップ
やＭＭＩＣチップを使用する電力増幅器についても、同
様の高温通電が行われる。
やＭＭＩＣチップを使用する電力増幅器についても、同
様の高温通電が行われる。
【００１３】しかし、バイアス抵抗が内部に一体構成さ
れている増幅器の場合、高温通電を長い時間行うと次の
ような問題が発生する。
れている増幅器の場合、高温通電を長い時間行うと次の
ような問題が発生する。
【００１４】図６は、ゲートバイアス電圧に対するゲー
トリーク電流の温度特性である。
トリーク電流の温度特性である。
【００１５】縦軸は、ゲートリーク電流（μＡ）、横軸
はゲートバイアス電圧（Ｖ）である。また、図６は、Ｆ
ＥＴのゲート幅が４ｍｍ，ドレインバイアス電圧が１０
Ｖの場合である。
はゲートバイアス電圧（Ｖ）である。また、図６は、Ｆ
ＥＴのゲート幅が４ｍｍ，ドレインバイアス電圧が１０
Ｖの場合である。
【００１６】直線Ａは、ゲートバイアス抵抗の負荷線で
ある。
ある。
【００１７】また、曲線Ｂ、Ｃは、ゲートリーク電流の
温度特性を示し、曲線Ｂは周囲温度（Ｔｃ）が２５℃、
曲線Ｃは、周囲温度（Ｔｃ）が７５℃の場合である。
温度特性を示し、曲線Ｂは周囲温度（Ｔｃ）が２５℃、
曲線Ｃは、周囲温度（Ｔｃ）が７５℃の場合である。
【００１８】ところで、ゲートバイアス抵抗は増幅器の
消費電流を減らすために、できるだけ大きい値であるこ
とが望ましい。しかし、図６のように、バイアス抵抗の
値が大きい（７．５ｋΩ）と、バイアス抵抗の負荷線Ａ
とゲートリーク電流曲線Ｃとは、高い温度で２つの交点
Ｐ，Ｑを生じる。
消費電流を減らすために、できるだけ大きい値であるこ
とが望ましい。しかし、図６のように、バイアス抵抗の
値が大きい（７．５ｋΩ）と、バイアス抵抗の負荷線Ａ
とゲートリーク電流曲線Ｃとは、高い温度で２つの交点
Ｐ，Ｑを生じる。
【００１９】したがって、温度の低い室温では安定に動
作しても、高温の場合、例えば高温通電時に外乱がある
と、バイアス点が図６のＰからＱにジャンプし、ゲート
電流が急激に増加しＦＥＴが破壊する。
作しても、高温の場合、例えば高温通電時に外乱がある
と、バイアス点が図６のＰからＱにジャンプし、ゲート
電流が急激に増加しＦＥＴが破壊する。
【００２０】一方、高温通電時でも安定に動作するよう
にバイアス抵抗の値を小さく設定すると、ゲート電流が
急激に増加することによるＦＥＴの破壊は防げる。
にバイアス抵抗の値を小さく設定すると、ゲート電流が
急激に増加することによるＦＥＴの破壊は防げる。
【００２１】しかし、ＦＥＴが通常に使用される場合、
バイアス回路における消費電流が大きくなってしまう。
バイアス回路における消費電流が大きくなってしまう。
【００２２】本発明は、パッケ−ジの内部にディスクリ
−トＦＥＴチップやＭＭＩＣチップを収納した高周波増
幅器について、高温通電が安定に行えるようにすること
を目的とする。
−トＦＥＴチップやＭＭＩＣチップを収納した高周波増
幅器について、高温通電が安定に行えるようにすること
を目的とする。
【００２３】
【課題を解決するための手段】本発明は、ゲート電極に
は負電圧を複数の抵抗で分圧した電圧が、ドレイン電極
には正電圧がそれぞれ印加され、また、ソース電極は接
地され、かつ、ゲート電極から入力された高周波信号を
増幅してドレイン電極から出力する電界効果トランジス
タと、この電界効果トランジスタを収納するパッケ−ジ
と、このパッケ−ジ内部の前記電界効果トランジスタを
含む増幅回路に接続され、その端部がパッケ−ジ外部に
位置する入力端子および出力端子、ゲートバイアス端
子、ドレインバイアス端子とを具備した高周波増幅器に
おいて、その端部がパッケ−ジ外部に位置し、かつ、前
記ゲートバイアス端子に接続されたバイアス回路よりも
抵抗値が小さいバイアス回路に接続し、記ゲート電極に
バイアス電圧を印加する補助ゲートバイアス端子を設け
ている。
は負電圧を複数の抵抗で分圧した電圧が、ドレイン電極
には正電圧がそれぞれ印加され、また、ソース電極は接
地され、かつ、ゲート電極から入力された高周波信号を
増幅してドレイン電極から出力する電界効果トランジス
タと、この電界効果トランジスタを収納するパッケ−ジ
と、このパッケ−ジ内部の前記電界効果トランジスタを
含む増幅回路に接続され、その端部がパッケ−ジ外部に
位置する入力端子および出力端子、ゲートバイアス端
子、ドレインバイアス端子とを具備した高周波増幅器に
おいて、その端部がパッケ−ジ外部に位置し、かつ、前
記ゲートバイアス端子に接続されたバイアス回路よりも
抵抗値が小さいバイアス回路に接続し、記ゲート電極に
バイアス電圧を印加する補助ゲートバイアス端子を設け
ている。
【００２４】
【作用】上記の構成によれば、電界効果トランジスタな
どを収納するパッケ−ジに、ＦＥＴのゲートにバイアス
電圧を加える端子として、ゲートバイアス端子および補
助ゲートバイアス端子の２つのバイアス端子が設けら
れ、それぞれに異なるバイアス回路が接続される。
どを収納するパッケ−ジに、ＦＥＴのゲートにバイアス
電圧を加える端子として、ゲートバイアス端子および補
助ゲートバイアス端子の２つのバイアス端子が設けら
れ、それぞれに異なるバイアス回路が接続される。
【００２５】したがって、ゲートバイアス端子を選択す
るか、または、補助ゲートバイアス端子を選択するか、
によって、ＦＥＴのゲートに接続されているバイアス回
路の抵抗値を変更できる。
るか、または、補助ゲートバイアス端子を選択するか、
によって、ＦＥＴのゲートに接続されているバイアス回
路の抵抗値を変更できる。
【００２６】そして、補助ゲートバイアス端子に接続さ
れているバイアス回路の抵抗値を小さなものとし、高周
波増幅器のエ−ジングを行う場合は、補助ゲートバイア
ス端子からＦＥＴのゲートにバイアス電圧を加える。
れているバイアス回路の抵抗値を小さなものとし、高周
波増幅器のエ−ジングを行う場合は、補助ゲートバイア
ス端子からＦＥＴのゲートにバイアス電圧を加える。
【００２７】このような構成によれば、エ−ジングの際
に高温になっても、バイアス点のジャンプが発生せず、
ゲート電流の急激な増加によるＦＥＴの破壊を防げる。
に高温になっても、バイアス点のジャンプが発生せず、
ゲート電流の急激な増加によるＦＥＴの破壊を防げる。
【００２８】
【実施例】本発明の一実施例について図面を参照して説
明する。
明する。
【００２９】本発明は、図１の外観図に示されるように
ＲＦ入力端子１、ゲートバイアス端子５、ドレインバイ
アス端子７、、出力端子９、そして、補助ゲートバイア
ス端子２０が、パッケ−ジＰに設けられている。
ＲＦ入力端子１、ゲートバイアス端子５、ドレインバイ
アス端子７、、出力端子９、そして、補助ゲートバイア
ス端子２０が、パッケ−ジＰに設けられている。
【００３０】上記の各端子は、いずれもパッケ−ジ内部
に収納された前記電界効果トランジスタを含む増幅回路
に接続され、そして、端部がパッケ−ジ外部に位置して
いる。
に収納された前記電界効果トランジスタを含む増幅回路
に接続され、そして、端部がパッケ−ジ外部に位置して
いる。
【００３１】ここで、パッケ−ジの内部に収納される増
幅回路について、図２で説明する。１はＲＦ入力端子
で、ＲＦ入力端子１から入力したマイクロ波信号は、入
力側整合回路２を通してＦＥＴ３のゲートＧに加えられ
る。入力側整合回路２は、ストリップ線路Ｌやコンデン
サＣで構成される。
幅回路について、図２で説明する。１はＲＦ入力端子
で、ＲＦ入力端子１から入力したマイクロ波信号は、入
力側整合回路２を通してＦＥＴ３のゲートＧに加えられ
る。入力側整合回路２は、ストリップ線路Ｌやコンデン
サＣで構成される。
【００３２】またＦＥＴ３は、ゲートＧの他にソース
Ｓ、ドレインＤの各電極を有しており、ソースＳは接地
される。
Ｓ、ドレインＤの各電極を有しており、ソースＳは接地
される。
【００３３】また、ゲートＧには，複数の抵抗、即ち、
第一、第二および第三の抵抗Ｒ１、Ｒ２、Ｒ３からなる
バイアス回路４が接続される。第一の抵抗Ｒ１の一端は
ＦＥＴ３のゲートに接続され、他端は第二の抵抗Ｒ２に
接続される。第二の抵抗Ｒ２はゲートバイアス端子５に
接続される。また、前記第一の抵抗Ｒ１に第三の抵抗Ｒ
３が接続され、その一端は接地される。なお、バイアス
回路４はブリ−ダ形回路であるので、ゲートＧに加えら
れるバイアス電圧は安定化される。
第一、第二および第三の抵抗Ｒ１、Ｒ２、Ｒ３からなる
バイアス回路４が接続される。第一の抵抗Ｒ１の一端は
ＦＥＴ３のゲートに接続され、他端は第二の抵抗Ｒ２に
接続される。第二の抵抗Ｒ２はゲートバイアス端子５に
接続される。また、前記第一の抵抗Ｒ１に第三の抵抗Ｒ
３が接続され、その一端は接地される。なお、バイアス
回路４はブリ−ダ形回路であるので、ゲートＧに加えら
れるバイアス電圧は安定化される。
【００３４】また、ゲートバイアス端子５には負電圧が
供給されており、その負電圧がバイアス回路４の複数の
抵抗で分圧され、ＦＥＴ３のゲートＧにバイアス電圧と
して加えられる。
供給されており、その負電圧がバイアス回路４の複数の
抵抗で分圧され、ＦＥＴ３のゲートＧにバイアス電圧と
して加えられる。
【００３５】また、ゲートバイアス端子５とは別に、補
助ゲートバイアス端子２１が設けられる。補助ゲートバ
イアス端子２１は第４のバイアス抵抗Ｒ４を介してゲー
トＧに接続され、補助バイアス端子２１からもバイアス
電圧が加えられる構成になっている。
助ゲートバイアス端子２１が設けられる。補助ゲートバ
イアス端子２１は第４のバイアス抵抗Ｒ４を介してゲー
トＧに接続され、補助バイアス端子２１からもバイアス
電圧が加えられる構成になっている。
【００３６】また、ドレインＤには、ストリップライン
ＬやコンデンサＣからなるバイアス回路６が接続されて
おり、ドレインバイアス端子７から正のバイアス電圧が
加えられる。
ＬやコンデンサＣからなるバイアス回路６が接続されて
おり、ドレインバイアス端子７から正のバイアス電圧が
加えられる。
【００３７】一方、ＦＥＴ３で増幅されたマイクロ波信
号は、出力側整合回路８を通してＲＦ出力端子９から出
力される。出力側整合回路８は、入力側整合回路２と同
様にストリップ線路ＬやコンデンサＣで構成される。
号は、出力側整合回路８を通してＲＦ出力端子９から出
力される。出力側整合回路８は、入力側整合回路２と同
様にストリップ線路ＬやコンデンサＣで構成される。
【００３８】なお、本発明では、パッケ−ジ内部に収納
される増幅回路を、図３のような回路で構成することも
できる。
される増幅回路を、図３のような回路で構成することも
できる。
【００３９】先に説明した図２の場合、ＦＥＴ３のゲー
トＧにバイアス電圧を加える端子として、ゲートバイア
ス端子５および補助ゲートバイアス端子２１が設けら
れ、それぞれにバイアス回路４および第４のバイアス抵
抗Ｒ４が接続されている。
トＧにバイアス電圧を加える端子として、ゲートバイア
ス端子５および補助ゲートバイアス端子２１が設けら
れ、それぞれにバイアス回路４および第４のバイアス抵
抗Ｒ４が接続されている。
【００４０】図３では、図２の補助ゲートバイアス端子
２１に代えて、別の補助ゲートバイアス端子３１を設
け、この補助ゲートバイアス端子３１からも高周波チョ
−ク回路ＣＨを介してバイアス電圧が加えられる構成に
なっている。なお、高周波チョ−ク回路ＣＨにはコンデ
ンサＣＡが接続され、その一端は接地される。
２１に代えて、別の補助ゲートバイアス端子３１を設
け、この補助ゲートバイアス端子３１からも高周波チョ
−ク回路ＣＨを介してバイアス電圧が加えられる構成に
なっている。なお、高周波チョ−ク回路ＣＨにはコンデ
ンサＣＡが接続され、その一端は接地される。
【００４１】その他の構成については図２と同一である
ので、図２と同一部分に同一の符号を付し、説明は省略
する。
ので、図２と同一部分に同一の符号を付し、説明は省略
する。
【００４２】本発明では、図２や図３に示されるよう
に、補助ゲートバイアス端子２１、３１から第４のバイ
アス抵抗Ｒ４あるいは高周波チョ−ク回路ＣＨを通して
ＦＥＴ３のゲートＧにバイアス電圧が加えられるように
構成されている。
に、補助ゲートバイアス端子２１、３１から第４のバイ
アス抵抗Ｒ４あるいは高周波チョ−ク回路ＣＨを通して
ＦＥＴ３のゲートＧにバイアス電圧が加えられるように
構成されている。
【００４３】したがって、補助ゲートバイアス端子２
１、３１に接続されるバイアス回路の抵抗分を十分小さ
くし、高温通電時は補助ゲートバイアス端子２１、３１
からバイアス電圧を加えるようにすれば、バイアス点の
ジャンプを防止できる。
１、３１に接続されるバイアス回路の抵抗分を十分小さ
くし、高温通電時は補助ゲートバイアス端子２１、３１
からバイアス電圧を加えるようにすれば、バイアス点の
ジャンプを防止できる。
【００４４】この結果、高周波増幅器のエ−ジングを安
定に実施できる。
定に実施できる。
【００４５】なお、通常の室温における動作時には、補
助ゲートバイアス端子２１、３１は開放とし、第一のバ
イアス端子５からバイアス電圧をゲートに加えることに
なる。
助ゲートバイアス端子２１、３１は開放とし、第一のバ
イアス端子５からバイアス電圧をゲートに加えることに
なる。
【００４６】この場合、消費電流を少なくできるように
バイアス回路４の抵抗値は大きくする。
バイアス回路４の抵抗値は大きくする。
【００４７】また、補助ゲートバイアス端子２１、３１
を開放とする場合、補助ゲートバイアス端子２１、３１
のパッケ−ジ外側部分を切断したり、絶縁物を塗布する
などの方法がある。
を開放とする場合、補助ゲートバイアス端子２１、３１
のパッケ−ジ外側部分を切断したり、絶縁物を塗布する
などの方法がある。
【００４８】上記の実施例では、パッケ−ジ内部に収納
される増幅回路が一段形増幅の例で説明している。しか
し、本発明は、二段以上の多段形増幅の場合にも適用で
きる。この場合、各段の増幅器を構成するＦＥＴのゲ−
トにそれぞれ補助ゲートバイアス端子が設けられる。こ
れらの補助ゲ−トバイアス端子は、上記の実施例と同
様、エ−ジング後に必要に応じてパッケ−ジ外側部分を
切断したり、または絶縁物を塗布したりして開放にされ
る。
される増幅回路が一段形増幅の例で説明している。しか
し、本発明は、二段以上の多段形増幅の場合にも適用で
きる。この場合、各段の増幅器を構成するＦＥＴのゲ−
トにそれぞれ補助ゲートバイアス端子が設けられる。こ
れらの補助ゲ−トバイアス端子は、上記の実施例と同
様、エ−ジング後に必要に応じてパッケ−ジ外側部分を
切断したり、または絶縁物を塗布したりして開放にされ
る。
【００４９】
【発明の効果】本発明によれば、エ−ジングによる破壊
を防止できる高周波増幅器を実現できる。
を防止できる高周波増幅器を実現できる。
【図１】本発明の一実施例を示す外観図である。
【図２】本発明に使用される増幅器の接続図である。
【図３】本発明に使用される他の増幅器の接続図であ
る。
る。
【図４】従来例に使用される増幅器の接続図である。
【図５】従来例を示す外観図である。
【図６】ＦＥＴの特性を説明する図である。
１…ＲＦ入力端子 ２…入力側整合回路 ３…ＦＥＴ ４…ゲートバイアス回路 ５…ゲートバイアス端子 ６…ドレインバイアス回路 ７…ドレインバイアス端子 ８…出力側整合回路 ９…ＲＦ出力端子 ２１、３１…補助ゲートバイアス端子 Ｐ…パッケ−ジ Ｒ１〜Ｒ４…バイアス抵抗
Claims (1)
- 【請求項１】 ゲート電極には負電圧を複数の抵抗で分
圧した電圧が、ドレイン電極には正電圧がそれぞれ印加
され、また、ソース電極は接地され、かつ、ゲート電極
から入力された高周波信号を増幅してドレイン電極から
出力する電界効果トランジスタと、この電界効果トラン
ジスタを収納するパッケ−ジと、このパッケ−ジ内部の
前記電界効果トランジスタを含む増幅回路に接続され、
その端部がパッケ−ジ外部に位置する入力端子および出
力端子、ゲートバイアス端子、ドレインバイアス端子と
を具備した高周波増幅器において、その端部がパッケ−
ジ外部に位置し、かつ、前記ゲートバイアス端子に接続
されたバイアス回路よりも抵抗値が小さいバイアス回路
に接続し、記ゲート電極にバイアス電圧を印加する補助
ゲートバイアス端子を設けたことを特徴とする高周波増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23658892A JP3300421B2 (ja) | 1992-09-04 | 1992-09-04 | 高周波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23658892A JP3300421B2 (ja) | 1992-09-04 | 1992-09-04 | 高周波増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685553A JPH0685553A (ja) | 1994-03-25 |
| JP3300421B2 true JP3300421B2 (ja) | 2002-07-08 |
Family
ID=17002868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23658892A Expired - Fee Related JP3300421B2 (ja) | 1992-09-04 | 1992-09-04 | 高周波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300421B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5513991B2 (ja) * | 2010-05-31 | 2014-06-04 | 株式会社東芝 | 高周波モジュールおよびその動作方法 |
-
1992
- 1992-09-04 JP JP23658892A patent/JP3300421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685553A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
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