JP2876701B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JP2876701B2 JP2876701B2 JP2088710A JP8871090A JP2876701B2 JP 2876701 B2 JP2876701 B2 JP 2876701B2 JP 2088710 A JP2088710 A JP 2088710A JP 8871090 A JP8871090 A JP 8871090A JP 2876701 B2 JP2876701 B2 JP 2876701B2
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- JP
- Japan
- Prior art keywords
- output
- transistor
- circuit
- operational amplifier
- amplifier circuit
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算増幅回路に関する。
演算増幅回路は種々提案されているが、その中で第３
図に示す回路はフォールデッド・カスコード演算増幅回
路として、知られている。
図に示す回路はフォールデッド・カスコード演算増幅回
路として、知られている。
同図に示すように、トランジスタＱ6〜Ｑ8により差動
対を、トランジスタＱ13〜Ｑ18によりカスコード段を、
トランジスタＱ19,Q20により出力段が構成される。又電
流源Ｉ1とトランジスタＱ1〜Ｑ5によりバイアス回路を
構成している。本回路に於いては入力電圧範囲が広く、
周波数特性が良好であることが知られている。
対を、トランジスタＱ13〜Ｑ18によりカスコード段を、
トランジスタＱ19,Q20により出力段が構成される。又電
流源Ｉ1とトランジスタＱ1〜Ｑ5によりバイアス回路を
構成している。本回路に於いては入力電圧範囲が広く、
周波数特性が良好であることが知られている。
上述した従来のフォールデッド・カスコード演算増幅
回路は、トランジスタＱ17,Q20、容量Ｃ1で、構成され
るフィード・バック・ループが原因で、コンプレックス
・ポールが生じ易いことが知られている。
回路は、トランジスタＱ17,Q20、容量Ｃ1で、構成され
るフィード・バック・ループが原因で、コンプレックス
・ポールが生じ易いことが知られている。
従って、このことにより、周波数特性の利得にピーク
が生じたり、位相余裕が劣化したりする。この為、演算
増幅回路の動作が不安定になるという欠点があった。
が生じたり、位相余裕が劣化したりする。この為、演算
増幅回路の動作が不安定になるという欠点があった。
本発明の目的は、コンプレックス・ポールが生じない
演算増幅回路を提供することにある。
演算増幅回路を提供することにある。
本発明の演算増幅回路は、第１及び第２の入力端子を
有する第１の差動対と、この第１の差動対の第１の出力
が入力に接続された前記第１の差動対と逆極性を有する
第１のカスコード回路と、前記第１の差動対の第２の出
力がソースに接続された前記第１の差動対と逆極性を有
する第１のトランジスタと、この第１のトランジスタの
ゲートが出力に接続された第１の電圧増幅回路と、この
第１の電圧増幅回路の入力が前記第１のトランジスタの
ソースに接続され前記第１のカスコード回路の出力と第
１のトランジスタのドレイン出力が入力された第１のシ
ングルエンド変換回路と、この第１のシングルエンド変
換回路の出力がゲートに接続されドレインが出力端子に
接続されソースが接地された第２のトランジスタとを有
することを特徴とする。
有する第１の差動対と、この第１の差動対の第１の出力
が入力に接続された前記第１の差動対と逆極性を有する
第１のカスコード回路と、前記第１の差動対の第２の出
力がソースに接続された前記第１の差動対と逆極性を有
する第１のトランジスタと、この第１のトランジスタの
ゲートが出力に接続された第１の電圧増幅回路と、この
第１の電圧増幅回路の入力が前記第１のトランジスタの
ソースに接続され前記第１のカスコード回路の出力と第
１のトランジスタのドレイン出力が入力された第１のシ
ングルエンド変換回路と、この第１のシングルエンド変
換回路の出力がゲートに接続されドレインが出力端子に
接続されソースが接地された第２のトランジスタとを有
することを特徴とする。
次に、本発明の一実施例について、図面を用いて、詳
細に説明する。第１図は、本発明の一実施例を示す回路
図である。第１図に示す演算増幅回路はトランジスタＱ
6〜Ｑ8で差動対を構成し、Ｑ14のゲート電位は固定バイ
アスされ、カスコード回路を構成している。又トランジ
スタＱ9〜Ｑ12で利得段１段の電圧増幅回路を構成し、
トランジスタＱ17のゲートはこの電圧増幅回路の出力
に、ソースは入力に各々接続されている。Ｑ15,Q16はカ
レントミラー回路であり、Ｑ19,Q20で、出力段を構成し
ている。
細に説明する。第１図は、本発明の一実施例を示す回路
図である。第１図に示す演算増幅回路はトランジスタＱ
6〜Ｑ8で差動対を構成し、Ｑ14のゲート電位は固定バイ
アスされ、カスコード回路を構成している。又トランジ
スタＱ9〜Ｑ12で利得段１段の電圧増幅回路を構成し、
トランジスタＱ17のゲートはこの電圧増幅回路の出力
に、ソースは入力に各々接続されている。Ｑ15,Q16はカ
レントミラー回路であり、Ｑ19,Q20で、出力段を構成し
ている。
かかる構成に於いて、上記電圧増幅回路の利得とコン
プレックス・ポールの関係を考察する。第３図に電圧増
幅回路の利得を増加させたときの、コンプレックス・ポ
ールのＳ平面に於ける軌跡を示す。利得が増加するにつ
れ、ポールの実部の絶対値が大きくなり、虚部は逆に小
さくなる。さらには、２つの実数値を取るようになり、
コンプレックス・ポールは消滅する。従って、利得を適
当な値に設計すれば、本演算増幅回路は周波数特性にピ
ーク等、生ぜず、安定に動作することが分かる。
プレックス・ポールの関係を考察する。第３図に電圧増
幅回路の利得を増加させたときの、コンプレックス・ポ
ールのＳ平面に於ける軌跡を示す。利得が増加するにつ
れ、ポールの実部の絶対値が大きくなり、虚部は逆に小
さくなる。さらには、２つの実数値を取るようになり、
コンプレックス・ポールは消滅する。従って、利得を適
当な値に設計すれば、本演算増幅回路は周波数特性にピ
ーク等、生ぜず、安定に動作することが分かる。
本発明は以上説明したように、コンプレックス・ポー
ルを生ぜず従って、利得のピークを持たず、位相余裕も
向上し、安定な動作が実現できるという効果がある。
ルを生ぜず従って、利得のピークを持たず、位相余裕も
向上し、安定な動作が実現できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図はコン
プレックス・ポールのＳ平面上の軌跡を示した図、第３
図は従来例を示す回路図である。 Ｑ1〜Ｑ20……トランジスタ、Ｃ1……容量、Ｉ1……定
電流源。
プレックス・ポールのＳ平面上の軌跡を示した図、第３
図は従来例を示す回路図である。 Ｑ1〜Ｑ20……トランジスタ、Ｃ1……容量、Ｉ1……定
電流源。
Claims (1)
- 【請求項１】第１及び第２の入力端子を有する第１の差
動対と、この第１の差動対の第１の出力が入力に接続さ
れた第１のカスコード回路と、前記第１の差動対の第２
の出力がソースに接続された第１のトランジスタと、こ
の第１のトランジスタのゲートが出力に接続された第１
の電圧増幅回路と、この第１の電圧増幅回路の入力が前
記第１のトランジスタのソースに接続され前記第１のカ
スコード回路の出力と第１のトランジスタのドレイン出
力が入力された第１のシングルエンド変換回路と、この
第１のシングルエンド変換回路の出力がゲートに接続さ
れドレインが出力端子に接続されソースが接地された第
２のトランジスタとを有することを特徴とする演算増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088710A JP2876701B2 (ja) | 1990-04-03 | 1990-04-03 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088710A JP2876701B2 (ja) | 1990-04-03 | 1990-04-03 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286609A JPH03286609A (ja) | 1991-12-17 |
| JP2876701B2 true JP2876701B2 (ja) | 1999-03-31 |
Family
ID=13950454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2088710A Expired - Lifetime JP2876701B2 (ja) | 1990-04-03 | 1990-04-03 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876701B2 (ja) |
-
1990
- 1990-04-03 JP JP2088710A patent/JP2876701B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286609A (ja) | 1991-12-17 |
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