TWI469275B - Package - Google Patents

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TWI469275B
TWI469275B TW101115198A TW101115198A TWI469275B TW I469275 B TWI469275 B TW I469275B TW 101115198 A TW101115198 A TW 101115198A TW 101115198 A TW101115198 A TW 101115198A TW I469275 B TWI469275 B TW I469275B
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Inventor
Kazutaka Takagi
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Toshiba Kk
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Description

封裝
本發明之實施形態係有關封裝者。
做為半導體元件之封裝，有樹脂封閉型封裝與氣密封閉型封裝。
樹脂封閉型封裝中，搭載於引線框之半導體元件，經由轉注成型，直接埋入樹脂內。樹脂封閉型封裝由於成本便宜，適於大量生產，具有可小型化等之優點，因此被廣為採用。
氣密封閉型封裝中，使搭載於陶瓷等之絕緣體所成基體上的半導體元件，氣密保持於形成封裝之空間內者。氣密封閉型封裝相較於樹脂封閉型封裝，成本雖然較高，在於氣密性上是為優異。為此，氣密封閉型封裝係採用於需要高可靠性之情形。
氣密封閉型封裝中，有著於構成封裝之一部分之金屬所成散熱體上，直接搭載半導體元件，或輸入端子部及輸出端子部具有凸狀導引構造的封裝之例。
導引部之特性阻抗係以50Ω為佳。但是，氣密封閉型封裝之導引部係包圍在接地之金屬外壁之故，導引部之特性阻抗係較50Ω為低。經由纖細形成導引部之信號線，可將該特性阻抗成為50Ω。但是，導引部之機能係通過電流與信號，使信號線變細時，導引部之耐電力會下 降。
本發明所欲解決之課題係於使用在微波帶之半導體裝置之氣密性為高之封裝中，提供不損及導引部之耐電力，可保持特性阻抗於50Ω之封裝者。
本實施形態之封裝係具備導體底板、和配置於導體底板上，設置貫通孔之金屬壁、和配置於導體底板上之導引下層部、和配置於導引下層部上之配線圖案、和配置於導引下層部上之一部分及配線圖案上之一部分的導引上層部、以及配置於配線圖案上之端子。又，導引下層部之一部分較貫通孔為大，導引下層部係貼緊於金屬壁之側面，導引上層部較貫通孔為大，導引上層部係貼緊於金屬壁之側面，又，於配線圖案與貫通孔之內壁間，設有間隙。
根據上述構成之封裝時，可提供不損及導引部之耐電力，可保持特性阻抗於50Ω之使用於微波帶之半導體裝置之氣密性高的封裝。
以下，參照圖面，說明實施形態。以下，相同要素附上相同符號，避免重覆說明，簡化說明。圖面係模式性表示者，請留意與實際者有所不同。又，在於圖面相互之間，當然包含相互之尺寸關係或比例不同之部分。
以下所示實施形態中，例示將技術思想具體化之裝置 或方法者，實施形態係非將各構成零件之配置等，特定在下述者。此實施形態係可於專利請求範圍下，施加各種之變更。
[第1之實施形態] (封裝構造)
圖1係顯示說明關於第1之實施形態之封裝的模式性俯視構成。圖1(a)係顯示金屬蓋10，圖1(b)係顯示金屬密封環14a，圖1(c)係顯示金屬壁16。圖1(d)係顯示導體底板200上之導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。
封裝係如圖1所示，具備金屬蓋10、和金屬密封環14a、和金屬壁16、和導體底板200、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a及輸出帶狀線19b。導引下層部20係具有內側導引下層部20i和外側導引下層部20o。封裝係更具備配置於內側導引下層部20i上之導引上層部22。導引下層部20、輸入帶狀線19a及導引上層部22係構成導引部，又，導引下層部20、輸出帶狀線19b及導引上層部22亦構成導引部。於以下說明之各實施形態中，與本實施形態相同，導引下層部、帶狀線及導引上層部22係構成導引部。
-導體底板-
導體底板200係經由鉬、銅鉬合金等之導電性金屬所形成。於導體底板200之表面，形成Au、Ni、Ag、Ag-Pt合金、Ag-Pd合金等之鍍層導體亦可。
-導引下層部及導引上層部-
導引下層部20及導引上層部22係以同一材料，例如以陶瓷加以形成。陶瓷係氧化鋁(Al2 O3 )、氮化鋁(AlN)、氧化鈹(BeO)等。
如圖1(d)所示，配置於金屬壁16之內側之內側導引下層部20i和導引上層部22之寬度WL1係較金屬壁16之貫通孔34之寬度為寬。又，內側導引下層部20i之寬度WL1係較外側導引下層部20o之寬度WL2為寬，是為WL1-WL2=2△L1。導引下層部20之一部分，即內側導引下層部20i之寬度WL1較金屬壁16之貫通孔34之寬度為寬之故，內側導引下層部20i與導引上層部22係可接觸於金屬壁16之側面，而獲得氣密性。構成內側導引下層部20i與配置於內側導引下層部20i上之導引上層部22的層積部之厚度，係較貫通孔34之高度為大。因此，內側導引下層部20i與導引上層部22之層積部之剖面係較貫通孔34為大。內側導引下層部20i與導引上層部22係為阻塞貫通孔34之開口端，在金屬壁16之內側，貼緊於金屬壁16之側面，形成氣密之導引部。
又，如圖3及圖6所示，於貫通孔34內，在輸入帶狀線19a與對向於輸入帶狀線19a之金屬壁16(貫通孔之 內壁)間，配置間隙(空氣層)23。為此，回避輸入帶狀線19a之阻抗之下降。
又，如圖3、圖4及圖6所示，於貫通孔34內，在輸出帶狀線19b與對向於輸出帶狀線19b之金屬壁16(貫通孔34之內壁)間，配置間隙(空氣層)23之故，可回避輸出帶狀線19b之阻抗之下降。
-配線圖案-
輸入帶狀線19a及輸出帶狀線19b係經由鎢、鍍金、銅箔等之配線圖案加以形成。配線圖案係配置於導引下層部20上，又於貫通孔34，貫通金屬壁16。輸入帶狀線19a及輸出帶狀線19b之寬度與厚度係考量耐電力量與導引下層部20之介電率及期望之特性阻抗之值加以決定。
-金屬壁-
金屬壁16係經由FeNiCo、銅、鋁、鉬、銅鉬合金等之導電性金屬所形成。第1之實施形態中，金屬壁16係略四角形之框。金屬壁16在對向於導體底板200之側，於輸入側與輸出側，各別形成貫通孔34。貫通孔34係從接觸於導體底板200側，於金屬壁16形成之缺口部。
於金屬壁16之上面，隔著金屬密封環14a，形成為焊接之焊錫金屬層(省略圖示)。焊錫金屬層係由金鍺合金、金錫合金等所形成。
又，金屬壁16隔著絕緣性或導電性之黏著劑，配置 於導體底板200上。絕緣性之黏著劑係由環氧樹脂、玻璃等所形成，又導電性之黏著劑係由金鍺合金、金錫合金等所形成。
-金屬蓋-
金屬蓋10係如圖1所示，為平板形狀。金屬蓋10係經由FeNiCo、銅、鋁、鉬、銅鉬合金等之導電性金屬所形成。
金屬蓋10係隔著金屬密封環14a，配置於金屬壁16上。
就結果而言，封裝係如圖1所示，具備金屬壁16、和配置於金屬壁16上之金屬密封環14a、和於金屬壁16上，隔著金屬密封環14a加以配置之金屬蓋10。
關於第1之實施形態之封裝係具有3GHz以上之高頻波特性。為此，關於第1之實施形態之封裝係可適用做為具有高頻波(即超過3GHz之頻率)用之裝置及構成零件用之封裝。
(平面圖案構成)
圖2係顯示封裝1之模式性平面圖案構成。又，圖3係顯示沿圖2之I-I線的模式性剖面構造。
又，圖4係顯示沿圖2之II-II線的模式性剖面構造。圖5係顯示沿圖2之III-III線的模式性剖面構造。又，圖6係顯示沿圖2之IV-IV線的剖面構造。於圖2中， I-I線之延伸方向以y軸表示，垂直於y軸且平行於紙面之方向以x軸表示，又，垂直於紙面之方向以z軸表示。以下之實施形態之說明中亦然相同。
關於第1之實施形態之封裝係如圖1~圖6所示，具備導體底板200、和配置於導體底板200上之金屬壁16、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線(配線圖案)19a、輸出帶狀線(配線圖案)19b、和配置於導引下層部20上之一部分及輸入帶狀線19a、輸出帶狀線19b上之一部分上的導引上層部22、和各別配置於輸入帶狀線19a、輸出帶狀線19b上之端子21a、21b。
金屬壁16係於輸入側與輸出側，各別設置貫通孔34。在此，導引下層部20之一部分之寬度較貫通孔34之寬度為大，導引下層部20係在貫通孔34之周圍，在金屬壁16之內側，貼緊於金屬壁16之側面。又，導引上層部22之寬度較貫通孔34之寬度為大，導引上層部22係在貫通孔34之周圍，在金屬壁16之內側，貼緊於金屬壁16之側面。又，於貫通孔34內，在輸入帶狀線(配線圖案)19a、輸出帶狀線(配線圖案)19b與貫通孔34之內壁間，配置間隙(空氣層)23。
又，半導體元件24係配置於導體底板200上，或經由配置於導體底板200上之金屬壁16所包圍。
又，如圖2、圖3、圖7及圖8所示，端子21a、21b係配置於貫通孔34之外。
如圖1~圖6所示，導引上層部22則配置於金屬壁16之內側，於金屬壁16之內壁，貼緊於金屬壁16之側面。
如圖3、圖4及圖6所示，於貫通孔，使外側導引下層部20o包圍在金屬壁16。
如圖3、圖4及圖6所示，金屬壁16與導引上層部22之縱方向重疊寬度係以△L2表示。又，如圖1、圖2及圖4所示，金屬壁16與內側導引下層部20i之橫方向重疊寬度係以△L1表示。
導引上層部22係在金屬壁16之內側，於金屬壁16之側面，例如經由銀硬銲加以貼緊。貼緊部分之尺寸係例如約0.5mm寬度之程度。同樣地，內側導引下層部20i與金屬壁16之接觸面，亦例如經由銀硬銲加以貼緊。
如圖3、圖4及圖6所示，外側導引下層部20o則於貫通孔34，貫通金屬壁16。導引下層部20之底面係接觸於導體底板200，外側導引下層部20o之側面則與金屬壁16接觸。
封裝1係具備於輸入側，配置於導引下層部20上之輸入帶狀線19a、和於輸出側，配置於導引下層部20上之輸出帶狀線19b。
導引上層部22係配置於金屬壁16之內側，如上所述，於金屬壁16之內壁，貼緊於金屬壁16之側面。
如圖3及圖6所示，於貫通孔34，在輸入帶狀線19a及與輸入帶狀線19a對向之金屬壁16(貫通孔之內壁)間，配置有間隙(空氣層)23。為此，回避輸入帶狀線19a之阻 抗之下降。
如圖3、圖4及圖6所示，於貫通孔34，在輸出帶狀線19b及與輸出帶狀線19b對向之金屬壁(貫通孔之內壁)16間，配置有間隙(空氣層)23。為此，回避輸出帶狀線19b之阻抗之下降。
導引下層部20係具備配置於金屬壁16之內側之內側導引下層部20i、和配置於金屬壁16之外側及貫通孔34內之外側導引下層部20o。如前所述，於平面視之，沿金屬壁16之方向之內側導引下層部20i之寬度WL1係較外側導引下層部20o之寬度WL2為寬。
於包圍在金屬壁16之導體底板200上，鄰接於半導體元件24，配置輸入電路基板26及輸出電路基板28。於輸入電路基板26上，配置輸入整合電路17，或於輸出電路基板28上，配置輸出整合電路18。半導體裝置24與輸入整合電路17及輸出整合電路18係以打線12、14加以連接。又，輸入帶狀線19a與輸入整合電路17則以打線11加以連接，又輸出帶狀線19b與輸出整合電路18則以打線15加以連接。然而，此等要素對於半導體裝置為必要的，但做為封裝1而言，並非必需。
封裝1係具備配置於金屬壁16上之金屬密封環14a、和配置於金屬密封環14a上之金屬蓋10亦可。
(高頻波用端子構造)
根據第1之實施形態時，包圍於金屬壁16之部分， 即於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面及貫通孔之內壁間，成為間隙(空氣層)23。為此，回避輸入帶狀線19a、輸出帶狀線19b之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
封裝之製作方法係如圖1所示，具有形成導體底板200之工程、和形成配置於導引下層部20上之配線圖案19a、19b之工程、和於導引下層部20上之一部分及配線圖案19a、19b上之一部分，形成導引上層部22之工程、和於導體底板200上，配置導引下層部20及導引上層部22的工程、和形成在於輸入側及輸出側，各別具有貫通孔34之金屬壁16的工程、和於導體底板200上，配置金屬壁16之工程、和於配線圖案19a、19b上，形成端子21a、21b的工程。
封裝之製作方法係更具有在包圍於金屬壁16之導體底板200上，配置半導體元件24的工程、在包圍於金屬壁16之導體底板200上，鄰接於半導體元件24，配置形成有輸入整合電路17之輸入電路基板26及形成有輸出整合電路18之輸出電路基板28的工程、連接輸入整合電路17與輸入帶狀線19a之工程、連接輸出整合電路18與輸出帶狀線19b之工程、連接半導體裝置24、和輸入整合電路17及輸出整合電路18的工程亦可。
封裝之製作方法係更具有於金屬壁16上，形成金屬密封環14a之工程、和於金屬密封環14a上，形成金屬蓋10之工程亦可。
(導引構造)
圖7係顯示輸出端子21b附近之導引構造之擴大之模式性平面圖案構成。又，圖8係顯示沿圖7之V-V線的模式性剖面構造。
如圖7所示，WL1-WL2=2△L1則成立。如前所述，在此，WL1係平面視之，顯示沿金屬壁16之方向之內側導引下層部20i之寬度，WL2係平面視之，顯示沿金屬壁16之方向之外側導引下層部20o之寬度，又，△L1係平面視之，顯示內側導引下層部20i與金屬壁16間之橫方向重疊寬度。又，圖8中，△L2係顯示導引上層部22與金屬壁16間之縱方向重疊寬度。
有關第1之實施形態之封裝1中，外側導引下層部20o及導引上層部22係包圍在金屬壁16，外側導引下層部20o及導引上層部22係在金屬壁16之內側，緊貼於金屬壁16之側面。又，於金屬壁16之貫通孔中，輸入帶狀線19a、輸出帶狀線19b之信號線上面及貫通孔之內壁間，則成為間隙(空氣層)23。為此，回避輸入帶狀線19a、輸出帶狀線19b之阻抗之下降。
比較輸入帶狀線19a、輸出帶狀線19b之信號線之上面，亦包圍於金屬外壁之導引構造(比較例)、和輸入帶 狀線19a、輸出帶狀線19b之信號線之上面與貫通孔之內壁間成為間隙(空氣層)23之關於第1實施形態之封裝1之導引構造。比較例中，例如阻抗之下降為約40%程度。對此，關於第1之實施形態之封裝1中，於貫通孔中，包圍於金屬壁16之部分之輸入帶狀線19a、輸出帶狀線19b之信號線上面及金屬壁16之貫通孔之內壁間，成為間隙(空氣層)23之故，可避免阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
又，關於第1之實施形態之封裝1之構成例中，導引上層部22之厚度W2係與金屬壁16之厚度W1為相同程度，或較W1為大地加以形成亦可。
(半導體元件構造)
圖9(a)係顯示可搭載於關於第1之實施形態之封裝的半導體元件24之模式性平面圖案構成例。圖9(b)係顯示圖9(a)之J部分之擴大圖。又，圖10~圖13係各別顯示可搭載於關於第1之實施形態之封裝的半導體元件24之構成例1~4。圖10~圖13係各別顯示沿圖9(b)之VI-VI線的模式性剖面構成。
於半導體元件24，複數FET單元FET1~FET10係如圖9~圖13所示，具備半絕緣性基板110、和配置於半絕緣性基板110之第1表面，各別具有複數之指狀電極的閘極指狀電極124、源極指狀電極120及汲極指狀電極122、和配置於半絕緣性基板110之第1表面，於每一閘極指 狀電極124、源極指狀電極120及汲極指狀電極122，將複數之指狀電極各別成束形成之複數之閘極端子電極G1、G2、…、G10、複數之源極端子電極S11、S12、S21、S22、…、S101、S102及汲極端子電極D1、D2、…、D10、和配置於源極端子電極S11、S12、S21、S22、…、S101、S102下部之VIA孔SC11、SC12、SC21、SC22、…、SC101、S102、和配置於與半絕緣性基板110之第1表面相反側之第2表面，對於源極端子電極S11、S12、S21、S22、…、S101、S102而言，隔著VIA孔SC11、SC12、SC21、SC22、…、SC101、S102連接之接地電極(省略圖示)。
於閘極端子電極G1、G2、…、G10中，已如圖2所示，連接有打線12，或於汲極端子電極D1、D2、…、D10中，連接有打線14。隔著形成於VIA孔SC11、SC12、SC21、SC22、…、SC101、S102之內壁的阻障金屬層(未圖示)及形成於阻障金屬層上，填充VIA孔之填充金屬層(未圖示)，源極端子電極S11、S12、S21、S22、…、S101、S102係連接於接地電極(未圖示)。
半絕緣性基板110係GaAs基板、SiC基板、GaN基板、SiC基板與形成於其上之GaN磊晶層所成基板、和SiC基板與形成於其上之GaN/AlGaN所成異質接合磊晶層所成基板、藍寶石基板，或鑽石基板之任一者。接著，顯示可搭載於關於第1之實施形態之封裝的半導體元件24之FET單元之構成例。
(構造例1)
半導體元件24之FET單元之構成例1係如圖10所示具備半絕緣性基板11、配置於半絕緣性基板110上之氮化物系化合物半導體層112、和配置於氮化物系化合物半導體層112上之鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118、和配置於鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118上之源極指狀電極(S)120、閘極指狀電極(G)124、及汲極指狀電極(D)122。氮化物系化合物半導體層112與鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118之界面中，形成2次元電子氣體層(2DEG：Two Dimensional Electron Gas)116。圖10所示構成例1中，顯示有高電子移動度電晶體(HEMT：High Electron Mobility Transistor)。
(構造例2)
半導體元件24之FET單元之構成例2係如圖11所示具備半絕緣性基板110、配置於半絕緣性基板110上之氮化物系化合物半導體層112、和配置於氮化物系化合物半導體層112上之源極領域126及汲極領域128、和配置於源極領域126上之源極指狀電極(S)120、配置於氮化物系化合物半導體層112上之閘極指狀電極(G)124、及配置於汲極領域128上之汲極指狀電極(D)122。氮化物系化合物半導體層112與閘極指狀電極(G)124之界面中，形成有肖特基接觸(Schottky Contact)。圖11所示構 成例2中，顯示有金屬-半導體場效電晶體(MESFET：Metal Semiconductor Field Effect Transistor)。
(構造例3)
半導體元件24之FET單元之構成例3係如圖12所示具備半絕緣性基板110、配置於半絕緣性基板110上之氮化物系化合物半導體層112、和配置於氮化物系化合物半導體層112上之鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118、和配置於鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118上之源極指狀電極(S)120及汲極指狀電極(D)122、和配置於鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118上之凹部之閘極指狀電極(G)124。氮化物系化合物半導體層112與鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118之界面中，形成2DEG層116。圖12所示構成例3中，顯示有HEMT。
(構造例4)
半導體元件24之FET單元之構成例4係如圖13所示，具備半絕緣性基板110、配置於半絕緣性基板110上之氮化物系化合物半導體層112、和配置於氮化物系化合物半導體層112上之鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118、和配置於鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118上之源極指狀電極(S)120及汲極指狀電極(D)122、和配置於鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1) 118上之2段凹部之閘極指狀電極124。氮化物系化合物半導體層112與鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118之界面中，形成2DEG層116。圖13所示構成例4中，顯示有HEMT。
構成例1~4係將活性領域以外之氮化物系化合物半導體層112，做為電性不活性之元件分離領域加以使用。在此，活性領域係由源極指狀電極120、閘極指狀電極124及汲極指狀電極122之正下方之2DEG層116、源極指狀電極120與閘極指狀電極124間之2DEG層116、及汲極指狀電極122與閘極指狀電極124間之2DEG層116所成。
做為元件分離領域之其他形成方法，有經由離子植入加以形成到鋁氮化鎵層(Alx Ga1-x N)(0.1≦x≦1)118及氮化物系化合物半導體層112之深度方向之一部分之方法。做為離子種，例如可適用氮(N)、氬(Ar)。又，伴隨離子植入之摻雜量係例如約1×1014 (ions/cm2 )，加速能量係例如約100keV~200keV。
於元件分離領域上及裝置表面上，形成鈍化用之絕緣層(未圖示)。此絕緣層係以經由PECVD(Plasma Enhanced Chemical Vapor Deposition)法堆積之氮化膜、氧化鋁(Al2 O3 )膜、氧化膜(SiO2 )、氧氮化膜(SiON)等所形成。
源極指狀電極120及汲極指狀電極122係例如以Ti/Al加以形成。閘極指狀電極124係例如以Ni/Au加以 形成。
然而，可搭載於關於第1之實施形態之封裝的半導體元件24中，閘極指狀電極124、源極指狀電極120及汲極指狀電極122之長度方向之圖案長係伴隨與微波/米厘波/次米厘波動作頻率的增高，而設定得更短。例如，於米厘波波帶，圖案長係約25μm~50μm。
又，源極指狀電極120之寬度係例如約40μm程度，源極端子電極S11，S12，S21，S22，…，S101，S102之寬度係例如約100μm程度。又，VIA孔SC11，SC12，SC21，SC22，…，SC101，SC102之口徑係例如約10μm~40μm程度。
根據第1之實施形態時，信號線包圍於金屬壁之部分，即在貫通孔內，信號線上面與金屬壁間，係成為間隙(空氣層)。為此，可回避信號線之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之封裝。
根據第1實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝者。
[第2之實施形態]
圖14係顯示說明關於第2之實施形態之封裝的模式性俯視構成。圖14(a)係金屬蓋10、圖14(b)係金屬密封環14a、圖14(c)係金屬壁16、圖14(d)係顯示 具備魚眼加工之魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22。
關於第2之實施形態之封裝1之模式性平面圖案構成係如圖2同樣地加以表示。
關於第2之實施形態之封裝之模式性剖面構成中，沿圖2之I-I線之模式性剖面構造係如圖15所表示，沿圖2之II-II線之模式性剖面構造係如圖16所表示，沿圖2之IV-IV線之模式性剖面構造係如圖17所表示。於圖17中，IV-IV線之延伸方向係以y軸表示，垂直於y軸且垂直於紙面之方向係以x軸表示，又，平行於紙面之方向係以z軸表示。
如圖14~圖17所示，導體底板200係具備魚眼加工部40，導引下層部30則配置於導體底板200之魚眼加工部40上。魚眼加工部40之魚眼加工深度△T係例如約0.1mm~0.5mm之程度。其他之構成係與關於第1之實施形態之封裝1相同之故，省略重覆說明。
根據第2實施形態時，經由使用具備魚眼加工部40之導體底板200，於魚眼加工部40內，配置導引下層部30。為此，可防止導引下層部30與導引上層部22所成凸狀導引25、和金屬壁16之位置偏移。
(半導體元件構造)
可搭載於關於第2之實施形態之封裝之半導體元件 24之模式性平面圖案構成例係與圖9(a)及圖9(b)同樣地加以表示。又，可搭載於關於第2之實施形態之封裝之半導體元件24之構成例，亦各別與圖10~圖13同樣地加以表示。
然而，可搭載於關於以下第3~第12之實施形態之封裝之半導體裝置24之模式性平面圖案構成例，係亦與圖9(a)及圖9(b)同樣地加以表示。又，可搭載於關於第3~第12之實施形態之封裝之半導體裝置24之構成例，亦各別與圖10~圖13同樣地加以表示。因此，省略重覆說明。
(高頻波用端子構造)
根據關於第2之實施形態之高頻波用端子構造時，包圍於金屬壁16之部分，即於貫通孔中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第2之實施形態之封裝之製作方法係如圖14所示，具有於導體底板200，形成魚眼加工部40之工程。在此，魚眼加工部40係例如對於導體底板200而言，實施乾蝕刻或濕蝕刻而形成。或，於導體底板200之形成工 程中，預先形成魚眼加工部40亦可。
因此，關於第2之實施形態之封裝之製作方法中，形成導引下層部30之工程，係具有於導體底板200之魚眼加工部40上，配置導引下層部30之工程。其他之工程係與關於第1之實施形態之封裝之製作方法相同之故，省略重覆說明。
根據第2之實施形態時，包圍於金屬壁之部分，即在貫通孔內，信號線上面與貫通孔之內壁間，成為間隙(空氣層)之故，可避免帶狀線之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之封裝。
根據第2實施形態時，經由使用具備魚眼加工部之導體底板，可防止凸狀導引與金屬壁之位置偏移，可提供氣密性高之封裝。
根據第2實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第3之實施形態] (封裝構造)
圖18係顯示關於第3之實施形態之封裝的模式性俯視構成。圖18(a)係金屬蓋10、圖18(b)係金屬密封環14a、圖18(c)係金屬壁16、圖18(d)係顯示導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22。
關於第3之實施形態之封裝係如圖18所示，具備金屬蓋10、和金屬密封環14a、和金屬壁16、和導體底板200、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a及輸出帶狀線19b。導引下層部20係具有內側導引下層部20i和外側導引下層部20o。封裝係更具備配置於內側導引下層部20i上之導引上層部22。
如圖18(d)所示，配置於金屬壁16之內側之內側導引下層部20i和導引上層部22之寬度WL1係較金屬壁16之貫通孔34之寬度為寬。又，內側導引下層部20i之寬度WL1係較外側導引下層部20o之寬度WL3為寬，是為WL1-WL3=2△L3。內側導引下層部20i之寬度WL1較金屬壁16之貫通孔34之寬度為寬之故，內側導引下層部20i與導引上層部22係可接觸於金屬壁16之側面，而獲得氣密性。
構成內側導引下層部20i與配置於內側導引下層部20i上之導引上層部22的層積部之厚度，係較貫通孔34之高度為大。因此，內側導引下層部20i與導引上層部22之層積部之剖面係較貫通孔34為大。內側導引下層部20i與導引上層部22係為阻塞貫通孔34之開口端，在金屬壁16之內側，緊密於金屬壁16之側面，形成氣密之導引部。
又，於貫通孔34內，於輸入帶狀線19a與貫通孔之內壁間，具備間隙。輸入帶狀線19a之上面與貫通孔之內 壁間，配置間隙(空氣層)23之故，可回避帶狀線阻抗之下降。
又，如圖20所示，於貫通孔34內，於輸出帶狀線19b與貫通孔之內壁間，具備間隙。輸出帶狀線19b之上面與貫通孔之內壁間，配置間隙(空氣層)23之故，可回避帶狀線阻抗之下降。
在此，外側導引下層部20o之寬度WL3係較第1實施形態之外側導引下層部20o之寬度WL2更小。即，經由成為WL3<WL2而設定外側導引下層部20o之寬度WL3，於金屬壁16(貫通孔34之側壁)與外側導引下層部20o之間，具有間隙。
於金屬壁16與外側導引下層部20o之間，有如此間隙之故，外側導引下層部20o不接觸於金屬壁16之貫通孔34之側面。為此，可保持高的外側導引下層部20o上之輸入帶狀線19a之阻抗。又，來自金屬壁16之應力，外側導引下層部20o不曾接受之故，可減低於外側導引下層部20o產生應力龜裂之可能性。
其他之構成係與關於第1之實施形態相同之故，省略重覆說明。
(平面圖案構成)
圖19係顯示關於第3之實施形態之封裝1的模式性平面圖案構成。又，沿圖19之I-I線的模式性剖面構造，係與圖3相同地表示。
圖20係顯示沿圖19之II-II線的模式性剖面構造。圖19之III-III線的模式性剖面構造，係與圖5相同地表示。又，沿圖19之IV-IV線的模式性剖面構造，係與圖6相同地表示。於圖19中，I-I線之延伸方向以y軸表示，垂直於y軸且平行於紙面之方向以x軸表示，又，垂直於紙面之方向以z軸表示。
關於第3之實施形態之封裝係如圖18~圖21所示，具備導體底板200、和配置於導體底板200上之金屬壁16、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線(配線圖案)19a、輸出帶狀線(配線圖案)19b、和配置於導引下層部20上之一部分及輸入帶狀線19a、輸出帶狀線19b上之一部分的導引上層部22、和配置於輸入帶狀線19a、輸出帶狀線19b上之端子21a、21b。金屬壁16之輸入側與輸出側中，各別設置貫通孔34。在此，導引下層部20之一部分之寬度較貫通孔34之寬度為大，導引下層部20係貼緊於金屬壁16之側面。又，導引上層部22之寬度較貫通孔34之寬度為大，導引上層部22係貼緊於金屬壁16之側面。又，於貫通孔34內，在輸入帶狀線19a、輸出帶狀線19b與貫通孔34之內壁面，設置間隙(空氣層)23。
又，導引上層部22及內側導引下層部20i之各別寬度較貫通孔34之寬度為大，導引上層部22及導引下層部20i係貼緊於金屬壁16之內側。
又，半導體元件24係配置於導體底板200上，或經 由配置於導體底板200上之金屬壁16所包圍。
又，如圖19及圖21所示，端子21a、21b係配置於貫通孔34之外。
關於第3之實施形態之封裝1中，導引下層部20o之側壁與貫通孔34之內壁間，設置間隙(空氣層)23。即，如圖20所示，關於第3之實施形態之封裝1中，外側導引下層部20o係不接觸金屬壁16之貫通孔34，於導引下層部20o之側壁與金屬壁16之貫通孔34之內壁間，設置間隙(空氣層)23。
如圖20所示，金屬壁16與導引上層部22之縱方向重疊寬度係以△L2表示。又，金屬壁16與內側導引下層部20i之橫方向重疊寬度係具有較以△L3為小之特定值。
導引上層部22係於金屬壁16之側壁，例如經由銀硬銲加以貼緊。貼緊部分之尺寸係例如約0.5mm寬度之程度。同樣地，內側導引下層部20i與金屬壁16之接觸面，亦例如經由銀硬銲加以貼緊。
如圖20所示，外側導引下層部20o則於貫通孔，不接觸金屬壁16，貫通金屬壁16。導引下層部20之底面係接觸於導體底板200，內側導引下層部20i之側面則與金屬壁16接觸。
其他之構成係與關於第1之實施形態相同之故，省略重覆說明。
(高頻波用端子構造)
根據關於第3實施形態之高頻波用端子構造時，於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔34之內壁面之間，成為間隙(空氣層)23之故，可避免帶狀線阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第3之實施形態之封裝之製作方法係與關於第1之實施形態之封裝之製作方法相同之故，省略重覆說明。
(導引構造)
圖21係顯示關於第3之實施形態之封裝1之輸出端子附近之導引構造之擴大模式性平面圖案構成。又，沿圖21之V-V線的模式性剖面構造，係與圖8相同地表示。
如圖21所示，WL1-WL3=2△L3則成立。如前所述，在此，WL1係平面視之，顯示沿金屬壁16之方向之內側導引下層部20i之寬度，WL3係平面視之，顯示沿金屬壁16之方向之外側導引下層部20o之寬度。又，內側導引下層部20i與金屬壁16間之橫方向重疊寬度係於金屬壁16與外側導引下層部20o之間，存在空隙之故，具有較△L3為小之特定值。
於關於第3之實施形態之封裝1中，外側導引下層部 20o不接觸於金屬壁16，包圍於金屬壁16，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，則成為間隙(空氣層)23。為此，可回避帶狀線阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
又，關於第3之實施形態之封裝1之構成例中，導引上層部22之厚度W2係與金屬壁16之厚度W1為相同程度，或較W1為大地加以形成亦可。
根據第3實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第4之實施形態]
圖22係顯示說明關於第4之實施形態之封裝的模式性俯視構成。圖22(a)係顯示金屬蓋10，圖22(b)係顯示金屬密封環14a，圖22(c)係顯示金屬壁16。圖22(d)係顯示具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。
關於第4之實施形態之封裝1之模式性平面圖案構成係如圖19同樣地加以表示。
圖23係顯示相當於沿圖19之II-II線之模式性剖面構造之關於第4之實施形態之封裝之模式性剖面構成。
如圖22~圖23所示，導體底板200係具備魚眼加工 部40，導引下層部30則配置於導體底板200之魚眼加工部40上。導引下層部30係具有外側導引下層部30o和內側導引下層部30i。
於外側導引下層部30o之側壁與貫通孔34之內壁間，設置間隙(空氣層)23。即，如圖23所示，外側導引下層部30o則不接觸金屬壁16之貫通孔34，於金屬壁16之貫通孔34間，具有間隙(空氣層)23。其他之構成係與關於第3之實施形態之封裝相同之故，省略重覆說明。
根據第4實施形態時，經由使用具備魚眼加工部40之導體底板200，於魚眼加工部40內，可配置導引下層部30之故，可防止導引下層部30及導引上層部22所成凸狀導引25、與金屬壁16之位置偏移。
又，根據第4實施形態時，經由形成於金屬壁16與外側導引下層部20o之間之間隙，外側導引下層部20o不接觸於貫通孔34之側面。為此，可保持高的外側導引下層部20o上之輸入帶狀線19a之阻抗。又，來自金屬壁16之應力，外側導引下層部20o不曾接受之故，可減低於外側導引下層部20o產生應力龜裂之可能性。
(高頻波用端子構造)
根據關於第4之實施形態之高頻波用端子構造時，包圍於金屬壁16之部分，即於貫通孔34內，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層)23之故，可避免輸入帶狀線19a、輸出 帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第4之實施形態之封裝之製作方法係與關於第2之實施形態之封裝之製作方法相同之故，省略重覆說明。
根據第4之實施形態時，包圍於金屬壁之部分，即在貫通孔中，信號線上面與貫通孔之內壁間，成為間隙(空氣層)之故，可避免信號線之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之封裝。
根據第4實施形態時，經由使用具備魚眼加工部之導體底板，可防止凸狀導引與金屬壁之位置偏移，可提高氣密性高之封裝。
根據第4實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第5之實施形態] (封裝構造)
圖24係顯示說明關於第5之實施形態之封裝的模式性俯視構成。圖24(a)係顯示金屬蓋10，圖24(b)係顯示金屬密封環14a，圖24(c)係顯示金屬壁16。圖24(d)係顯示導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b及導引上層部 22。
關於第5之實施形態之封裝係如圖24所示，具備金屬蓋10、和金屬密封環14a、和金屬壁16、和導體底板200、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a及輸出帶狀線19b。導引下層部20係具有內側導引下層部20i和外側導引下層部20o。封裝係更具備配置於內側導引下層部20i上之導引上層部22。
如圖24(d)所示，配置於金屬壁16之內側之內側導引下層部20i和導引上層部22之寬度WL1係較金屬壁16之貫通孔34之寬度為寬。又，內側導引下層部20i之寬度WL1係較外側導引下層部20o之寬度WL2為寬，是為WL1-WL2=2△L1。內側導引下層部20i之寬度WL1較金屬壁16之貫通孔34之寬度為寬之故，可使內側導引下層部20i與導引上層部22接觸於金屬壁16之側面，獲得氣密性。
構成內側導引下層部20i與配置於內側導引下層部20i上之導引上層部22的層積部之厚度，係較貫通孔34之高度為大。因此，內側導引下層部20i與導引上層部22之層積部之剖面係較貫通孔34為大。內側導引下層部20i與導引上層部22係為阻塞貫通孔34之開口端，在金屬壁16之側面，於此例中貼緊於內側面，形成氣密之導引部。
又，如圖26及圖29所示，於貫通孔34內，於輸入 帶狀線19a與金屬壁16間，具備間隙。於輸入帶狀線19a之上面與金屬壁16間，配置間隙(空氣層)23之故，可避免輸入帶狀線19a阻抗之下降。
又，如圖26、圖27及圖29所示，於貫通孔34內，於輸出帶狀線19b與金屬壁16間，具備間隙。於輸出帶狀線19b之上面與金屬壁16間，配置間隙(空氣層)23之故，可避免輸出帶狀線19b阻抗之下降。
(平面圖案構成)
圖25係顯示關於第5之實施形態之封裝1的模式性平面圖案構成。又，圖26係顯示沿圖25之I-I線的模式性剖面構造。於圖25中，I-I線之延伸方向以y軸表示，垂直於y軸且平行於紙面之方向以x軸表示，又，垂直於紙面之方向以z軸表示。
又，圖27係顯示沿圖25之II-II線的模式性剖面構造。圖28係顯示沿圖25之III-III線的模式性剖面構造。又，圖29係顯示沿圖25之IV-IV線的模式性剖面構造。
關於第5之實施形態之封裝係如圖24~圖29所示，具備導體底板200、和配置於導體底板200上之金屬壁16、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、和配置於導引下層部20之一部分及輸入帶狀線19a、輸出帶狀線19b上之一部分的導引上層部22、和配置於輸入 帶狀線19a、輸出帶狀線19b上之端子21a、21b。金屬壁16係於輸入側與輸出側，各別設置貫通孔34。在此，導引下層部20之一部分之寬度較貫通孔34之寬度為大，導引下層部20係在金屬壁16之內側，貼緊於金屬壁16之側面。又，導引上層部22之寬度較貫通孔34之寬度為大，導引上層部22係在金屬壁16之內側，貼緊於金屬壁16之側面。又，在輸出帶狀線19a、輸出帶狀線19b與貫通孔34之內壁間，設置間隙(空氣層)23。
又，導引上層部22及內側導引下層部20i係緊貼於金屬壁16之內側。
又，半導體元件24係配置於導體底板200上，或包圍在配置於導體底板200上之金屬壁16。
又，如圖24~圖27所示，端子21a、21b係各別之一端，則配置於貫通孔34內。
如圖26、圖27及圖29所示，關於第5之實施形態之封裝1中，於貫通孔34，使外側導引下層部20o包圍在金屬壁16。
如圖26、圖27及圖29所示，金屬壁16與導引上層部22之縱方向重疊寬度係以△L2表示。又，如圖24、圖25及圖27所示，金屬壁16與內側導引下層部20i之橫方向重疊寬度係以△L1表示。
導引上層部22係於金屬壁16之側壁，例如經由銀硬銲加以貼緊。貼緊部分之尺寸係例如約0.5mm寬度之程度。同樣地，內側導引下層部20i、內側導引下層部20o 與金屬壁16之接觸面，亦例如經由銀硬銲加以貼緊。
如圖24~圖27所示，外側導引下層部20o則於貫通孔，貫通金屬壁16。導引下層部20之底面係接觸於導體底板200，內側導引下層部20i、外側導引下層部20o之側面則與金屬壁16接觸。
又，關於第5之實施形態之封裝1係具備於金屬壁16之輸入側，配置於導引下層部20上之輸入帶狀線19a、和於金屬壁16之輸出側，配置於導引下層部20上之輸出帶狀線19b。
關於第5實施形態之封裝係如圖25~圖26所示具備連接於輸入帶狀線19a之RF輸入端子21a、和連接於輸出帶狀線19b之RF輸出端子21b。RF輸入端子21a及RF輸出端子21b係各別配置於設在金屬壁16之輸入部及輸出部的貫通孔34內。
又，導引上層部22係配置於金屬壁16之內側，如上所述，於金屬壁16之內壁，貼緊於金屬壁16之側面。
又，如圖26及圖27所示，於貫通孔34中，於輸入帶狀線19a之上面與金屬壁16間，配置間隙(空氣層)23之故，可避免輸入帶狀線19a阻抗之下降。
又，如圖26、圖27及圖29所示，於貫通孔34中，於輸出帶狀線19b之上面與金屬壁16間，配置間隙(空氣層)23之故，可避免輸出帶狀線19b阻抗之下降。
又，關於第5實施形態之封裝1中，導引下層部20係具備配置於金屬壁16之內側之內側導引下層部20i、和 配置於金屬壁16之貫通孔34內側之外側導引下層部20o。如前所述，於平面視之，沿金屬壁16之方向之內側導引下層部20i之寬度WL1係較外側導引下層部20o之寬度WL2為寬。
又，關於第5實施形態之封裝1係包圍在金屬壁16之導體底板200上，鄰接於半導體元件24，配置輸入電路基板26及輸出電路基板28。於輸入電路基板26上，配置輸入整合電路17，或於輸出電路基板28上，配置輸出整合電路18。半導體元件24與輸入整合電路17及輸出整合電路18係以打線12、14加以連接。又，輸入帶狀線19a與輸入整合電路17則以打線11加以連接，輸出帶狀線19b與輸出整合電路18則以打線15加以連接。然而，此等要素對於半導體裝置為必要的，但做為封裝1而言，並非必需。
(高頻波用端子構造)
根據關於第5之實施形態之高頻波用端子構造時，包圍於金屬壁16之部分，即於貫通孔中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第5之實施形態之封裝之製作方法係與關於第1之實施形態之封裝之製作方法相同之故，省略重覆說明。
(導引構造)
圖30係顯示關於第5之實施形態之封裝1之輸出端子附近之導引構造之擴大模式性平面圖案構成。又，圖31係顯示沿圖30之V-V線的模式性剖面構造。
如圖30所示，WL1-WL2=2△L1則成立。在此，WL1係平面視之，顯示沿金屬壁16之方向之內側導引下層部20i之寬度，WL2係平面視之，顯示沿金屬壁16之方向之外側導引下層部20o之寬度，又，△L1係平面視之，顯示內側導引下層部20i與金屬壁16間之橫方向重疊寬度。又，圖8中，△L2係顯示導引上層部22、和金屬壁16間之縱方向重疊寬度。
關於第5之實施形態之封裝1中，於貫通孔，輸入帶狀線19a、輸出帶狀線19b之信號線上面係成為空氣層23。為此，回避輸入帶狀線19a、輸出帶狀線19b之阻抗之下降。
關於第5之實施形態之封裝1中，於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁之間，成為間隙(空氣層)23之故，可避免阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
關於第5實施形態之封裝中，如圖25~圖31所示， 具備連接於輸入帶狀線19a之RF輸入端子21a、和連接於輸出帶狀線19b之RF輸出端子21b。RF輸入端子21a及RF輸出端子21b係各別配置於設在金屬壁16之輸入部及輸出側的貫通孔34內。為此，將圖25之y軸方向之封裝尺寸與第1實施形態比較，可較為短，又y軸方向之導體底板200之尺寸亦可變短。為此，關於第5之實施形態之封裝中，可減低封裝之占有面積，賦予輕量化、低成本化。
根據第5實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第6之實施形態]
圖32係顯示說明關於第6之實施形態之封裝的模式性俯視構成。圖32(a)係顯示金屬蓋10，圖32(b)係顯示金屬密封環14a，圖32(c)係顯示金屬壁16。圖32(d)係顯示具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。
關於第6之實施形態之封裝1之模式性平面圖案構成係如圖25同樣地加以表示。
圖33係顯示相當於沿圖25之I-I線之模式性剖面構造之關於第6之實施形態之封裝之模式性剖面構成。圖34係顯示相當於沿圖25之II-II線的模式性剖面構造之 模式性剖面構造。圖35係顯示相當於沿圖25之IV-IV線的模式性剖面構造之模式性剖面構造。於圖35中，IV-IV線之延伸方向係以y軸表示，垂直於y軸且垂直於紙面之方向係以x軸表示，又，平行於紙面之方向係以z軸表示。
關於第6實施形態之封裝1中，如圖32~圖35所示，導體底板200係具備魚眼加工部40，具有內側導引下層部30i與外側導引下層部30o之導引下層部30則配置於導體底板200之魚眼加工部40上。魚眼加工部40之魚眼加工深度△T係例如約0.1mm~0.5mm之程度。其他之構成係與關於第5之實施形態之封裝相同之故，省略重覆說明。
根據第6實施形態時，經由使用具備魚眼加工部40之導體底板200，於魚眼加工部40內，配置導引下層部30。為此，可防止導引下層部30與導引上層部22所成凸狀導引25、和金屬壁16之位置偏移。
又，關於第6實施形態之封裝中，如圖32~圖35所示，具備連接於輸入帶狀線19a之RF輸入端子21a、和連接於輸出帶狀線19b之RF輸出端子21b。RF輸入端子21a及RF輸出端子21b係配置於設在金屬壁16之輸入部及輸出部的各別之貫通孔34內。為此，將圖25之y軸方向之封裝尺寸與第1實施形態比較，可較為短，又y軸方向之導體底板200之尺寸亦可變短。為此，關於第6之實施形態之封裝中，可減低封裝之占有面積，賦予輕量化、 低成本化。其他之構成係與關於第2之實施形態之封裝相同之故，省略重覆說明。
(高頻波用端子構造)
根據關於第6之實施形態之高頻波用端子構造時，包圍於金屬壁16之部分，即於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面及貫通孔34之內壁間，成為間隙(空氣層)23。為此，回避輸入帶狀線19a、輸出帶狀線19b之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第6之實施形態之封裝之製作方法係與關於第2之實施形態之封裝之製作方法相同之故，省略重覆說明。
根據第6之實施形態時，包圍於金屬壁之部分貫通孔中，於信號線上面與貫通孔之內壁間，成為間隙(空氣層)之故，可避免信號線之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之封裝。
根據第6實施形態時，經由使用具備魚眼加工部之導體底板，可防止凸狀導引與金屬壁之位置偏移，可提高氣密性高之封裝。
又，根據關於第6實施形態之封裝時，RF輸入端子及RF輸出端子係配置於設在金屬壁之輸入部及輸出部之各別之貫通孔內之故，可使y軸方向之導體底板之尺寸變 短。為此，可減低封裝之占有面積，賦予輕量化、低成本化。
然而，關於第5及第6實施形態之封裝及該高頻波用端子構造中，與第3實施形態或第4實施形態同樣地，外側導引下層部20o則適用不接觸於金屬壁16之構成亦可。
外側導引下層部20o之側面不接觸於貫通孔34之側面之故，可保持高的外側導引下層部20o上之輸入帶狀線19a、輸出帶狀線19b之阻抗。又，來自金屬壁16之應力，外側導引下層部20o不曾接受之故，可減低於外側導引下層部20o產生應力龜裂之可能性。
根據第6實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第7之實施形態]
圖36係顯示關於第7之實施形態之封裝的模式性俯視構成。圖36(a)係顯示金屬蓋10，圖36(b)係顯示金屬密封環14a，圖36(c)係顯示金屬壁16。圖36(d)係顯示導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。
圖37係顯示關於第7之實施形態之封裝1的模式性平面圖案構成。又，沿圖37之I-I線的模式性剖面構造，係與圖26相同地表示。
又，沿圖37之II-II線的模式性剖面構造，係與圖20相同地表示，沿圖37之III-III線的模式性剖面構造，係與圖28相同地表示。又，沿圖37之IV-IV線的模式性剖面構造，係與圖29相同地表示。於圖37中，I-I線之延伸方向以y軸表示，垂直於y軸且平行於紙面之方向以x軸表示，又，垂直於紙面之方向以z軸表示。
圖38係顯示關於第7之實施形態之封裝1之輸出端子附近之導引構造之擴大模式性平面圖案構成。又，沿圖38之V-V線的模式性剖面構造，係與圖31相同地表示。
如圖38所示，WL1-WL3=2△L3則成立。在此，WL1係平面視之，顯示沿金屬壁16之方向之內側導引下層部20i之寬度，WL3係平面視之，顯示沿金屬壁16之方向之外側導引下層部20o之寬度。又，內側導引下層部20i與金屬壁16間之橫方向重疊寬度係於金屬壁16與外側導引下層部20o之間，存在空隙之故，具有較△L3為小之特定值。又，圖38中，△L2係顯示導引上層部22、和金屬壁16間之縱方向重疊寬度。
關於第7之實施形態之封裝係如圖36~圖38所示，具備導體底板200、和配置於導體底板200上之金屬壁16、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、和配置於導引下層部20上之一部分及輸入帶狀線19a、輸出帶狀線19b上之一部分的導引上層部22、和配置於輸入帶狀線19a、輸出帶狀線19b上之端子21a、21b。金屬 壁16係於輸入側與輸出側，各別設置貫通孔34。導引下層部20係具有內側導引下層部20i和外側導引下層部20o。在此，導引下層部20之一部分較貫通孔34為大，導引下層部20係貼緊於金屬壁16之側面。又，導引上層部22較貫通孔34為大，導引上層部22係貼緊於金屬壁16之側面。又，在輸出帶狀線19a、輸出帶狀線19b與貫通孔34之內壁間，設置空氣層23。
又，關於第7實施形態之封裝1中，導引上層部22及內側導引下層部20i係緊貼於金屬壁16之內側。
又，半導體元件24係配置於導體底板200上，或包圍在配置於導體底板200上之金屬壁16。
又，如圖36~圖38所示，端子21a、21b之一端，係配置於貫通孔34內。
又，關於第7之實施形態之封裝1中，外側導引下層部20o之側壁與貫通孔34之內壁間，設置間隙(空氣層)23。即，與如圖20所示第3之實施形態相同地，關於第7實施形態之封裝1中，外側導引下層部20o係不接觸金屬壁16之貫通孔34，與金屬壁16之貫通孔34間，具有空氣層23。
(高頻波用端子構造)
根據關於第7之實施形態之高頻波用端子構造時，包圍於金屬壁16之部分，即於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔34之內壁間 ，成為間隙(空氣層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第7之實施形態之封裝之製作方法係與關於第1之實施形態之封裝之製作方法相同之故，省略重覆說明。
關於第7之實施形態之封裝1中，於貫通孔中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間係成為間隙(空氣層)23。為此，可回避信號線之阻抗之下降。
關於第7之實施形態之封裝1中，包圍於金屬壁16之部分，即於貫通孔34內，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
根據第7實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第8之實施形態]
圖39係顯示說明關於第8之實施形態之封裝的模式性俯視構成。圖39(a)係顯示金屬蓋10，圖39(b)係 顯示金屬密封環14a，圖39(c)係顯示金屬壁16。圖39(d)係顯示具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。
關於第8之實施形態之封裝1之平面圖案構成係如圖37同樣地加以表示。又，沿圖37之I-I線的模式性剖面構造，係與圖33相同地表示。
又，沿圖37之II-II線的模式性剖面構造，係與圖23相同地表示，沿圖37之III-III線的模式性剖面構造，係與圖28相同地表示。又，沿圖37之IV-IV線的模式性剖面構造，係與圖35相同地表示。
關於第8實施形態之封裝1中，如圖39所示，導體底板200係具備魚眼加工部40，導引下層部30則配置於導體底板200之魚眼加工部40上。
關於第8之實施形態之封裝1中，導引下層部30o之側壁與貫通孔34之內壁間，設置間隙(空氣層)23。即，與如圖23所示第4之實施形態相同地，關於第8實施形態之封裝1中，外側導引下層部30o係不接觸貫通孔34之內壁，與34之內壁間，具有間隙(空氣層)23。其他之構成係與關於第7之實施形態之封裝相同之故，省略重覆說明。
(高頻波用端子構造)
根據關於第8之實施形態之高頻波用端子構造時，包 圍於金屬壁16之部分，即於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第8之實施形態之封裝之製作方法係與關於第2之實施形態之封裝之製作方法相同之故，省略重覆說明。
根據第8之實施形態時，包圍於金屬壁之部分，即在貫通孔34中，信號線上面與貫通孔之內壁間，成為間隙(空氣層)之故，可避免信號線之阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之封裝。
根據第8實施形態時，經由使用具備魚眼加工部之導體底板，可防止凸狀導引與金屬壁之位置偏移，可提供氣密性高之封裝。
又，根據關於第8實施形態之封裝時，RF輸入端子及RF輸出端子係配置於設在金屬壁之輸入側及輸出側之各別之貫通孔內。為此，可使y軸方向之導體底板之尺寸變短。又，可減低封裝之占有面積，賦予輕量化、低成本化。
於貫通孔中，經由形成於外側導引下層部20o和貫通孔之內壁間之間隙，外側導引下層部20o不接觸於貫通孔 34之側面之故，可保持高的外側導引下層部20o上之輸入帶狀線19a、輸出帶狀線19b之阻抗。又，來自金屬壁16之應力，外側導引下層部20o不曾接受之故，可減低於外側導引下層部20o產生應力龜裂之可能性。
根據第8實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第9之實施形態] (封裝構造)
圖40係顯示說明關於第9之實施形態之封裝的模式性俯視構成。圖40(a)係顯示金屬蓋10，圖40(b)係顯示金屬密封環14a，圖40(c)係顯示金屬壁16。圖40(d)係顯示導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。導引下層部20係具有內側導引下層部20i和外側導引下層部20o。
關於第9之實施形態之封裝係如圖40所示，具備金屬蓋10、和金屬密封環14a、和金屬壁16、和導體底板200、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a及輸出帶狀線19b、和配置於外側導引下層部20o上之導引上層部22。
如圖40(d)所示，配置於金屬壁16之外側之外側導引下層部20o和導引上層部22之寬度WL2係較金屬壁 16之貫通孔34之寬度為寬。又，外側導引下層部20o之寬度WL2係較內側導引下層部20i之寬度WL1為寬，是為WL2-WL1=2△L1。外側導引下層部20o之寬度WL2較金屬壁16之貫通孔34之寬度為寬之故，外側導引下層部20o與導引上層部22係在金屬壁16之外側，可接觸於金屬壁16之側面，而獲得氣密性。
構成外側導引下層部20o與配置於外側導引下層部20o之導引上層部22的層積部之厚度，係較貫通孔34之高度為大。因此，外側導引下層部20o與導引上層部22之層積部之剖面係較貫通孔34為大。外側導引下層部20o與導引上層部22係為阻塞貫通孔34之開口端，在金屬壁16之側面，於此例中貼緊於外側面，形成氣密之導引部。
又，如圖42、圖43及圖45所示，貫通孔34中，於輸入帶狀線19a與金屬壁16間，具備間隙。於輸入帶狀線19a之上面與金屬壁16間，配置間隙(空氣層、或半導體裝置中，填充於封裝內之不活性氣體之層)23之故，可避免輸入帶狀線19a阻抗之下降。
又，如圖42及圖45所示，於貫通孔中，於輸出帶狀線19b與金屬壁16間，具備間隙。輸出帶狀線19b之上面，係於與金屬壁16之間，配置間隙(空氣層、或半導體裝置中，填充於封裝內之不活性氣體之層)23之故，可避免輸出帶狀線19b阻抗之下降。
輸入帶狀線19a及輸出帶狀線19b係經由鎢、鍍金、 銅箔等之配線圖案加以形成。配線圖案係配置於導引下層部20上，配線圖案及導引下層部20係貫通金屬壁16。輸入帶狀線19a及輸出帶狀線19b之寬度與厚度係考量耐電力量與導引下層部20之介電率及期望之特性阻抗之值加以決定。
(平面圖案構成)
圖41係顯示關於第9之實施形態之封裝1的模式性平面圖案構成。又，圖42係顯示沿圖41之I-I線的模式性剖面構造。又，圖43係顯示沿圖41之II-II線的模式性剖面構造。圖44係顯示沿圖41之III-III線的模式性剖面構造。又，圖45係顯示沿圖41之IV-IV線的模式性剖面構造。於圖41中，I-I線之延伸方向以y軸表示，垂直於y軸且平行於紙面之方向以x軸表示，又，垂直於紙面之方向以z軸表示。
關於第9之實施形態之封裝係如圖40~圖45所示，具備導體底板200、和配置於導體底板200上之金屬壁16、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、和配置於導引下層部20上之一部分及輸入帶狀線19a、輸出帶狀線19b上之一部分的導引上層部22、和配置於輸入帶狀線19a、輸出帶狀線19b上之端子21a、21b。金屬壁16係於輸出入側與輸出側，各別設置貫通孔34。在此，導引下層部20之一部分較貫通孔34之寬度為大，導引 下層部20係在金屬壁16之外側，貼緊於金屬壁16之側面。又，導引上層部22較貫通孔34之寬度為大，導引上層部22係在金屬壁16之外側，貼緊於金屬壁16之側面。又，在輸入帶狀線19a、輸出帶狀線19b與貫通孔34之內壁間，設置間隙(空氣層、於半導體裝置中係非活性氣體之層)23。
又，導引上層部22及外側導引下層部20o係緊貼於金屬壁16之外側。
又，半導體元件24係配置於導體底板200上，或包圍在配置於導體底板200上之金屬壁16。
又，如圖41、圖42、圖46及圖47所示，端子21a、21b係配置於貫通孔34之外。
關於第9實施形態之封裝1係如圖40~圖45所示，導引上層部22則配置於金屬壁16之外側，於金屬壁16之外壁，貼緊於金屬壁16之側壁。
如圖40~圖45所示，關於第9之實施形態之封裝1中，使內側導引下層部20i包圍在金屬壁16，即內側導引下層部20i則位於貫通孔34內。
如圖40~圖45所示，金屬壁16與導引上層部22之縱方向重疊寬度係以△L2表示。又，如圖40~圖45所示，金屬壁16與外側導引下層部20o之橫方向重疊寬度係以△L1表示。
導引上層部22係於金屬壁16之側壁，例如經由銀硬銲加以貼緊。貼緊部分之尺寸係例如約0.5mm寬度之程 度。同樣地，內側導引下層部20i、外側導引下層部20o與金屬壁16之接觸面，亦例如經由銀硬銲加以貼緊。
如圖40~圖45所示，內側導引下層部20i則貫通金屬壁16。導引下層部20之底面係接觸於導體底板200，導引下層部20之側面則與金屬壁16接觸。
又，關於第9之實施形態之封裝1係具備於金屬壁16之輸入側，配置於導引下層部20上之輸入帶狀線19a、和於金屬壁16之輸出側，配置於導引下層部20上之輸出帶狀線19b。
又，導引上層部22係配置於金屬壁16之外側，如上所述，於金屬壁16之外壁，貼緊於金屬壁16之外側。
又，如圖42及圖45所示，於貫通孔34，於輸入帶狀線19a與金屬壁16間，具備間隙。於輸入帶狀線19a之上面與貫通孔34之內壁間，配置間隙(空氣層、半導體裝置中係非活性氣體層)23之故，可避免輸入帶狀線19a阻抗之下降。
又，如圖42、圖43及圖45所示，於貫通孔34，於輸出帶狀線19b與金屬壁16間，具備間隙。輸出帶狀線19b之上面係與金屬壁16間，配置間隙(空氣層、半導體裝置中係非活性氣體層)23之故，可避免輸出帶狀線19b阻抗之下降。
又，關於第9實施形態之封裝1中，導引下層部20係具備配置於金屬壁16之內側及貫通孔34內之內側導引下層部20i、和配置於金屬壁16之外側之外側導引下層部 20o。於平面視之，沿金屬壁16之方向之內側導引下層部20i之寬度WL1係較外側導引下層部20o之寬度WL2為窄。
又，關於第9實施形態之封裝1係包圍在金屬壁16之導體底板200上，鄰接於半導體元件24，配置輸入電路基板26及輸出電路基板28。於輸入電路基板26上，配置輸入整合電路17，輸出電路基板28上，配置輸出整合電路18。半導體元件24與輸入整合電路17及輸出整合電路18係以打線12、14加以連接。又，輸入帶狀線19a與輸入整合電路17間則以打線11加以連接，輸出帶狀線19b與輸出整合電路18間則以打線15加以連接。然而，此等要素對於半導體裝置為必要的，但做為封裝1而言，並非必需。
又，關於第9實施形態之封裝1中，具備配置於金屬壁16上之金屬密封環14a、和配置於金屬密封環14a上之金屬蓋10亦可。
(高頻波用端子構造)
根據關於第9之實施形態之封裝時，包圍於金屬壁16之部分，即於貫通孔34內，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔34之內壁間，成為間隙(空氣層、半導體裝置中係非活性氣體層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高 頻波用端子構造。
(封裝之製作方法)
關於第9之實施形態之封裝之製作方法係與關於第1之實施形態之封裝之製作方法相同之故，省略重覆說明。
(導引構造)
關於第9之實施形態之封裝1之輸出端子附近之導引構造之擴大模式性平面圖案構成係如圖46所示加以表示。又，沿圖46之V-V線的模式性剖面構造，係如圖47所示表示。
如圖46所示，WL2-WL1=2△L1則成立。在此，WL2係平面視之，顯示沿金屬壁16之方向之外側導引下層部20o之寬度，WL1係平面視之，顯示沿金屬壁16之方向之內側導引下層部20i之寬度，△L1係平面視之，顯示外側導引下層部20o與金屬壁16間之橫方向重疊寬度。又，圖47中，△L2係顯示導引上層部22、和金屬壁16間之縱方向重疊寬度。
關於第9實施形態之封裝1中，於貫通孔34之開口端，外側導引下層部20o與導引上層部22貼緊於金屬壁16之外側，形成氣密之導引部。
關於第9之實施形態之封裝1中，包圍於金屬壁16之部分，即於貫通孔，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之壁面間，成為間隙(空氣層、半 導體裝置中係非活性氣體層)23之故，可避免輸入帶狀線19a、輸出帶狀線19b阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
又，關於第9實施形態之封裝1中，可使包圍在構成空腔之金屬壁16之部分之y軸方向之長度a，較第1~第8之實施形態更為縮短。為此，相較於第1~第8實施形態，可將TE111模式之空洞共振頻率之值設定在高水準，更具有高頻波性能。
根據第9實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第10之實施形態]
圖48係顯示說明關於第10之實施形態之封裝的模式性俯視構成。圖48(a)係顯示金屬蓋10，圖48(b)係顯示金屬密封環14a，圖48(c)係顯示金屬壁16。圖48(d)係顯示具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。導引下層部30係具有內側導引下層部30i和外側導引下層部30o。
關於第10之實施形態之封裝1之平面圖案構成係如圖41同樣地加以表示。圖49係顯示相當於沿圖41之I-I線的模式性剖面構造之模式性剖面構造。圖50係顯示相當於沿圖41之II-II線的模式性剖面構造之模式性剖面構 造。圖51係顯示相當於沿圖41之IV-IV線的模式性剖面構造之模式性剖面構造。
關於第10實施形態之封裝1中，導體底板200係如圖48~圖51所示，具備魚眼加工部40，導引下層部30則配置於導體底板200之魚眼加工部40上。魚眼加工部40之魚眼加工深度△T係例如約0.1mm~0.5mm之程度。其他之構成係與關於第9之實施形態之封裝相同之故，省略重覆說明。
根據第10實施形態時，經由使用具備魚眼加工部40之導體底板200，於魚眼加工部40內，可配置導引下層部30之故，可防止導引下層部30及導引上層部22所成凸狀導引25、與金屬壁16之位置偏移。
又，關於第10實施形態之封裝中，相較於第1~第8實施形態，可將TE111模式之空洞共振頻率之值設定在高水準，更具有高頻波性能。
(高頻波用端子構造)
根據關於第10之實施形態之高頻波用端子構造時，包圍於金屬壁16之部分，即於貫通孔中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層、半導體裝置中係非活性氣體層)23之故，可避免阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之高頻波用端子構造。
(封裝之製作方法)
關於第10之實施形態之封裝之製作方法係與關於第2之實施形態之封裝之製作方法相同之故，省略重覆說明。
根據第10之實施形態時，包圍於金屬壁之部分，即在貫通孔，信號線上面與貫通孔之內壁間，於與金屬壁之間成為空氣層之故，可避免阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之封裝。
根據第10實施形態時，經由使用具備魚眼加工部之導體底板，可防止凸狀導引與金屬壁之位置偏移，可提高氣密性高之封裝。
圖52係顯示關於第9~第10之實施形態之封裝1的空腔部分之模式性俯視構成。關於第9~第10之實施形態之封裝1之空腔部分係相當於金屬壁16所包圍之內部，又，於X軸方向具有寬b之尺寸，於Y軸方向具有長度a之尺寸，於Z軸方向具有高度c之尺寸。
圖53係顯示對應於關於第9~第10之實施形態之封裝1的空腔部分之空洞共振器100之模式性俯視構成。對應於關於第9~第10之實施形態之封裝1的空腔部分之空洞共振器100係具有長度a、寬度b、高度c之各尺寸。做為如此空洞共振器100之空洞共振頻率，TE111模式之空洞共振頻率fc係以fc=v/2(1/a2 +1/b2 +1/c2 )1/2 表示。在此，v係表示光之速度。
由上述式，經由使空腔之尺寸a×b×c變小，可將空洞 共振頻率fc設定在高的程度。關於第9~第10之實施形態之封裝1中，可使Y軸方向之長度a縮短。
根據第10實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第11之實施形態]
圖54係顯示關於第11之實施形態之封裝的模式性俯視構成。圖54(a)係顯示金屬蓋10，圖54(b)係顯示金屬密封環14a，圖54(c)係顯示金屬壁16。圖54(d)係顯示導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。導引下層部20係具有內側導引下層部20i和外側導引下層部20o。
圖55係顯示關於第11之實施形態之封裝的模式性平面圖案構成。又，沿圖55之I-I線的模式性剖面構造，係與圖42相同地表示。
又，沿圖55之II-II線的模式性剖面構造，係於圖20，與交換20i與20o之圖面相同地表示，沿圖55之III-III線的模式性剖面構造，係與圖44相同地表示。又，沿圖55之IV-IV線的模式性剖面構造，係與圖45相同地表示。於圖55中，I-I線之延伸方向以y軸表示，垂直於y軸且平行於紙面之方向以x軸表示，垂直於紙面之方向以z軸表示。
圖56係顯示關於第11之實施形態之封裝1之輸出端子附近之導引構造之擴大模式性平面圖案構成。又，沿圖56之V-V線的模式性剖面構造，係與圖43相同地表示。
如圖56所示，WL2-WL3=2△L3則成立。在此，WL2係平面視之，顯示沿金屬壁16之方向之外側導引下層部20o之寬度，WL3係平面視之，顯示沿金屬壁16之方向之內側導引下層部20i之寬度。又，內側導引下層部20i與金屬壁16間之橫方向重疊寬度係於金屬壁16與外側導引下層部20o之間，存在空隙之故，具有較△L3為小之特定值。又，圖43中，△L2係顯示導引上層部22、和金屬壁16間之縱方向重疊寬度。
關於第11之實施形態之封裝係如圖54~圖56所示，具備導體底板200、和配置於導體底板200上之金屬壁16、和配置於導體底板200上之導引下層部20、和配置於導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、和配置於導引下層部20上之一部分及輸入帶狀線19a、輸出帶狀線19b上之一部分的導引上層部22、和配置於輸入帶狀線19a、輸出帶狀線19b上之端子21a、21b。金屬壁16係於各輸入部與輸出側，設置貫通孔34。在此，導引下層部20之一部分較貫通孔34為大，導引下層部20係貼緊於金屬壁16之側面。又，導引上層部22較貫通孔34為大，導引上層部22係貼緊於金屬壁16之側面。然後，在輸入帶狀線19a、輸出帶狀線19b與貫通孔34之內壁間，設置間隙(空氣層、於半導體裝置中係非活性氣 體之層)23。
又，關於第11實施形態之封裝1中，導引上層部22及外側導引下層部20o係緊貼於金屬壁16之外側面。
又，半導體元件24係配置於導體底板200上，或包圍在配置於導體底板200上之金屬壁16。
又，如圖54~圖56所示，端子21a、21b係配置於貫通孔34之外。
又，關於第11之實施形態之封裝1中，貫通孔34中，導引下層部20i之側壁與貫通孔34之內壁間，設置間隙(空氣層、於半導體裝置中係非活性氣體之層)23。即，關於第11之實施形態之封裝1中，內側導引下層部20i係不接觸金屬壁16之貫通孔34，於金屬壁16之貫通孔34間，具有間隙(空氣層、於半導體裝置中係非活性氣體之層)23。
於貫通孔34中，經由於金屬壁16與內側導引下層部20i間具有間隙，金屬壁16不接觸於貫通孔34之側面之故，可保持高的內側導引下層部20i上之輸入帶狀線19a、輸出帶狀線19b之阻抗。又，來自金屬壁16之應力，內側導引下層部20i不曾接受之故，可減低於內側導引下層部20i產生應力龜裂之可能性。
關於第11之實施形態之封裝之製作方法係與關於第1之實施形態之封裝之製作方法相同之故，省略重覆說明。
根據關於第11之實施形態之封裝1時，包圍於金屬 壁16之部分，即於貫通孔34中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層、半導體裝置中係非活性氣體層)23之故，可避免阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
又，關於第11實施形態之封裝1中，可使包圍在構成空腔之金屬壁16之部分之y軸方向之長度a，較第1~第8之實施形態更為縮短。為此，相較於第1~第8實施形態，可將TE111模式之空洞共振頻率之值設定在高水準，更具有高頻波性能。
根據第11實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
[第12之實施形態]
圖57係顯示說明關於第12之實施形態之封裝的模式性俯視構成。圖57(a)係顯示金屬蓋10，圖57(b)係顯示金屬密封環14a，圖57(c)係顯示金屬壁16。圖57(d)係顯示具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b及導引上層部22。導引下層部30係具有內側導引下層部30i和外側導引下層部30o。
關於第12之實施形態之封裝1之模式性平面圖案構成係如圖55同樣地加以表示。相當於圖55之I-I線的模 式性剖面構造之模式性剖面構造，係與圖49相同地表示。相當於圖55之II-II線的模式性剖面構造之模式性剖面構造，係於圖23中，與交換30i與30o表示之圖面相同地表示。又，相當於沿圖55之IV-IV線的模式性剖面構造之模式性剖面構造，係與圖51相同地表示。
關於第12實施形態之封裝1中，導體底板200係如圖57所示，具備魚眼加工部40，導引下層部30則配置於導體底板200之魚眼加工部40上。魚眼加工部40之魚眼加工深度△T係例如約0.1mm~0.5mm之程度。其他之構成係與關於第11之實施形態之封裝相同之故，省略重覆說明。
根據第12實施形態時，經由使用具備魚眼加工部40之導體底板200，於魚眼加工部40內，可配置導引下層部30之故，可防止導引下層部30及導引上層部22所成凸狀導引25、與金屬壁16之位置偏移。
關於第12之實施形態之封裝之製作方法係與關於第2之實施形態之封裝之製作方法相同之故，省略重覆說明。
又，關於第12之實施形態之封裝1中，導引下層部20i之側壁與貫通孔34之內壁間，設置間隙(空氣層、於半導體裝置中係非活性氣體之層)23。即，關於第12之實施形態之封裝1中，內側導引下層部30i係不接觸金屬壁16之貫通孔34，於金屬壁16之貫通孔34間，具有間隙(空氣層、於半導體裝置中係非活性氣體之層)23。
於貫通孔34中，經由在於金屬壁16與內側導引下層部30i之間有間隙，金屬壁16則不接觸於貫通孔34之側面。為此，可保持高的內側導引下層部30i上之輸入帶狀線19a、輸出帶狀線19b之阻抗。又，來自金屬壁16之應力，內側導引下層部30i不曾接受之故，可減低於內側導引下層部30i產生應力龜裂之可能性。
根據關於第12之實施形態之封裝1時，包圍於金屬壁16之部分，即於貫通孔中，輸入帶狀線19a、輸出帶狀線19b之信號線上面與貫通孔之內壁間，成為間隙(空氣層、半導體裝置中係非活性氣體層)23之故，可避免阻抗之下降。結果，可得阻抗整合良好，反射損失被抑制，且耐電力性提升之導引構造。
又，關於第12實施形態之封裝中，相較於第1~第8實施形態，可將TE111模式之空洞共振頻率之值設定在高水準，更具有高頻波性能。
根據第12實施形態時，使用在微波帶之半導體裝置之氣密性為高之封裝中，可提供不損及耐電力，可保持特性阻抗於50Ω之封裝。
根據以上所說明之各實施形態時，可提供不損及耐電力，可保持特性阻抗於50Ω之使用於微波帶之半導體裝置之氣密性高的封裝。
[其他之實施形態]
雖然說明了本發明之實施形態，此實施形態僅做為例 子加以提示者，無意圖限定發明之範圍。此新穎實施形態係可在其他各種形態下加以實施，在不超脫本發明之要點之範圍下，可進行種種之省略、置換、變更。此實施形態或該變形係包含於發明之範圍或要點的同時，亦含於記載於申請專利範圍之發明與其均等之範圍。
然而，做為搭載於關於實施形態之封裝之半導體裝置，不限於FET、HEMT，亦可適用於LDMOS(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)或異質接合雙極電晶體(HBT：Hetero-junction Bipolar Transistor)等之增幅元件等。
10‧‧‧金屬蓋
11‧‧‧打線
12‧‧‧打線
14‧‧‧打線
14a‧‧‧金屬密封環
15‧‧‧打線
16‧‧‧金屬壁
17‧‧‧輸入整合電路
18‧‧‧輸出整合電路
19a‧‧‧輸入帶狀線
19b‧‧‧輸出帶狀線
20‧‧‧導引下層部
20i‧‧‧內側導引下層部
20o‧‧‧外側導引下層部
21a‧‧‧端子
21b‧‧‧端子
22‧‧‧導引上層部
23‧‧‧間隙
24‧‧‧半導體元件
25‧‧‧凸狀導引
26‧‧‧輸入電路基板
28‧‧‧輸出電路基板
30i‧‧‧內側導引下層部
30o‧‧‧外側導引下層部
34‧‧‧貫通孔
40‧‧‧魚眼加工部
100‧‧‧空洞共振器
110‧‧‧半絕緣性基板
112‧‧‧氮化物系化合物半導體層
116‧‧‧2次元電子氣體層
118‧‧‧鋁氮化鎵層
120‧‧‧源極指狀電極
122‧‧‧汲極指狀電極
124‧‧‧閘極指狀電極
126‧‧‧源極領域
128‧‧‧汲極領域
200‧‧‧導體底板
[圖1]關於第1之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖2]關於第1之實施形態之封裝之模式性平面圖案構成圖。
[圖3]關於第1之實施形態之封裝之模式性剖面構成，沿圖2之I-I線之模式性剖面構造圖。
[圖4]關於第1之實施形態之封裝之模式性剖面構成，沿圖2之II-II線之模式性剖面構造圖。
[圖5]關於第1之實施形態之封裝之模式性剖面構成 ，沿圖2之III-III線之模式性剖面構造圖。
[圖6]關於第1之實施形態之封裝之模式性剖面構成，沿圖2之IV-IV線之模式性剖面構造圖。
[圖7]關於第1之實施形態之封裝之輸出端子附近之導引構造之擴大模式性平面圖案構成圖。
[圖8]關於第1之實施形態之封裝之輸出端子附近之導引構造之擴大剖面構造，沿圖7之V-V線之模式性剖面構造圖。
[圖9](a)可搭載於關於第1之實施形態之封裝之半導體裝置之模式性平面圖案構成例，(b)圖9(a)之J部分之擴大圖。
[圖10]可搭載於關於第1之實施形態之封裝之半導體裝置之構成例1，沿圖9(b)之VI-VI線之模式性剖面構造圖。
[圖11]可搭載於關於第1之實施形態之封裝之半導體裝置之構成例2，沿圖9(b)之VI-VI線之模式性剖面構造圖。
[圖12]可搭載於關於第1之實施形態之封裝之半導體裝置之構成例3，沿圖9(b)之VI-VI線之模式性剖面構造圖。
[圖13]可搭載於關於第1之實施形態之封裝之半導體裝置之構成例4，沿圖9(b)之VI-VI線之模式性剖面構造圖。
[圖14]關於第2之實施形態之封裝之模式俯視圖， (a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖15]關於第2之實施形態之封裝之模式性剖面構成，沿圖2之I-I線之模式性剖面構造圖。
[圖16]關於第2之實施形態之封裝之模式性剖面構成，沿圖2之II-II線之模式性剖面構造圖。
[圖17]關於第2之實施形態之封裝之模式性剖面構成，沿圖2之IV-IV線之模式性剖面構造圖。
[圖18]關於第3之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖19]關於第3之實施形態之封裝之模式性平面圖案構成圖。
[圖20]關於第3之實施形態之封裝之模式性剖面構成，沿圖19之II-II線之模式性剖面構造圖。
[圖21]關於第3之實施形態之封裝之輸出端子附近之導引構造之擴大模式性平面圖案構成圖。
[圖22]關於第4之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)具備魚眼加工部40之導體底板200、導引下層部30 、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖23]關於第4之實施形態之封裝之模式性剖面構成，相當於沿圖19之II-II線之模式性剖面構造圖。
[圖24]關於第5之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖25]關於第5之實施形態之封裝之模式性平面圖案構成圖。
[圖26]關於第5之實施形態之封裝之模式性剖面構成，沿圖25之I-I線之模式性剖面構造圖。
[圖27]關於第5之實施形態之封裝之模式性剖面構成，沿圖25之II-II線之模式性剖面構造圖。
[圖28]關於第5之實施形態之封裝之模式性剖面構成，沿圖25之III-III線之模式性剖面構造圖。
[圖29]關於第5之實施形態之封裝之模式性剖面構成，沿圖25之IV-IV線之模式性剖面構造圖。
[圖30]關於第5之實施形態之封裝之輸出端子附近之導引構造之擴大模式性平面圖案構成圖。
[圖31]關於第5之實施形態之封裝之輸出端子附近之導引構造之擴大剖面構造，沿圖30之V-V線之模式性剖面構造圖。
[圖32]關於第6之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖33]關於第6之實施形態之封裝之模式性剖面構成，相當於沿圖25之I-I線之模式性剖面構造圖之模式性剖面構造圖。
[圖34]關於第6之實施形態之封裝之模式性剖面構成，相當於沿圖25之II-II線之模式性剖面構造圖之模式性剖面構造圖。
[圖35]關於第6之實施形態之封裝之模式性剖面構成，相當於沿圖25之IV-IV線之模式性剖面構造圖之模式性剖面構造圖。
[圖36]關於第7之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖37]關於第7之實施形態之封裝之模式性平面圖案構成圖。
[圖38]關於第7之實施形態之封裝之輸出端子附近之導引構造之擴大模式性平面圖案構成圖。
[圖39]關於第8之實施形態之封裝之模式俯視圖， (a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖40]關於第9之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖41]關於第9之實施形態之封裝之模式性平面圖案構成圖。
[圖42]關於第9之實施形態之封裝之模式性剖面構成，沿圖41之I-I線之模式性剖面構造圖。
[圖43]關於第9之實施形態之封裝之模式性剖面構成，沿圖41之II-II線之模式性剖面構造圖。
[圖44]關於第9之實施形態之封裝之模式性剖面構成，沿圖41之III-III線之模式性剖面構造圖。
[圖45]關於第9之實施形態之封裝之模式性剖面構成，沿圖41之IV-IV線之模式性剖面構造圖。
[圖46]關於第9之實施形態之封裝之輸出端子附近之導引構造之擴大模式性平面圖案構成圖。
[圖47]關於第9之實施形態之封裝之輸出端子附近之導引構造之擴大剖面構造，沿圖46之V-V線之模式性剖面構造圖。
[圖48]關於第10之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)具備魚眼加工部40之導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖49]關於第10之實施形態之封裝之模式性剖面構成，沿圖41之I-I線之模式性剖面構造圖。
[圖50]關於第10之實施形態之封裝之模式性剖面構成，相當於沿圖41之II-II線之模式性剖面構造圖之模式性剖面構造圖。
[圖51]關於第10之實施形態之封裝之模式性剖面構成，相當於沿圖41之IV-IV線之模式性剖面構造圖之模式性剖面構造圖。
[圖52]對應於關於第9~第10之實施形態之封裝之空洞共振器之模式性俯視圖。
[圖53]關於第9~第10之實施形態之封裝之空洞共振器部分之模式性俯視圖。
[圖54]關於第11之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部20、導引下層部20上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
[圖55]關於第11之實施形態之封裝之模式性平面圖案構成圖。
[圖56]關於第11之實施形態之封裝之輸出端子附近之導引構造之擴大模式性平面圖案構成圖。
[圖57]關於第12之實施形態之封裝之模式俯視圖，(a)金屬蓋10、(b)金屬密封環14a、(c)金屬壁16、(d)導體底板200、導引下層部30、導引下層部30上之輸入帶狀線19a、輸出帶狀線19b、及導引上層部22之模式性構成圖。
1‧‧‧封裝
10‧‧‧金屬蓋
11‧‧‧打線
12‧‧‧打線
14‧‧‧打線
14a‧‧‧金屬密封環
15‧‧‧打線
16‧‧‧金屬壁
19a‧‧‧輸入帶狀線
19b‧‧‧輸出帶狀線
20i‧‧‧內側導引下層部
20o‧‧‧外側導引下層部
21a‧‧‧端子
21b‧‧‧端子
22‧‧‧導引上層部
23‧‧‧間隙
24‧‧‧半導體元件
25‧‧‧凸狀導引
26‧‧‧輸入電路基板
28‧‧‧輸出電路基板
200‧‧‧導體底板

Claims (9)

  1. 一種封裝，其特徵係具備：導體底板、和配置於前述導體底板上，設置貫通孔之金屬壁、和配置於前述導體底板上之導引下層部、和配置於前述導引下層部上之配線圖案、和配置於前述導引下層部上之一部分及前述配線圖案上之一部分的導引上層部、以及配置於前述配線圖案上之端子；前述導引下層部之一部分之寬度較前述貫通孔之寬度為大，前述導引下層部係在前述金屬壁之內側，緊貼於前述金屬壁之側面，前述導引上層部之寬度較前述貫通孔之寬度為大，前述導引上層部係在前述金屬壁之內側，緊貼於前述金屬壁之側面，又，於前述配線圖案與前述貫通孔之內壁間，設有間隙。
  2. 如申請專利範圍第1項之封裝，其中，前述導引下層部之側壁與前述貫通孔之內壁間，形成有間隙。
  3. 如申請專利範圍第2項之封裝，其中，前述端子係在前述貫通孔內，配置於前述配線圖案上。
  4. 如申請專利範圍第1項之封裝，其中，前述導體底板係具備魚眼加工(spot-facing)之魚眼加工部，前述導引下層部係配置於前述導體底板之前述魚眼加工部上。
  5. 如申請專利範圍第1項之封裝，其中，更具備配置於前述金屬壁上之金屬蓋。
  6. 如申請專利範圍第1項之封裝，其中，於前述金屬 壁與前述金屬蓋間，更具備金屬密封環。
  7. 一種封裝，具有：導體底板、和配置於前述導體底板上，設置2個貫通孔之金屬壁、和配置於前述各別2個貫通孔之2個導引部的封裝，其特徵係前述各別之2個之導引部係具備：配置於前述導體底板上之導引下層部、和配置於前述導引下層部之配線圖案、和配置於前述導引下層部上之一部分及前述配線圖案上之一部分的導引上層部、以及配置於前述配線圖案上之端子；前述導引下層部之一部分之寬度較前述貫通孔之寬度為大，前述導引下層部係在前述金屬壁之內側，緊貼於前述金屬壁之側面，前述導引上層部之寬度較前述貫通孔之寬度為大，前述導引上層部係在前述金屬壁之內側，緊貼於前述金屬壁之側面，又，於前述配線圖案與前述貫通孔之內壁間，設有間隙。
  8. 一種封裝，其特徵係具備：導體底板、和配置於前述導體底板上，設置貫通孔之金屬壁、和配置於前述導體底板上之導引下層部、和配置於前述導引下層部上之配線圖案、和配置於前述導引下層部上之一部分及前述配線圖案上之一部分的導引上層部、以及配置於前述配線圖案上之端子； 前述導引下層部之一部分之寬度較前述貫通孔之寬度為大，前述導引下層部係在前述金屬壁之外側，緊貼於前述金屬壁之側面，前述導引上層部之寬度較前述貫通孔之寬度為大，前述導引上層部係在前述金屬壁之外側，緊貼於前述金屬壁之側面，又，於前述配線圖案與前述貫通孔之內壁間，設有間隙。
  9. 一種封裝，具有：導體底板、和配置於前述導體底板上，設置2個貫通孔之金屬壁、和配置於前述各別2個貫通孔之2個導引部的封裝，其特徵係前述各別之2個之導引部係具備：配置於前述導體底板上之導引下層部、和配置於前述導引下層部之配線圖案、和配置於前述導引下層部上之一部分及前述配線圖案上之一部分的導引上層部、以及配置於前述配線圖案上之端子；前述導引下層部之一部分之寬度較前述貫通孔之寬度為大，前述導引下層部係在前述金屬壁之外側，緊貼於前述金屬壁之側面，前述導引上層部之寬度較前述貫通孔之寬度為大，前述導引上層部係在前述金屬壁之外側，緊貼於前述金屬壁之側面，又，於前述配線圖案與前述貫通孔之內壁間，設有間隙。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018078680A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 半導体装置
KR102242617B1 (ko) * 2016-12-29 2021-04-20 미쓰비시덴키 가부시키가이샤 반도체 장치
KR102582702B1 (ko) * 2021-10-22 2023-09-25 서강대학교산학협력단 그라운드를 제공하는 초광대역 칩 인터커넥트 구조체
TW202407897A (zh) * 2022-08-04 2024-02-16 創世電股份有限公司 半導體功率元件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897320A (ja) * 1994-09-28 1996-04-12 Shinko Electric Ind Co Ltd 電子部品用メタルパッケージ
JPH11238823A (ja) * 1998-02-23 1999-08-31 Toshiba Corp 半導体パッケージ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4522010B2 (ja) * 2001-03-16 2010-08-11 京セラ株式会社 入出力端子および半導体素子収納用パッケージおよび半導体装置
JP3829839B2 (ja) * 2003-11-14 2006-10-04 三菱電機株式会社 高周波パッケージ
JP4836760B2 (ja) * 2006-11-28 2011-12-14 京セラ株式会社 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置
EP2458630B1 (en) * 2010-11-18 2016-10-12 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897320A (ja) * 1994-09-28 1996-04-12 Shinko Electric Ind Co Ltd 電子部品用メタルパッケージ
JPH11238823A (ja) * 1998-02-23 1999-08-31 Toshiba Corp 半導体パッケージ

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