KR101504871B1 - 패키지 - Google Patents

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Abstract

실시예는 기밀성이 높고, 또한 내전력을 손상시키는 일 없이 특성 임피던스를 높게 유지할 수 있는 패키지를 제공한다. 실시예에 따르면, 패키지는 도체 베이스 플레이트와, 도체 베이스 플레이트 상에 배치된, 관통 구멍이 형성된 금속벽과, 관통 구멍에 배치된 피드스루부를 구비한다. 피드스루부는 도체 베이스 플레이트 상에 배치된 피드스루 하층부와, 피드스루 하층부 상에 배치된 배선 패턴과, 피드스루 하층부 상의 일부 및 배선 패턴 상의 일부에 배치된 피드스루 상층부와, 배선 패턴 상에 배치된 단자를 구비한다. 그리고, 피드스루 하층부의 일부가 관통 구멍보다 크고, 피드스루 하층부는 금속벽의 측면에 밀착되고, 피드스루 상층부가 관통 구멍보다 크고, 피드스루 상층부는 금속벽의 측면에 밀착되고, 배선 패턴과 관통 구멍의 내벽 사이에는 간극이 형성되어 있다.

Description

패키지{PACKAGE}
본 출원은 일본 특허 출원 제2011-250469(출원일:2011년 11월 16일)를 기초로 하여, 이 출원으로부터 우선의 이익을 향수(享受)한다. 본 출원은 이 출원을 참조함으로써, 상기 출원의 내용을 모두 포함한다.
본 발명의 실시 형태는 패키지에 관한 것이다.
반도체 소자의 패키지로서, 수지 밀봉형 패키지와 기밀 밀봉형 패키지가 알려져 있다.
수지 밀봉형 패키지에서는 리드 프레임에 탑재된 반도체 소자가 트랜스퍼 몰드에 의해 직접, 수지 내에 매립된다. 수지 밀봉형 패키지는 비용이 저렴하여, 대량 생산에 적합하고, 소형화가 가능한 것 등의 이점에 의해 널리 채용되고 있다.
기밀 밀봉형 패키지에서는 세라믹 등의 절연체로 이루어지는 기체 상에 탑재된 반도체 소자가, 패키지가 형성하는 공간 내에 기밀하게 보유 지지된다. 기밀 밀봉형 패키지는 수지 밀봉형 패키지에 비해 비용은 높지만, 기밀성이 우수하다. 이로 인해, 기밀 밀봉형 패키지는 높은 신뢰성이 요구되는 경우에 채용되고 있다.
기밀 밀봉형 패키지에 있어서, 패키지의 일부를 구성하는 금속으로 이루어지는 방열체 상에 반도체 소자가 직접 탑재되고, 또한 입력 단자부 및 출력 단자부가 볼록형 피드스루 구조를 갖는 패키지의 예가 알려져 있다.
피드스루부의 특성 임피던스는 50Ω인 것이 바람직하다. 그러나, 기밀 밀봉형 패키지의 피드스루부는 접지된 금속 외벽에 둘러싸여 있으므로, 피드스루부의 특성 임피던스는 50Ω보다도 낮게 되어 있다. 피드스루부의 신호 라인을 가늘게 형성함으로써, 그 특성 임피던스를 50Ω으로 할 수는 있다. 그러나, 피드스루부의 기능은 전류와 신호를 통과시키는 것이고, 신호 라인을 가늘게 함으로써, 피드스루부의 내전력이 내려간다.
본 발명이 해결하려고 하는 과제는, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 피드스루부의 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지할 수 있는 패키지를 제공하는 데 있다.
본 실시 형태의 패키지는 도체 베이스 플레이트와, 도체 베이스 플레이트 상에 배치된, 관통 구멍이 형성된 금속벽과, 도체 베이스 플레이트 상에 배치된 피드스루 하층부와, 피드스루 하층부 상에 배치된 배선 패턴과, 피드스루 하층부 상의 일부 및 배선 패턴 상의 일부에 배치된 피드스루 상층부 및 배선 패턴 상에 배치된 단자를 구비한다. 또한, 피드스루 하층부의 일부가 관통 구멍보다 크고, 피드스루 하층부는 금속벽의 측면에 밀착되고, 피드스루 상층부가 관통 구멍보다 크고, 피드스루 상층부는 금속벽의 측면에 밀착되고, 또한 배선 패턴과 관통 구멍의 내벽 사이에는 간극이 형성되어 있다.
상기 구성의 패키지에 따르면, 피드스루부 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지할 수 있다, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지를 제공할 수 있다.
도 1의 (a) 내지 (d)는 제1 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 2는 제1 실시 형태에 관한 패키지의 모식적 평면 패턴 구성도.
도 3은 제1 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 I-I선을 따르는 모식적 단면 구조도.
도 4는 제1 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 II-II선을 따르는 모식적 단면 구조도.
도 5는 제1 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 III-III선을 따르는 모식적 단면 구조도.
도 6은 제1 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 IV-IV선을 따르는 모식적 단면 구조도.
도 7은 제1 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성도.
도 8은 제1 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 단면 구조이며, 도 7의 V-V선을 따르는 모식적 단면 구조도.
도 9의 (a)는 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치의 모식적 평면 패턴 구성예, (b)는 도 9의 (a)의 J 부분의 확대도.
도 10은 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치의 구성예 1이며, 도 9의 (b)의 VI-VI선을 따르는 모식적 단면 구조도.
도 11은 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치의 구성예 2이며, 도 9의 (b)의 VI-VI선을 따르는 모식적 단면 구조도.
도 12는 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치의 구성예 3이며, 도 9의 (b)의 VI-VI선을 따르는 모식적 단면 구조도.
도 13은 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치의 구성예 4이며, 도 9의 (b)의 VI-VI선을 따르는 모식적 단면 구조도.
도 14의 (a) 내지 (d)는 제2 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 15는 제2 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 I-I선을 따르는 모식적 단면 구조도.
도 16은 제2 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 II-II선을 따르는 모식적 단면 구조도.
도 17은 제2 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 IV-IV선을 따르는 모식적 단면 구조도.
도 18의 (a) 내지 (d)는 제3 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 19는 제3 실시 형태에 관한 패키지의 모식적 평면 패턴 구성도.
도 20은 제3 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 19의 II-II선을 따르는 모식적 단면 구조도.
도 21은 제3 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성도.
도 22의 (a) 내지 (d)는 제4 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200)의 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 23은 제4 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 19의 II-II선을 따르는 모식적 단면 구조도에 상당하는 도면.
도 24의 (a) 내지 (d)는 제5 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 25는 제5 실시 형태에 관한 패키지의 모식적 평면 패턴 구성도.
도 26은 제5 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 I-I선을 따르는 모식적 단면 구조도.
도 27은 제5 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 II-II선을 따르는 모식적 단면 구조도.
도 28은 제5 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 III-III선을 따르는 모식적 단면 구조도.
도 29는 제5 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 IV-IV선을 따르는 모식적 단면 구조도.
도 30은 제5 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성도.
도 31은 제5 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 단면 구조이며, 도 30의 V-V선을 따르는 모식적 단면 구조도.
도 32의 (a) 내지 (d)는 제6 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 33은 제6 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 I-I선을 따르는 모식적 단면 구조도에 상당하는 모식적 단면 구조도.
도 34는 제6 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 II-II선을 따르는 모식적 단면 구조도에 상당하는 모식적 단면 구조도.
도 35는 제6 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 25의 IV-IV선을 따르는 모식적 단면 구조도에 상당하는 모식적 단면 구조도.
도 36의 (a) 내지 (d)는 제7 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 37은 제7 실시 형태에 관한 패키지의 모식적 평면 패턴 구성도.
도 38은 제7 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성도.
도 39의 (a) 내지 (d)는 제8 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 40의 (a) 내지 (d)는 제9 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 41은 제9 실시 형태에 관한 패키지의 모식적 평면 패턴 구성도.
도 42는 제9 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 I-I선을 따르는 모식적 단면 구조도.
도 43은 제9 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 II-II선을 따르는 모식적 단면 구조도.
도 44는 제9 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 III-III선을 따르는 모식적 단면 구조도.
도 45는 제9 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 IV-IV선을 따르는 모식적 단면 구조도.
도 46은 제9 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성도.
도 47은 제9 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 단면 구조이며, 도 46의 V-V선을 따르는 모식적 단면 구조도.
도 48의 (a) 내지 (d)는 제10 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 49는 제10 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 I-I선을 따르는 모식적 단면 구조도.
도 50은 제10 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 II-II선을 따르는 모식적 단면 구조도에 상당하는 모식적 단면 구조도.
도 51은 제10 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 41의 IV-IV선을 따르는 모식적 단면 구조도에 상당하는 모식적 단면 구조도.
도 52는 제9 내지 제10 실시 형태에 관한 패키지의 캐비티 부분의 모식적 조감도.
도 53은 제9 내지 제10 실시 형태에 관한 패키지의 캐비티 부분에 대응한 공동 공진기 부분의 모식적 조감도.
도 54의 (a) 내지 (d)는 제11 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
도 55는 제11 실시 형태에 관한 패키지의 모식적 평면 패턴 구성도.
도 56은 제11 실시 형태에 관한 패키지의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성도.
도 57의 (a) 내지 (d)는 제12 실시 형태에 관한 패키지의 모식적 조감도이며, (a)는 메탈 캡(10), (b)는 메탈 시일링(14a), (c)는 금속벽(16), (d)는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)의 모식적 구성도.
다음에, 도면을 참조하여, 실시 형태를 설명한다. 이하에 있어서, 동일한 요소에는 동일한 부호를 부여하여 설명의 중복을 피하고, 설명을 간략하게 한다. 도면은 모식적인 것으로, 현실의 것과는 다른 것에 유의해야 한다. 또한, 도면 상호간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
이하에 나타내는 실시 형태는, 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 실시 형태는 각 구성 부품의 배치 등을 하기의 것으로 특정하는 것은 아니다. 이 실시 형태는 특허청구의 범위에 있어서, 다양한 변경을 추가할 수 있다.
[제1 실시 형태]
(패키지 구조)
도 1의 (a) 내지 (d)는 제1 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 1의 (a)는 메탈 캡(10), 도 1의 (b)는 메탈 시일링(14a), 도 1의 (c)는 금속벽(16)을 각각 도시한다. 도 1의 (d)는 도체 베이스 플레이트(200) 상의 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
패키지는, 도 1의 (a) 내지 (d)에 도시한 바와 같이 메탈 캡(10)과, 메탈 시일링(14a)과, 금속벽(16)과, 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a) 및 출력 스트립 라인(19b)을 구비한다. 피드스루 하층부(20)는 내측 피드스루 하층부(20i)와 외측 피드스루 하층부(20o)를 갖는다. 패키지는 내측 피드스루 하층부(20i) 상에 배치된 피드스루 상층부(22)를 더 구비한다. 피드스루 하층부(20), 입력 스트립 라인(19a) 및 피드스루 상층부(22)는 피드스루부를 구성하고, 또한 피드스루 하층부(20), 출력 스트립 라인(19b) 및 피드스루 상층부(22)도 피드스루부를 구성한다. 이하에 설명하는 각 실시 형태에 있어서도 본 실시 형태와 마찬가지로, 피드스루 하층부, 스트립 라인 및 피드스루 상층부(22)는 피드스루부를 구성한다.
-도체 베이스 플레이트-
도체 베이스 플레이트(200)는 몰리브덴, 구리 몰리브덴 합금 등의 도전성 금속에 의해 형성되어 있다. 도체 베이스 플레이트(200)의 표면에는 Au, Ni, Ag, Ag-Pt 합금, Ag-Pd 합금 등의 도금 도체가 형성되어도 된다.
-피드스루 하층부 및 피드스루 상층부-
피드스루 하층부(20) 및 피드스루 상층부(22)는 동일한 재료, 예를 들어 세라믹으로 형성된다. 세라믹은 알루미나(Al2O3), 질화알루미늄(AlN), 산화베릴륨(BeO) 등이다.
도 1의 (d)에 도시한 바와 같이, 금속벽(16)의 내측에 배치되는 내측 피드스루 하층부(20i)와 피드스루 상층부(22)의 폭 WL1은 금속벽(16)의 관통 구멍(34)의 폭보다도 넓다. 또한, 내측 피드스루 하층부(20i)의 폭 WL1은 외측 피드스루 하층부(20o)의 폭 WL2보다도 넓고, WL1－WL2＝2ΔL1이다. 피드스루 하층부(20)의 일부, 즉 내측 피드스루 하층부(20i)의 폭 WL1이 금속벽(16)의 관통 구멍(34)의 폭보다도 넓으므로, 내측 피드스루 하층부(20i)와 피드스루 상층부(22)는 금속벽(16)의 측면에 접촉할 수 있어, 기밀성이 얻어진다. 내측 피드스루 하층부(20i)와 내측 피드스루 하층부(20i) 상에 배치된 피드스루 상층부(22)가 구성하는 적층부의 두께는 관통 구멍(34)의 높이보다도 크다. 따라서, 내측 피드스루 하층부(20i)와 피드스루 상층부(22)의 적층부의 단면은 관통 구멍(34)보다도 크다. 내측 피드스루 하층부(20i)와 피드스루 상층부(22)는 관통 구멍(34)의 개구 단부를 막도록, 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착되어, 기밀한 피드스루부를 형성한다.
또한, 도 3 및 도 6에 도시한 바와 같이, 관통 구멍(34) 내에 있어서, 입력 스트립 라인(19a)과 입력 스트립 라인(19a)에 대향하는 금속벽(16)(관통 구멍의 내벽) 사이에 간극(공기층)(23)이 배치된다. 이로 인해, 입력 스트립 라인(19a)의 임피던스의 저하가 회피된다.
또한, 도 3, 도 4 및 도 6에 도시한 바와 같이, 관통 구멍(34) 내에 있어서, 출력 스트립 라인(19b)과 출력 스트립 라인(19b)에 대향하는 금속벽(16)[관통 구멍(34)의 내벽] 사이에는 간극(공기층)(23)이 배치되므로, 출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
-배선 패턴-
입력 스트립 라인(19a) 및 출력 스트립 라인(19b)은 텅스텐, 금 도금, 동박 등에 의한 배선 패턴에 의해 형성되어 있다. 배선 패턴은 피드스루 하층부(20) 상에 배치되고, 또한 관통 구멍(34)에 있어서 금속벽(16)을 관통한다. 입력 스트립 라인(19a) 및 출력 스트립 라인(19b)의 폭과 두께는, 내전력량과 피드스루 하층부(20)의 유전율 및 원하는 특성 임피던스의 값을 고려하여 결정된다.
-금속벽-
금속벽(16)은 FeNiCo, 구리, 알루미늄, 몰리브덴, 구리 몰리브덴 합금 등의 도전성 금속에 의해 형성된다. 제1 실시 형태에서는, 금속벽(16)은 대략 사각형의 프레임이다. 금속벽(16)은 도체 베이스 플레이트(200)에 대향하는 측에 있어서, 입력측과 출력측에 각각 관통 구멍(34)이 형성되어 있다. 관통 구멍(34)은 도체 베이스 플레이트(200)에 접하는 측으로부터 금속벽(16)에 형성된 절결부이다.
금속벽(16)의 상면에는 메탈 시일링(14a)을 통해, 솔더링을 위한 땜납 메탈층(도시 생략)이 형성된다. 땜납 메탈층은 금 게르마늄 합금, 금 주석 합금 등으로 형성할 수 있다.
또한, 금속벽(16)은 절연성 혹은 도전성의 접착제를 통해, 도체 베이스 플레이트(200) 상에 배치된다. 절연성의 접착제는 에폭시 수지, 글래스 등으로 형성할 수 있고, 또한 도전성의 접착제는 금 게르마늄 합금, 금 주석 합금 등으로 형성할 수 있다.
-메탈 캡-
메탈 캡(10)은, 도 1에 도시한 바와 같이 평판 형상이다. 메탈 캡(10)은 FeNiCo, 구리, 알루미늄, 몰리브덴, 구리 몰리브덴 합금 등의 도전성 금속에 의해 형성된다.
메탈 캡(10)은 메탈 시일링(14a)을 통해 금속벽(16) 상에 배치된다.
결과적으로, 패키지는, 도 1의 (a) 내지 (d)에 도시한 바와 같이 금속벽(16)과, 금속벽(16) 상에 배치된 메탈 시일링(14a)과, 금속벽(16) 상에 메탈 시일링(14a)을 통해 배치된 메탈 캡(10)을 구비한다.
제1 실시 형태에 관한 패키지는 3㎓ 이상의 고주파 특성을 갖는다. 이로 인해, 제1 실시 형태에 관한 패키지는 고주파(즉, 3㎓를 초과하는 주파수)용 디바이스 및 구성 부품용 패키지로서 적용 가능하다.
(평면 패턴 구성)
도 2는 패키지(1)의 모식적 평면 패턴 구성을 도시한다. 또한, 도 3은 도 2의 I-I선을 따르는 모식적 단면 구조를 도시한다.
또한, 도 4는 도 2의 II-II선을 따르는 모식적 단면 구조를 도시한다. 도 5는 도 2의 III-III선을 따르는 모식적 단면 구조를 도시한다. 또한, 도 6은 도 2의 IV-IV선을 따르는 모식적 단면 구조를 도시한다. 도 2에 있어서, I-I선의 연신하는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 평행한 방향이 X축으로 나타나고, 또한 지면에 수직인 방향이 z축으로 나타나 있다. 이하의 실시 형태의 설명에 있어서도 마찬가지이다.
제1 실시 형태에 관한 패키지는, 도 1 내지 도 6에 도시한 바와 같이 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)과, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(배선 패턴)(19a)ㆍ출력 스트립 라인(배선 패턴)(19b)과, 피드스루 하층부(20) 상의 일부 및 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상의 일부 상에 배치된 피드스루 상층부(22)와, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상에 각각 배치된 단자(21aㆍ21b)를 구비한다.
금속벽(16)은 입력측과 출력측에 각각 관통 구멍(34)이 형성되어 있다. 여기서, 피드스루 하층부(20)의 일부의 폭이 관통 구멍(34)의 폭보다도 크고, 피드스루 하층부(20)는 관통 구멍(34)의 주위에서 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착되어 있다. 또한, 피드스루 상층부(22)의 폭이 관통 구멍(34)의 폭보다 크고, 피드스루 상층부(22)는 관통 구멍(34)의 주위에서 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착되어 있다. 또한, 관통 구멍(34) 내에 있어서는, 입력 스트립 라인(배선 패턴)(19a)ㆍ출력 스트립 라인(배선 패턴)(19b)과 관통 구멍(34)의 내벽 사이에는 간극(공기층)(23)이 형성되어 있다.
또한, 반도체 소자(24)는 도체 베이스 플레이트(200) 상에 배치되고, 또한 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)에 의해 둘러싸인다.
또한, 도 2, 도 3, 도 7 및 도 8에 도시한 바와 같이, 단자(21aㆍ21b)는 관통 구멍(34) 외부에 배치되어 있다.
도 1 내지 도 6에 도시한 바와 같이, 피드스루 상층부(22)가 금속벽(16)의 내측에 배치되고, 금속벽(16)의 내벽에 있어서, 금속벽(16)의 측면에 밀착되어 있다.
도 3, 도 4 및 도 6에 도시한 바와 같이, 관통 구멍에 있어서 외측 피드스루 하층부(20o)가 금속벽(16)에 둘러싸여 있다.
도 3, 도 4 및 도 6에 도시한 바와 같이, 금속벽(16)과 피드스루 상층부(22)의 종방향 겹침 폭은 ΔL2로 나타낸다. 또한, 도 1, 도 2 및 도 4에 도시한 바와 같이, 금속벽(16)과 내측 피드스루 하층부(20i)의 횡방향 겹침 폭은 ΔL1로 나타낸다.
피드스루 상층부(22)는 금속벽(16)의 내측에서 금속벽(16)의 측면에, 예를 들어 은 브레이징에 의해 밀착되어 있다. 밀착 부분의 치수는, 예를 들어 약 0.5㎜ 폭 정도이다. 마찬가지로, 내측 피드스루 하층부(20i)와 금속벽(16)의 접촉면도, 예를 들어 은 브레이징에 의해 밀착되어 있다.
도 3, 도 4 및 도 6에 도시한 바와 같이, 외측 피드스루 하층부(20o)가 관통 구멍(34)에 있어서 금속벽(16)을 관통하고 있다. 피드스루 하층부(20)의 저면은 도체 베이스 플레이트(200)에 접촉하고, 외측 피드스루 하층부(20o)의 측면이 금속벽(16)과 접촉하고 있다.
패키지(1)는 입력측에 있어서 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)과, 출력측에 있어서 피드스루 하층부(20) 상에 배치된 출력 스트립 라인(19b)을 구비한다.
피드스루 상층부(22)는 금속벽(16)의 내측에 배치되어, 상술한 바와 같이 금속벽(16)의 내측에 있어서, 금속벽(16)의 측면에 밀착된다.
도 3 및 도 6에 도시한 바와 같이, 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)과 입력 스트립 라인(19a)과 대향하는 금속벽(16)(관통 구멍의 내벽) 사이에는 간극(공기층)(23)이 배치된다. 이로 인해, 입력 스트립 라인(19a)의 임피던스의 저하가 회피된다.
도 3, 도 4 및 도 6에 도시한 바와 같이, 관통 구멍(34)에 있어서, 출력 스트립 라인(19b)과 출력 스트립 라인(19b)과 대향하는 금속벽(관통 구멍의 내벽)(16) 사이에는 간극(공기층)(23)이 배치된다. 이로 인해, 출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
피드스루 하층부(20)는 금속벽(16)의 내측에 배치되는 내측 피드스루 하층부(20i)와, 금속벽(16)의 외측 및 관통 구멍(34) 내에 배치되는 외측 피드스루 하층부(20o)를 구비한다. 전술한 바와 같이, 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭(WL1)은 외측 피드스루 하층부(20o)의 폭 WL2보다도 넓다.
금속벽(16)에 둘러싸인 도체 베이스 플레이트(200) 상에 반도체 소자(24)에 인접하여 입력 회로 기판(26) 및 출력 회로 기판(28)이 배치된다. 입력 회로 기판(26) 상에는 입력 정합 회로(17)가 배치되고, 또한 출력 회로 기판(28) 상에는 출력 정합 회로(18)가 배치된다. 반도체 장치(24)와 입력 정합 회로(17) 및 출력 정합 회로(18)는 본딩 와이어(12ㆍ14)에 의해 접속된다. 또한, 입력 스트립 라인(19a)과 입력 정합 회로(17)가 본딩 와이어(11)에 의해 접속되고, 또한 출력 스트립 라인(19b)과 출력 정합 회로(18)가 본딩 와이어(15)에 의해 접속된다. 또한, 이들 요소는 반도체 장치로서는 필요하지만, 패키지(1)로서는 필수는 아니다.
패키지(1)는 금속벽(16) 상에 배치된 메탈 시일링(14a)과, 메탈 시일링(14a) 상에 배치된 메탈 캡(10)을 구비하고 있어도 된다.
(고주파용 단자 구조)
제1 실시 형태에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 된다. 이로 인해, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
패키지의 제작 방법은, 도 1에 도시한 바와 같이 도체 베이스 플레이트(200)를 형성하는 공정과, 피드스루 하층부(20) 상에 배선 패턴(19aㆍ19b)을 형성하는 공정과, 피드스루 하층부(20) 상의 일부 및 배선 패턴(19aㆍ19b) 상의 일부에 피드스루 상층부(22)를 형성하는 공정과, 도체 베이스 플레이트(200) 상에 피드스루 하층부(20) 및 피드스루 상층부(22)를 배치하는 공정과, 입력측 및 출력측에 각각 관통 구멍(34)을 갖는 금속벽(16)을 형성하는 공정과, 도체 베이스 플레이트(200) 상에 금속벽(16)을 배치하는 공정과, 배선 패턴(19aㆍ19b) 상에 단자(21aㆍ21b)를 형성하는 공정을 갖는다.
패키지의 제작 방법은 금속벽(16)에 둘러싸인 도체 베이스 플레이트(200) 상에 반도체 소자(24)를 배치하는 공정, 금속벽(16)에 둘러싸인 도체 베이스 플레이트(200) 상에 반도체 소자(24)에 인접하여 입력 정합 회로(17)가 형성된 입력 회로 기판(26) 및 출력 정합 회로(18)가 형성된 출력 회로 기판(28)을 배치하는 공정과, 입력 정합 회로(17)와 입력 스트립 라인(19a)을 접속하는 공정과, 출력 정합 회로(18)와 출력 스트립 라인(19b)을 접속하는 공정과, 반도체 장치(24)와 입력 정합 회로(17) 및 출력 정합 회로(18)를 접속하는 공정을 더 갖고 있어도 된다.
패키지의 제작 방법은 금속벽(16) 상에 메탈 시일링(14a)을 형성하는 공정과, 메탈 시일링(14a) 상에 메탈 캡(10)을 형성하는 공정을 더 갖고 있어도 된다.
(피드스루 구조)
도 7은 출력 단자(21b) 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성을 도시한다. 또한, 도 8은 도 7의 V-V선을 따르는 모식적 단면 구조를 도시한다.
도 7에 도시한 바와 같이, WL1－WL2＝2ΔL1이 성립된다. 전술한 바와 같이, 여기서, WL1은 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭을 나타내고, WL2는 평면에서 보면 금속벽(16)을 따르는 방향의 외측 피드스루 하층부(20o)의 폭을 나타내고, 또한 ΔL1은 평면에서 보면 내측 피드스루 하층부(20i)와 금속벽(16) 사이의 횡방향 겹침 폭을 나타낸다. 또한, 도 8에 있어서, ΔL2는 피드스루 상층부(22)와 금속벽(16) 사이의 종방향 겹침 폭을 나타낸다.
제1 실시 형태에 관한 패키지(1)에 있어서는, 외측 피드스루 하층부(20o) 및 피드스루 상층부(22)는 금속벽(16)에 둘러싸이고, 외측 피드스루 하층부(20o) 및 피드스루 상층부(22)는 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착된다. 또한, 금속벽(16)의 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 된다. 이로 인해, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면도 금속 외벽에 둘러싸인 피드스루 구조(비교예)와, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이가 간극(공기층)(23)으로 되는 제1 실시 형태에 관한 패키지(1)의 피드스루 구조를 비교한다. 비교예에서는, 예를 들어 임피던스의 저하는 약 40％ 정도이다. 이에 반해, 제1 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍에 있어서 금속벽(16)에 둘러싸인 부분의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 금속벽(16)의 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
또한, 제1 실시 형태에 관한 패키지(1)의 구성예에서는, 피드스루 상층부(22)의 두께 W2는 금속벽(16)의 두께 W1과 동일한 정도이거나, W1보다도 크게 형성해도 된다.
(반도체 소자 구조)
도 9의 (a)는 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 소자(24)의 모식적 평면 패턴 구성예를 도시한다. 도 9의 (b)는 도 9의 (a)의 J 부분의 확대도를 도시한다. 또한, 도 10 내지 도 13은 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 소자(24)의 구성예 1 내지 4를 각각에 도시한다. 도 10 내지 도 13은 도 9의 (b)의 VI-VI선을 따르는 모식적 단면 구성을 각각 도시한다.
반도체 소자(24)에 있어서, 복수의 FET 셀(FET1 내지 FET10)은, 도 9 내지 도 13에 도시한 바와 같이 반절연성 기판(110)과, 반절연성 기판(110)의 제1 표면에 배치되어, 각각 복수의 핑거를 갖는 게이트 핑거 전극(124), 소스 핑거 전극(120) 및 드레인 핑거 전극(122)과, 반절연성 기판(110)의 제1 표면에 배치되어, 게이트 핑거 전극(124), 소스 핑거 전극(120) 및 드레인 핑거 전극(122)마다 복수의 핑거를 각각 묶어 형성한 복수의 게이트 단자 전극(G1, G2, …, G10), 복수의 소스 단자 전극(S11, S12, S21, S22, …, S101, S102) 및 드레인 단자 전극(D1, D2, …, D10)과, 소스 단자 전극(S11, S12, S21, S22, …, S101, S102)의 하부에 배치된 VIA 홀(SC11, SC12, SC21, SC22, …, SC101, SC102)과, 반절연성 기판(110)의 제1 표면과 반대측의 제2 표면에 배치되어, 소스 단자 전극(S11, S12, S21, S22, …, S101, S102)에 대해 VIA 홀(SC11, SC12, SC21, SC22, …, SC101, SC102)을 통해 접속된 접지 전극(도시 생략)을 구비한다.
게이트 단자 전극(G1, G2, …, G10)에는, 이미 도 2에 도시한 바와 같이 본딩 와이어(12)가 접속되고, 또한 드레인 단자 전극(D1, D2, …, D10)에는 본딩 와이어(14)가 접속된다. VIA 홀(SC11, SC12, SC21, SC22, …, SC101, SC102)의 내벽에 형성된 배리어 금속층(도시 생략) 및 배리어 금속층 상에 형성되어, VIA 홀을 충전하는 충전 금속층(도시 생략)을 거쳐, 소스 단자 전극(S11, S12, S21, S22, …, S101, S102)은 접지 전극(도시 생략)에 접속되어 있다.
반절연성 기판(110)은 GaAs 기판, SiC 기판, GaN 기판, SiC 기판과 그들의 위에 형성한 GaN 에피택셜층으로 이루어지는 기판, SiC 기판과 그 위에 형성한 GaN/AlGaN으로 이루어지는 헤테로 접합 에피택셜층으로 이루어지는 기판, 사파이어 기판, 혹은 다이아몬드 기판 중 어느 하나이다. 다음에, 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 소자(24)의 FET 셀의 구성예를 도시한다.
(구조예 1)
반도체 소자(24)의 FET 셀의 구성예 1은, 도 10에 도시한 바와 같이 반절연성 기판(110)과, 반절연성 기판(110) 상에 배치된 질화물계 화합물 반도체층(112)과, 질화물계 화합물 반도체층(112) 상에 배치된 알루미늄 질화갈륨층(AlxGa1 -xN)(0.1≤x≤1)(118)과, 알루미늄 질화갈륨층(AlxGa1 - xN)(0.1≤x≤1)(118) 상에 배치된 소스 핑거 전극(S)(120), 게이트 핑거 전극(G)(124) 및 드레인 핑거 전극(D)(122)을 구비한다. 질화물계 화합물 반도체층(112)과 알루미늄 질화갈륨층(AlxGa1 - xN)(0.1≤x≤1)(118)의 계면에는 2차원 전자 가스(2DEG:Two Dimensional Electron Gas)층(116)이 형성되어 있다. 도 10에 도시하는 구성예 1에서는, 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor)가 도시되어 있다.
(구조예 2)
반도체 소자(24)의 FET 셀의 구성예 2는, 도 11에 도시한 바와 같이 반절연성 기판(110)과, 반절연성 기판(110) 상에 배치된 질화물계 화합물 반도체층(112)과, 질화물계 화합물 반도체층(112)에 배치된 소스 영역(126) 및 드레인 영역(128)과, 소스 영역(126) 상에 배치된 소스 핑거 전극(S)(120), 질화물계 화합물 반도체층(112) 상에 배치된 게이트 핑거 전극(G)(124) 및 드레인 영역(128) 상에 배치된 드레인 핑거 전극(D)(122)을 구비한다. 질화물계 화합물 반도체층(112)과 게이트 핑거 전극(G)(124)의 계면에는 쇼트키 콘택트(Schottky Contact)가 형성되어 있다. 도 11에 도시하는 구성예 2에는 금속-반도체 전계 효과 트랜지스터(MESFET:Metal Semiconductor Field Effect Transistor)가 도시되어 있다.
(구조예 3)
반도체 소자(24)의 FET 셀의 구성예 3은, 도 12에 도시한 바와 같이 반절연성 기판(110)과, 반절연성 기판(110) 상에 배치된 질화물계 화합물 반도체층(112)과, 질화물계 화합물 반도체층(112) 상에 배치된 알루미늄 질화갈륨층(AlxGa1 -xN)(0.1≤x≤1)(118)과, 알루미늄 질화갈륨층(AlxGa1 - xN)(0.1≤x≤1)(118) 상에 배치된 소스 핑거 전극(S)(120) 및 드레인 핑거 전극(D)(122)과, 알루미늄 질화갈륨층(AlxGa1 - xN)(0.1≤x≤1)(118) 상의 오목부에 배치된 게이트 핑거 전극(G)(124)을 구비한다. 질화물계 화합물 반도체층(112)과 알루미늄 질화갈륨층(AlxGa1-xN)(0.1≤x≤1)(118)의 계면에는 2DEG층(116)이 형성되어 있다. 도 12에 도시하는 구성예 3에서는 HEMT가 도시되어 있다.
(구조예 4)
반도체 소자(24)의 FET 셀의 구성예 4는, 도 13에 도시한 바와 같이 반절연성 기판(110)과, 반절연성 기판(110) 상에 배치된 질화물계 화합물 반도체층(112)과, 질화물계 화합물 반도체층(112) 상에 배치된 알루미늄 질화갈륨층(AlxGa1 -xN)(0.1≤x≤1)(118)과, 알루미늄 질화갈륨층(AlxGa1 - xN)(0.1≤x≤1)(118) 상에 배치된 소스 핑거 전극(S)(120) 및 드레인 핑거 전극(D)(122)과, 알루미늄 질화갈륨층(AlxGa1 - xN)(0.1≤x≤1)(118) 상의 2단 오목부에 배치된 게이트 핑거 전극(124)을 구비한다. 질화물계 화합물 반도체층(112)과 알루미늄 질화갈륨층(AlxGa1-xN)(0.1≤x≤1)(118)의 계면에는 2DEG층(116)이 형성되어 있다. 도 13에 도시하는 구성예 4에서는 HEMT가 도시되어 있다.
구성예 1 내지 4는 활성 영역 이외의 질화물계 화합물 반도체층(112)을 전기적으로 불활성한 소자 분리 영역으로서 사용하고 있다. 여기서, 활성 영역은 소스 핑거 전극(120), 게이트 핑거 전극(124) 및 드레인 핑거 전극(122)의 바로 아래의 2DEG층(116), 소스 핑거 전극(120)과 게이트 핑거 전극(124) 사이의 2DEG층(116) 및 드레인 핑거 전극(122)과 게이트 핑거 전극(124) 사이의 2DEG층(116)으로 이루어진다.
소자 분리 영역의 다른 형성 방법으로서는, 알루미늄 질화갈륨층(AlxGa1 -xN)(0.1≤x≤1)(118) 및 질화물계 화합물 반도체층(112)의 깊이 방향의 일부까지, 이온 주입에 의해 형성하는 방법이 있다. 이온종으로서는, 예를 들어 질소(N), 아르곤(Ar)을 적용할 수 있다. 또한, 이온 주입에 수반하는 도즈량은, 예를 들어 약1×1014(ions/㎠)이고, 가속 에너지는, 예를 들어 약 100keV 내지 200keV이다.
소자 분리 영역 상 및 디바이스 표면 상에는 패시베이션용 절연층(도시 생략)이 형성되어 있다. 이 절연층은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법에 의해 퇴적된 질화막, 알루미나(Al2O3)막, 산화막(SiO2), 산질화막(SiON) 등으로 형성할 수 있다.
소스 핑거 전극(120) 및 드레인 핑거 전극(122)은, 예를 들어 Ti/Al으로 형성된다. 게이트 핑거 전극(124)은, 예를 들어 Ni/Au으로 형성된다.
또한, 제1 실시 형태에 관한 패키지에 탑재 가능한 반도체 소자(24)에 있어서, 게이트 핑거 전극(124), 소스 핑거 전극(120) 및 드레인 핑거 전극(122)의 길이 방향의 패턴 길이는 마이크로파/밀리미터파/서브밀리미터파와 동작 주파수가 높아짐에 따라서, 짧게 설정된다. 예를 들어, 밀리미터파대에 있어서는, 패턴 길이는 약 25㎛ 내지 50㎛이다.
또한, 소스 핑거 전극(120)의 폭은, 예를 들어 약 40㎛ 정도이고, 소스 단자 전극(S11, S12, S21, S22, …, S101, S102)의 폭은, 예를 들어 약 100㎛ 정도이다. 또한, VIA 홀(SC11, SC12, SC21, SC22, …, SC101, SC102)의 직경은, 예를 들어 약 10㎛ 내지 40㎛ 정도이다.
제1 실시 형태에 따르면, 신호 라인이 금속벽에 둘러싸인 부분, 즉 관통 구멍 내에서, 신호 라인의 상면과 금속벽 사이는 간극(공기층)으로 된다. 이로 인해, 신호 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 패키지를 얻을 수 있다.
제1 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지할 수 있는 패키지를 제공할 수 있다.
[제2 실시 형태]
도 14의 (a) 내지 (d)는 제2 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 14의 (a)는 메탈 캡(10), 도 14의 (b)는 메탈 시일링(14a), 도 14의 (c)는 금속벽(16), 도 14의 (d)는 자리파기 가공된 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
제2 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성은 도 2와 마찬가지로 나타난다.
제2 실시 형태에 관한 패키지의 모식적 단면 구성이며, 도 2의 I-I선을 따르는 모식적 단면 구조는 도 15에 도시한 바와 같이 나타나고, 도 2의 II-II선을 따르는 모식적 단면 구조는 도 16에 도시한 바와 같이 나타나고, 도 2의 IV-IV선을 따르는 모식적 단면 구조는 도 17에 도시한 바와 같이 나타난다. 도 17에 있어서도 IV-IV선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 수직인 방향이 X축으로 나타나고, 또한 지면에 평행한 방향이 z축으로 나타나 있다.
도 14 내지 도 17에 도시한 바와 같이, 도체 베이스 플레이트(200)는 자리파기 가공부(40)를 구비하고, 피드스루 하층부(30)는 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 배치된다. 자리파기 가공부(40)의 자리파기 가공 깊이 ΔT는, 예를 들어 약 0.1㎜ 내지 0.5㎜ 정도이다. 그 밖의 구성은 제1 실시 형태에 관한 패키지(1)와 마찬가지이므로, 중복 설명은 생략한다.
제2 실시 형태에 따르면, 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200)를 사용함으로써, 자리파기 가공부(40) 내에 피드스루 하층부(30)를 배치할 수 있다. 이로 인해, 피드스루 하층부(30)와 피드스루 상층부(22)로 이루어지는 볼록형 피드스루(25)와, 금속벽(16)의 위치 어긋남을 방지할 수 있다.
(반도체 소자 구조)
제2 실시 형태에 관한 패키지에 탑재 가능한 반도체 소자(24)의 모식적 평면 패턴 구성예는 도 9의 (a) 및 도 9의 (b)와 마찬가지로 나타난다. 또한, 제2 실시 형태에 관한 패키지에 탑재 가능한 반도체 소자(24)의 구성예도, 각각 도 10 내지 도 13과 마찬가지로 나타난다.
또한, 이하의 제3 내지 제12 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치(24)의 모식적 평면 패턴 구성예도, 도 9의 (a) 및 도 9의 (b)와 마찬가지로 나타난다. 또한, 제3 내지 제12 실시 형태에 관한 패키지에 탑재 가능한 반도체 장치(24)의 구성예도, 각각 도 10 내지 도 13과 마찬가지로 나타난다. 따라서, 중복 설명은 생략한다.
(고주파용 단자 구조)
제2 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제2 실시 형태에 관한 패키지의 제작 방법은, 도 14에 도시한 바와 같이 도체 베이스 플레이트(200)에 자리파기 가공부(40)를 형성하는 공정을 갖는다. 여기서, 자리파기 가공부(40)는, 예를 들어 도체 베이스 플레이트(200)에 대해, 드라이 에칭 혹은 웨트 에칭을 실시하여 형성할 수 있다. 혹은, 도체 베이스 플레이트(200)의 형성 공정에 있어서, 미리 자리파기 가공부(40)를 형성해도 된다.
따라서, 제2 실시 형태에 관한 패키지의 제작 방법에 있어서, 피드스루 하층부(30)를 형성하는 공정은 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 피드스루 하층부(30)를 배치하는 공정을 갖는다. 그 밖의 공정은 제1 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제2 실시 형태에 따르면, 금속벽에 둘러싸인 부분, 즉 관통 구멍에 있어서, 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)으로 되므로, 스트립 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 패키지를 얻을 수 있다.
제2 실시 형태에 따르면, 자리파기 가공부를 구비하는 도체 베이스 플레이트를 사용함으로써, 볼록형 피드스루와 금속벽의 위치 어긋남을 방지하여, 기밀성이 높은 패키지를 제공할 수 있다.
제2 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제3 실시 형태]
(패키지 구조)
도 18의 (a) 내지 (d)는 제3 실시 형태에 관한 패키지의 모식적 조감 구성을 도시한다. 도 18의 (a)는 메탈 캡(10), 도 18의 (b)는 메탈 시일링(14a), 도 18의 (c)는 금속벽(16), 도 18의 (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 각각 도시한다.
제3 실시 형태에 관한 패키지는, 도 18에 도시한 바와 같이 메탈 캡(10)과, 메탈 시일링(14a)과, 금속벽(16)과, 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a) 및 출력 스트립 라인(19b)을 구비한다. 피드스루 하층부(20)는 내측 피드스루 하층부(20i)와 외측 피드스루 하층부(20o)를 갖는다. 패키지는 내측 피드스루 하층부(20i) 상에 배치된 피드스루 상층부(22)를 더 구비한다.
도 18의 (d)에 도시한 바와 같이, 금속벽(16)의 내측에 배치되는 내측 피드스루 하층부(20i)와 피드스루 상층부(22)의 폭 WL1은 금속벽(16)의 관통 구멍(34)의 폭보다도 넓다. 또한 내측 피드스루 하층부(20i)의 폭 WL1은 외측 피드스루 하층부(20o)의 폭의 WL3보다도 넓고, WL1－WL3＝2ΔL3이다. 내측 피드스루 하층부(20i)의 폭 WL1이 금속벽(16)의 관통 구멍(34)의 폭보다도 넓으므로, 내측 피드스루 하층부(20i)와 피드스루 상층부(22)는 금속벽(16)의 측면에 접촉할 수 있어, 기밀성이 얻어진다.
내측 피드스루 하층부(20i)와 내측 피드스루 하층부(20i) 상에 배치된 피드스루 상층부(22)가 구성하는 적층부의 두께는 관통 구멍(34)의 높이보다도 크다. 따라서, 내측 피드스루 하층부(20i)와 피드스루 상층부(22)의 적층부의 단면은 관통 구멍(34)보다도 크다. 내측 피드스루 하층부(20i)와 피드스루 상층부(22)는 관통 구멍(34)의 개구 단부를 막도록, 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착되어, 기밀한 피드스루부가 형성된다.
또한, 관통 구멍(34) 내에 있어서, 입력 스트립 라인(19a)과 관통 구멍의 내벽 사이에는 간극을 구비한다. 입력 스트립 라인(19a)의 상면과 관통 구멍의 내벽 사이에 간극(공기층)(23)이 배치되므로, 스트립 라인의 임피던스의 저하가 회피된다.
또한, 도 20에 도시한 바와 같이, 관통 구멍(34) 내에 있어서, 출력 스트립 라인(19b)과 관통 구멍의 내벽 사이에는 간극을 구비한다. 출력 스트립 라인(19b)의 상면과 관통 구멍의 내벽 사이에 간극(공기층)(23)이 배치되므로, 스트립 라인의 임피던스의 저하가 회피된다.
여기서, 외측 피드스루 하층부(20o)의 폭 WL3은 제1 실시 형태에 있어서의 외측 피드스루 하층부(20o)의 폭 WL2보다도 더욱 작다. 즉, WL3<WL2로 되도록 외측 피드스루 하층부(20o)의 폭 WL3을 설정함으로써, 금속벽(16)[관통 구멍(34)의 측벽]과 외측 피드스루 하층부(20o) 사이에 간극을 갖게 하고 있다.
금속벽(16)과 외측 피드스루 하층부(20o) 사이에 이와 같은 간극이 있으므로, 외측 피드스루 하층부(20o)가 금속벽(16)의 관통 구멍(34)의 측면에 접촉하지 않는다. 이로 인해, 외측 피드스루 하층부(20o) 상의 입력 스트립 라인(19a)의 임피던스를 높게 유지할 수 있다. 또한, 금속벽(16)으로부터의 응력을 외측 피드스루 하층부(20o)가 받는 일이 없으므로, 외측 피드스루 하층부(20o)에 응력 크랙이 발생할 가능성을 저감시킬 수 있다.
그 밖의 구성은 제1 실시 형태와 마찬가지이므로, 중복 설명은 생략한다.
(평면 패턴 구성)
도 19는 제3 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성을 도시한다. 또한, 도 19의 I-I선을 따르는 모식적 단면 구조는 도 3과 마찬가지로 나타난다.
도 20은 도 19의 II-II선을 따르는 모식적 단면 구조를 도시한다. 도 19의 III-III선을 따르는 모식적 단면 구조는 도 5와 마찬가지로 나타난다. 또한, 도 19의 IV-IV선을 따르는 모식적 단면 구조는 도 6과 마찬가지로 나타난다. 도 19에 있어서, I-I선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 면에 평행한 방향이 X축으로 나타나고, 또한 지면에 수직인 방향이 z축으로 나타나 있다.
제3 실시 형태에 관한 패키지는, 도 18 내지 도 21에 도시한 바와 같이 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)과, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(배선 패턴)(19a)ㆍ출력 스트립 라인(배선 패턴)(19b)과, 피드스루 하층부(20) 상의 일부 및 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상의 일부에 배치된 피드스루 상층부(22)와, 입력 스트립 라인(19a)ㆍ출력 스트립(19b) 상에 배치된 단자(21aㆍ21b)를 구비한다. 금속벽(16)의 입력측과 출력측에는 각각 관통 구멍(34)이 형성된다. 여기서, 피드스루 하층부(20)의 일부의 폭이 관통 구멍(34)의 폭보다 크고, 피드스루 하층부(20)는 금속벽(16)의 측면에 밀착된다. 또한, 피드스루 상층부(22)의 폭이 관통 구멍(34)의 폭보다 크고, 피드스루 상층부(22)는 금속벽(16)의 측면에 밀착된다. 또한, 관통 구멍(34) 내에 있어서는, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과 관통 구멍(34)의 내벽면 사이에는 간극(공기층)(23)이 형성되어 있다.
또한, 피드스루 상층부(22) 및 내측 피드스루 하층부(20i)의 각각의 폭은 관통 구멍(34)의 폭보다 크고, 피드스루 상층부(22) 및 피드스루 하층부(20i)는 금속벽(16)의 내측에 밀착되어 있다.
또한, 반도체 소자(24)는 도체 베이스 플레이트(200) 상에 배치되고, 또한 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)에 의해 둘러싸인다.
또한, 도 19 및 도 21에 도시한 바와 같이, 단자(21aㆍ21b)는 관통 구멍(34)의 외부에 배치되어 있다.
제3 실시 형태에 관한 패키지(1)에 있어서는, 피드스루 하층부(20o)의 측벽과 관통 구멍(34)의 내벽 사이에는 간극(공기층)(23)이 형성되어 있다. 즉, 도 20에 도시한 바와 같이, 제3 실시 형태에 관한 패키지(1)에 있어서는, 외측 피드스루 하층부(20o)는 금속벽(16)의 관통 구멍(34)에 접촉하지 않고, 피드스루 하층부(20o)의 측벽과 금속벽(16)의 관통 구멍(34)의 내벽 사이에 간극(공기층)(23)이 형성되어 있다.
도 20에 도시한 바와 같이, 금속벽(16)과 피드스루 상층부(22)의 종방향 겹침 폭은 ΔL2로 나타난다. 또한, 금속벽(16)과 내측 피드스루 하층부(20i)의 횡방향 겹침 폭은 ΔL3보다도 작은 소정의 값을 갖는다.
피드스루 상층부(22)는 금속벽(16)의 측벽에, 예를 들어 은 브레이징에 의해 밀착되어 있다. 밀착 부분의 치수는, 예를 들어 약 0.5㎜ 폭 정도이다. 마찬가지로, 내측 피드스루 하층부(20i)와 금속벽(16)의 접촉면도, 예를 들어 은 브레이징에 의해 밀착되어 있다.
도 20에 도시한 바와 같이, 외측 피드스루 하층부(20o)가 관통 구멍에 있어서 금속벽(16)에 접촉하지 않고 금속벽(16)을 관통하고 있다. 피드스루 하층부(20)의 저면은 도체 베이스 플레이트(200)에 접촉하고, 내측 피드스루 하층부(20i)의 측면이 금속벽(16)과 접촉하고 있다.
그 밖의 구성은 제1 실시 형태와 마찬가지이므로, 중복 설명은 생략한다.
(고주파용 단자 구조)
제3 실시 형태에 관한 고주파용 단자 구조에 따르면, 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍(34)의 내벽면 사이는 간극(공기층)(23)으로 되므로, 스트립 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제3 실시 형태에 관한 패키지의 제작 방법은 제1 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
(피드스루 구조)
도 21은 제3 실시 형태에 관한 패키지(1)의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성을 도시한다. 또한, 도 21의 V-V선을 따르는 모식적 단면 구조는 도 8과 마찬가지로 나타낸다.
도 21에 도시한 바와 같이, WL1－WL3＝2ΔL3이 성립된다. 전술한 바와 같이, 여기서 WL1은 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭을 나타내고, WL3은 평면에서 보면 금속벽(16)을 따르는 방향의 외측 피드스루 하층부(20o)의 폭을 나타낸다. 또한, 내측 피드스루 하층부(20i)와 금속벽(16) 사이의 횡방향 겹침 폭은 금속벽(16)과 외측 피드스루 하층부(20o) 사이에 공극이 존재하기 때문에, ΔL3보다도 작은 소정의 값을 갖는다.
제3 실시 형태에 관한 패키지(1)에 있어서는, 외측 피드스루 하층부(20o)가 금속벽(16)에 접촉하지 않고 금속벽(16)에 둘러싸이고, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 된다. 이로 인해, 스트립 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
또한, 제3 실시 형태에 관한 패키지(1)의 구성예에서는, 피드스루 상층부(22)의 두께 W2는 금속벽(16)의 두께 W1과 동일한 정도이거나, W1보다도 크게 형성해도 된다.
제3 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제4 실시 형태]
도 22의 (a) 내지 (d)는 제4 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 22의 (a)는 메탈 캡(10), 도 22의 (b)는 메탈 시일링(14a), 도 22의 (c)는 금속벽(16)을 도시한다. 도 22의 (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
제4 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성은 도 19와 마찬가지로 나타난다.
도 23은 도 19의 II-II선을 따르는 모식적 단면 구조에 상당하는 제4 실시 형태에 관한 패키지의 모식적 단면 구성을 도시한다.
도 22 내지 도 23에 도시한 바와 같이, 도체 베이스 플레이트(200)는 자리파기 가공부(40)를 구비하고, 피드스루 하층부(30)는 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 배치된다. 피드스루 하층부(30)는 외측 피드스루 하층부(30o)와 내측 피드스루 하층부(30i)를 갖는다.
외측 피드스루 하층부(30o)의 측벽과 관통 구멍(34)의 내벽 사이에는 간극(공기층)(23)이 형성되어 있다. 즉, 도 23에 도시한 바와 같이, 외측 피드스루 하층부(30o)는 금속벽(16)의 관통 구멍(34)에 접촉하지 않고, 금속벽(16)의 관통 구멍(34)과의 사이에 간극(공기층)(23)을 갖고 있다. 그 밖의 구성은 제3 실시 형태에 관한 패키지와 마찬가지이므로, 중복 설명은 생략한다.
제4 실시 형태에 따르면, 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200)를 사용함으로써, 자리파기 가공부(40) 내에 피드스루 하층부(30)를 배치할 수 있으므로, 피드스루 하층부(30)와 피드스루 상층부(22)로 이루어지는 볼록형 피드스루(25)와, 금속벽(16)의 위치 어긋남을 방지할 수 있다.
또한, 제4 실시 형태에 따르면, 금속벽(16)과 외측 피드스루 하층부(20o) 사이에 형성된 간극에 의해, 외측 피드스루 하층부(20o)가 관통 구멍(34)의 측면에 접촉하지 않는다. 이로 인해, 외측 피드스루 하층부(20o) 상의 입력 스트립 라인(19a)의 임피던스를 높게 유지할 수 있다. 또한, 금속벽(16)으로부터의 응력을 외측 피드스루 하층부(20o)가 받는 일이 없으므로, 외측 피드스루 하층부(20o)에 응력 크랙이 발생할 가능성이 저감된다.
(고주파용 단자 구조)
제4 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34) 내에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제4 실시 형태에 관한 패키지의 제작 방법은 제2 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제4 실시 형태에 따르면, 금속벽에 둘러싸인 부분, 즉 관통 구멍에 있어서, 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)으로 되므로, 신호 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 패키지를 얻을 수 있다.
제4 실시 형태에 따르면, 자리파기 가공부를 구비하는 도체 베이스 플레이트를 사용함으로써, 볼록형 피드스루와 금속벽의 위치 어긋남을 방지하여, 기밀성이 높은 패키지를 제공할 수 있다.
제4 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제5 실시 형태]
(패키지 구조)
도 24의 (a) 내지 (d)는 제5 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 24의 (a)는 메탈 캡(10), 도 24의 (b)는 메탈 시일링(14a), 도 24의 (c)는 금속벽(16)을 도시한다. 도 24의 (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
제5 실시 형태에 관한 패키지는, 도 24에 도시한 바와 같이 메탈 캡(10)과, 메탈 시일링(14a)과, 금속벽(16)과, 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a) 및 출력 스트립 라인(19b)을 구비한다. 피드스루 하층부(20)는 내측 피드스루 하층부(20i)와 외측 피드스루 하층부(20o)를 갖는다. 패키지는 내측 피드스루 하층부(20i) 상에 배치된 피드스루 상층부(22)를 더 구비한다.
도 24의 (d)에 도시한 바와 같이, 금속벽(16)의 내측에 배치되는 내측 피드스루 하층부(20i)와 피드스루 상층부(22)의 폭 WL1은 금속벽(16)의 관통 구멍(34)의 폭보다도 넓다. 또한, 내측 피드스루 하층부(20i)의 폭 WL1은 외측 피드스루 하층부(20o)의 폭의 WL2보다도 넓고, WL1－WL2＝2ΔL1이다. 내측 피드스루 하층부(20i)의 폭 WL1이 금속벽(16)의 관통 구멍(34)의 폭보다도 넓으므로, 내측 피드스루 하층부(20i)와 피드스루 상층부(22)를, 금속벽(16)의 측면에 접촉시킬 수 있어, 기밀성이 얻어진다.
내측 피드스루 하층부(20i)와 내측 피드스루 하층부(20i) 상에 배치된 피드스루 상층부(22)가 구성하는 적층부의 두께는 관통 구멍(34)의 높이보다도 크다. 따라서, 내측 피드스루 하층부(20i)와 피드스루 상층부(22)의 적층부의 단면은 관통 구멍(34)보다도 크다. 내측 피드스루 하층부(20i)와 피드스루 상층부(22)는 관통 구멍(34)의 개구 단부를 막도록, 금속벽(16)의 측면, 본 예에서는 내측면에 밀착되어, 기밀한 피드스루부가 형성된다.
또한, 도 26 및 도 29에 도시한 바와 같이, 관통 구멍(34) 내에 있어서, 입력 스트립 라인(19a)과 금속벽(16) 사이에는 간극을 구비한다. 입력 스트립 라인(19a)의 상면과 금속벽(16) 사이에 간극(공기층)(23)이 배치되므로, 입력 스트립 라인(19a)의 임피던스의 저하가 회피된다.
또한, 도 26, 도 27 및 도 29에 도시한 바와 같이, 관통 구멍(34) 내에 있어서, 출력 스트립 라인(19b)과 금속벽(16) 사이에는 간극을 구비한다. 출력 스트립 라인(19b)의 상면은 금속벽(16)과의 사이에 간극(공기층)(23)이 배치되므로, 출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
(평면 패턴 구성)
도 25는 제5 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성을 도시한다. 또한, 도 26은 도 25의 I-I선을 따르는 모식적 단면 구조를 도시한다. 도 25에 있어서, I-I선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 평행한 방향이 X축으로 나타나고, 또한 지면에 수직인 방향이 z축으로 나타나 있다.
또한, 도 27은 도 25의 II-II선을 따르는 모식적 단면 구조를 도시한다. 도 28은 도 25의 III-III선을 따르는 모식적 단면 구조를 도시한다. 또한, 도 29는 도 25의 IV-IV선을 따르는 모식적 단면 구조를 도시한다.
제5 실시 형태에 관한 패키지는, 도 24 내지 도 29에 도시한 바와 같이 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)과, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과, 피드스루 하층부(20) 상의 일부 및 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상의 일부에 배치된 피드스루 상층부(22)와, 출력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상에 배치된 단자(21aㆍ21b)를 구비한다. 금속벽(16)은 입력측과 출력측에 각각 관통 구멍(34)이 형성된다. 여기서, 피드스루 하층부(20)의 일부의 폭이 관통 구멍(34)의 폭보다도 크고, 피드스루 하층부(20)는 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착되어 있다. 또한 피드스루 상층부(22)의 폭이 관통 구멍(34)의 폭보다도 크고, 피드스루 상층부(22)는 금속벽(16)의 내측에서 금속벽(16)의 측면에 밀착되어 있다. 또한, 출력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과 관통 구멍(34)의 내벽 사이에는 간극(공기층)(23)이 형성되어 있다.
또한, 피드스루 상층부(22) 및 내측 피드스루 하층부(20i)는 금속벽(16)의 내측에 밀착되어 있다.
또한, 반도체 소자(24)는 도체 베이스 플레이트(200) 상에 배치되고, 또한 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)에 둘러싸여 있다.
또한, 도 24 내지 도 27에 도시한 바와 같이, 단자(21aㆍ21b)는 각각 일단부가 관통 구멍(34) 내에 배치되어 있다.
도 26, 도 27 및 도 29에 도시한 바와 같이, 제5 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍(34) 내에 있어서, 외측 피드스루 하층부(20o)가 금속벽(16)에 둘러싸여 있다.
도 26, 도 27 및 도 29에 도시한 바와 같이, 금속벽(16)과 피드스루 상층부(22)의 종방향 겹침 폭은 ΔL2로 나타난다. 또한, 도 24, 도 25 및 도 27에 도시한 바와 같이, 금속벽(16)과 내측 피드스루 하층부(20i)의 횡방향 겹침 폭은 ΔL1로 나타난다.
피드스루 상층부(22)는 금속벽(16)의 측벽에, 예를 들어 은 브레이징에 의해 밀착되어 있다. 밀착 부분의 치수는, 예를 들어 약 0.5㎜ 폭 정도이다. 마찬가지로, 내측 피드스루 하층부(20i)ㆍ내측 피드스루 하층부(20o)와 금속벽(16)의 접촉면도, 예를 들어 은 브레이징에 의해 밀착되어 있다.
도 24 내지 도 27에 도시한 바와 같이, 외측 피드스루 하층부(20o)가 관통 구멍에 있어서 금속벽(16)을 관통하고 있다. 피드스루 하층부(20)의 저면은 도체 베이스 플레이트(200)에 접촉하고, 내측 피드스루 하층부(20i)ㆍ외측 피드스루 하층부(20o)의 측면이 금속벽(16)과 접촉하고 있다.
또한, 제5 실시 형태에 관한 패키지(1)는 금속벽(16)의 입력측에 있어서 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)과, 금속벽(16)의 출력측에 있어서 피드스루 하층부(20) 상에 배치된 출력 스트립 라인(19b)을 구비한다.
제5 실시 형태에 관한 패키지는, 도 25 내지 도 26에 도시한 바와 같이 입력 스트립 라인(19a)에 접속된 RF 입력 단자(21a)와, 출력 스트립 라인(19b)에 접속된 RF 출력 단자(21b)를 구비한다. RF 입력 단자(21a) 및 RF 출력 단자(21b)는 금속벽(16)의 입력부 및 출력부에 형성된 관통 구멍(34) 내에 각각 배치되어 있다.
또한, 피드스루 상층부(22)는 금속벽(16)의 내측에 배치되어, 상술한 바와 같이 금속벽(16)의 내측에 있어서, 금속벽(16)의 측면에 밀착된다.
또한, 도 26 및 도 27에 도시한 바와 같이, 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)의 상면과 금속벽(16) 사이에 간극(공기층)(23)이 배치되므로, 입력 스트립 라인(19a)의 임피던스의 저하가 회피된다.
또한, 도 26, 도 27 및 도 29에 도시한 바와 같이, 관통 구멍(34)에 있어서, 출력 스트립 라인(19b)의 상면과 금속벽(16) 사이에 간극(공기층)(23)이 배치되므로, 출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
또한, 제5 실시 형태에 관한 패키지(1)에 있어서, 피드스루 하층부(20)는 금속벽(16)의 내측에 배치되는 내측 피드스루 하층부(20i)와, 금속벽(16)의 관통 구멍(34)의 내측에 배치되는 외측 피드스루 하층부(20o)를 구비한다. 전술한 바와 같이, 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭 WL1은 외측 피드스루 하층부(20o)의 폭 WL2보다도 넓다.
또한, 제5 실시 형태에 관한 패키지(1)는 금속벽(16)에 둘러싸인 도체 베이스 플레이트(200) 상에 반도체 소자(24)에 인접하여 입력 회로 기판(26) 및 출력 회로 기판(28)이 배치된다. 입력 회로 기판(26) 상에 입력 정합 회로(17)가 배치되고, 출력 회로 기판(28) 상에 출력 정합 회로(18)가 배치된다. 반도체 소자(24)와 입력 정합 회로(17) 및 출력 정합 회로(18)는 본딩 와이어(12ㆍ14)에 의해 접속된다. 또한, 입력 스트립 라인(19a)과 입력 정합 회로(17)가 본딩 와이어(11)에 의해 접속되고, 출력 스트립 라인(19b)과 출력 정합 회로(18)가 본딩 와이어(15)에 의해 접속된다. 또한, 이들 요소는 반도체 장치로서는 필요하지만, 패키지(1)로서는 필수는 아니다.
(고주파용 단자 구조)
제5 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제5 실시 형태에 관한 패키지의 제작 방법은 제1 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
(피드스루 구조)
도 30은 제5 실시 형태에 관한 패키지(1)의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성을 도시한다. 또한, 도 31은 도 30의 V-V선을 따르는 모식적 단면 구조를 도시한다.
도 30에 도시한 바와 같이, WL1－WL2＝2ΔL1이 성립된다. 여기서, WL1은 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭을 나타내고, WL2는 평면에서 보면 금속벽(16)을 따르는 방향의 외측 피드스루 하층부(20o)의 폭을 나타내고, 또한 ΔL1은 평면에서 보면 내측 피드스루 하층부(20i)와 금속벽(16) 사이의 횡방향 겹침 폭을 나타낸다. 또한, 도 8에 있어서, ΔL2는 피드스루 상층부(22)와, 금속벽(16) 사이의 종방향 겹침 폭을 나타낸다.
제5 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면은 공기층(23)으로 된다. 이로 인해, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
제5 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
제5 실시 형태에 관한 패키지에 있어서는, 도 25 내지 도 31에 도시한 바와 같이 입력 스트립 라인(19a)에 접속된 RF 입력 단자(21a)와, 출력 스트립 라인(19b)에 접속된 RF 출력 단자(21b)를 구비한다. RF 입력 단자(21a) 및 RF 출력 단자(21b)는 금속벽(16)의 입력부와 출력측에 형성된 관통 구멍(34) 내에 각각 배치된다. 이로 인해, 도 25의 y축 방향의 패키지 치수를 제1 실시 형태에 비해, 짧게 할 수 있고, 또한 y축 방향의 도체 베이스 플레이트(200)의 치수도 짧게 할 수 있다. 이로 인해, 제5 실시 형태에 관한 패키지에 있어서는, 패키지의 점유 면적을 저감시킬 수 있어, 경량화, 저비용화에 기여할 수 있다.
제5 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제6 실시 형태]
도 32의 (a) 내지 (d)는 제6 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 32의 (a)는 메탈 캡(10), 도 32의 (b)는 메탈 시일링(14a), 도 32의 (c)는 금속벽(16)을 각각 도시한다. 도 32의 (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
제6 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성은 도 25와 마찬가지로 나타낸다.
도 33은 도 25의 I-I선을 따르는 모식적 단면 구조에 상당하는 제6 실시 형태에 관한 패키지의 모식적 단면 구성을 도시한다. 도 34는 도 25의 II-II선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조를 도시한다. 도 35는 도 25의 IV-IV선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조를 도시한다. 도 35에 있어서도 IV-IV선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 수직인 방향이 X축으로 나타나고, 또한 지면에 평행한 방향이 z축으로 나타나 있다.
제6 실시 형태에 관한 패키지(1)에 있어서는, 도 32 내지 도 35에 도시한 바와 같이 도체 베이스 플레이트(200)는 자리파기 가공부(40)를 구비하고, 내측 피드스루 하층부(30i)와 외측 피드스루 하층부(30o)를 갖는 피드스루 하층부(30)는 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 배치된다. 자리파기 가공부(40)의 자리파기 가공 깊이 ΔT는, 예를 들어 약 0.1㎜ 내지 0.5㎜ 정도이다. 그 밖의 구성은 제5 실시 형태에 관한 패키지와 마찬가지이므로, 중복 설명은 생략한다.
제6 실시 형태에 따르면, 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200)를 사용함으로써, 자리파기 가공부(40) 내에 피드스루 하층부(30)를 배치할 수 있다. 이로 인해, 피드스루 하층부(30)와 피드스루 상층부(22)로 이루어지는 볼록형 피드스루(25)와, 금속벽(16)의 위치 어긋남을 방지할 수 있다.
또한, 제6 실시 형태에 관한 패키지에 있어서는, 도 32 내지 도 35에 도시한 바와 같이, 입력 스트립 라인(19a)에 접속된 RF 입력 단자(21a)와, 출력 스트립 라인(19b)에 접속된 RF 출력 단자(21b)를 구비한다. RF 입력 단자(21a) 및 RF 출력 단자(21b)는 금속벽(16)의 입력부 및 출력부에 형성된 각각의 관통 구멍(34) 내에 배치된다. 이로 인해, 도 25의 y축 방향의 패키지 치수를 제1 실시 형태에 비해, 짧게 할 수 있고, 또한 y축 방향의 도체 베이스 플레이트(200)의 치수도 짧게 할 수 있다. 이로 인해, 제6 실시 형태에 관한 패키지에 있어서는, 패키지의 점유 면적을 저감시킬 수 있어, 경량화, 저비용화에 기여할 수 있다. 그 밖의 구성은 제2 실시 형태에 관한 패키지와 마찬가지이므로, 중복 설명은 생략한다.
(고주파용 단자 구조)
제6 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍(34)의 내벽 사이는 간극(공기층)(23)으로 된다. 이로 인해, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제6 실시 형태에 관한 패키지의 제작 방법은, 제2 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제6 실시 형태에 따르면, 금속벽에 둘러싸인 부분 관통 구멍에 있어서, 신호 라인의 상면과 관통 구멍의 내벽 사이에 간극(공기층)으로 되므로, 신호 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 패키지를 얻을 수 있다.
제6 실시 형태에 따르면, 자리파기 가공부를 구비하는 도체 베이스 플레이트를 사용함으로써, 볼록형 피드스루와 금속벽의 위치 어긋남을 방지하여, 기밀성이 높은 패키지를 제공할 수 있다.
또한, 제6 실시 형태에 관한 패키지에 따르면, RF 입력 단자 및 RF 출력 단자는 금속벽의 입력부 및 출력부에 형성된 각각의 관통 구멍 내에 배치되므로, y축 방향의 도체 베이스 플레이트의 치수를 짧게 할 수 있다. 이로 인해, 패키지의 점유 면적을 저감시킬 수 있어, 경량화, 저비용화에 기여할 수 있다.
또한, 제5 및 제6 실시 형태에 관한 패키지 및 그 고주파용 단자 구조에 있어서도, 제3 실시 형태 혹은 제4 실시 형태와 마찬가지로, 외측 피드스루 하층부(20o)가, 금속벽(16)에 접촉하고 있지 않은 구성을 적용해도 된다.
외측 피드스루 하층부(20o)의 측면이 관통 구멍(34)의 측면에 접촉하지 않으므로, 외측 피드스루 하층부(20o) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스를 높게 유지할 수 있다. 또한, 금속벽(16)으로부터의 응력을 외측 피드스루 하층부(20o)가 받는 일이 없어지므로, 외측 피드스루 하층부(20o)에 응력 크랙이 발생할 가능성이 저감된다.
제6 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제7 실시 형태]
도 36의 (a) 내지 (d)는 제7 실시 형태에 관한 패키지의 모식적 조감 구성을 도시한다. 도 36의 (a)는 메탈 캡(10), 도 36의 (b)는 메탈 시일링(14a), 도 36의 (c)는 금속벽(16)을 도시한다. 도 36의 (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
도 37은 제7 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성을 도시한다. 또한, 도 37의 I-I선을 따르는 모식적 단면 구조는 도 26과 마찬가지로 나타난다.
또한, 도 37의 II-II선을 따르는 모식적 단면 구조는 도 20과 마찬가지로 나타나고, 도 37의 III-III선을 따르는 모식적 단면 구조는 도 28과 마찬가지로 나타난다. 또한, 도 37의 IV-IV선을 따르는 모식적 단면 구조는 도 29와 마찬가지로 나타난다. 도 37에 있어서, I-I선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 평행한 방향이 X축으로 나타나고, 또한 지면에 수직인 방향이 z축으로 나타나 있다.
도 38은 제7 실시 형태에 관한 패키지(1)의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성을 도시한다. 또한, 도 38의 V-V선을 따르는 모식적 단면 구조는 도 31과 마찬가지로 나타난다.
도 38에 도시한 바와 같이, WL1－WL3＝2ΔL3이 성립된다. 여기서, WL1은 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭을 나타내고, WL3은 평면에서 보면 금속벽(16)을 따르는 방향의 외측 피드스루 하층부(20o)의 폭을 나타낸다. 또한, 내측 피드스루 하층부(20i)와 금속벽(16) 사이의 횡방향 겹침 폭은 금속벽(16)과 외측 피드스루 하층부(20o) 사이에 공극이 존재하기 때문에, ΔL3보다도 작은 소정의 값을 갖는다. 또한, 도 38에 있어서, ΔL2는 피드스루 상층부(22)와, 금속벽(16) 사이의 종방향 겹침 폭을 나타낸다.
제7 실시 형태에 관한 패키지는, 도 36 내지 도 38에 도시한 바와 같이 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)과, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과, 피드스루 하층부(20) 상의 일부 및 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상의 일부에 배치된 피드스루 상층부(22)와, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상에 배치된 단자(21aㆍ21b)를 구비한다. 금속벽(16)은 입력측 및 출력측에 각각 관통 구멍(34)이 형성되어 있다. 피드스루 하층부(20)는 내측 피드스루 하층부(20i)와 외측 피드스루 하층부(20o)를 갖는다. 여기서, 피드스루 하층부(20)의 일부가 관통 구멍(34)보다 크고, 피드스루 하층부(20)는 금속벽(16)의 측면에 밀착된다. 또한 피드스루 상층부(22)가 관통 구멍(34)보다 크고, 피드스루 상층부(22)는 금속벽(16)의 측면에 밀착된다. 또한, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과 관통 구멍(34) 내벽 사이에는 공기층(23)이 형성되어 있다.
또한, 제7 실시 형태에 관한 패키지(1)에 있어서, 피드스루 상층부(22) 및 내측 피드스루 하층부(20i)는 금속벽(16)의 내측에 밀착되어 있다.
또한, 반도체 소자(24)는 도체 베이스 플레이트(200) 상에 배치되고, 또한 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)에 둘러싸인다.
또한, 도 36 내지 도 38에 도시한 바와 같이, 단자(21aㆍ21b)의 일단부는 관통 구멍(34) 내에 배치되어 있다.
또한, 제7 실시 형태에 관한 패키지(1)에 있어서는, 외측 피드스루 하층부(20o)의 측벽과 관통 구멍(34)의 내벽 사이에는 간극(공기층)(23)이 형성되어 있다. 즉, 도 20에 도시되는 제3 실시 형태와 마찬가지로, 제7 실시 형태에 관한 패키지(1)에 있어서는, 외측 피드스루 하층부(20o)는 금속벽(16)의 관통 구멍(34)에 접촉하지 않고, 금속벽(16)의 관통 구멍(34) 사이에 공기층(23)을 갖고 있다.
(고주파용 단자 구조)
제7 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍(34)의 내벽 사이는 간극(공기층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제7 실시 형태에 관한 패키지의 제작 방법은 제1 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제7 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 된다. 이로 인해, 신호 라인의 임피던스의 저하가 회피된다.
제7 실시 형태에 관한 패키지(1)에 있어서는, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
제7 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제8 실시 형태]
도 39의 (a) 내지 (d)는 제8 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 39의 (a)는 메탈 캡(10), 도 39의 (b)는 메탈 시일링(14a), 도 39의 (c)는 금속벽(16)을 각각 도시한다. 도 39의 (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다.
제8 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성은 도 37과 마찬가지로 나타난다. 또한, 도 37의 I-I선을 따르는 모식적 단면 구조는 도 33과 마찬가지로 나타난다.
또한, 도 37의 II-II선을 따르는 모식적 단면 구조는 도 23과 마찬가지로 나타나고, 도 37의 III-III선을 따르는 모식적 단면 구조는 도 28과 마찬가지로 나타난다. 또한, 도 37의 IV-IV선을 따르는 모식적 단면 구조는 도 35와 마찬가지로 나타난다.
제8 실시 형태에 관한 패키지(1)에 있어서는, 도 39에 도시한 바와 같이 도체 베이스 플레이트(200)는 자리파기 가공부(40)를 구비하고, 피드스루 하층부(30)는 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 배치된다.
제8 실시 형태에 관한 패키지(1)에 있어서는, 피드스루 하층부(30o)의 측벽과 관통 구멍(34)의 내벽 사이에는 간극(공기층)(23)이 형성되어 있다. 즉, 도 23에 도시되는 제4 실시 형태와 마찬가지로, 제8 실시 형태에 관한 패키지(1)에 있어서는, 외측 피드스루 하층부(30o)는 관통 구멍(34)의 내벽에 접촉하지 않고, 관통 구멍(34)의 내벽과의 사이에 간극(공기층)(23)을 갖고 있다. 그 밖의 구성은 제7 실시 형태에 관한 패키지와 마찬가지이므로, 중복 설명은 생략한다.
(고주파용 단자 구조)
제8 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제8 실시 형태에 관한 패키지의 제작 방법은 제2 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제8 실시 형태에 따르면, 금속벽에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서, 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층)으로 되므로, 신호 라인의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 패키지를 얻을 수 있다.
제8 실시 형태에 따르면, 자리파기 가공부를 구비하는 도체 베이스 플레이트를 사용함으로써, 볼록형 피드스루와 금속벽의 위치 어긋남을 방지하여, 기밀성이 높은 패키지를 제공할 수 있다.
또한, 제8 실시 형태에 관한 패키지에 따르면, RF 입력 단자 및 RF 출력 단자는 금속벽의 입력측과 출력측에 형성된 각각의 관통 구멍 내에 배치된다. 이로 인해, y축 방향의 도체 베이스 플레이트의 치수를 짧게 할 수 있다. 또한, 패키지의 점유 면적을 저감시킬 수 있어, 경량화, 저비용화에 기여할 수 있다.
관통 구멍에 있어서 외측 피드스루 하층부(20o)와 관통 구멍의 내벽 사이에 형성된 간극에 의해, 외측 피드스루 하층부(20o)가 관통 구멍(34)의 측면에 접촉하지 않으므로, 외측 피드스루 하층부(20o) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스를 높게 유지할 수 있다. 또한, 금속벽(16)으로부터의 응력을 외측 피드스루 하층부(20o)가 받는 일이 없으므로, 외측 피드스루 하층부(20o)에 응력 크랙이 발생할 가능성을 저감시킬 수 있다.
제8 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제9 실시 형태]
(패키지 구조)
도 40의 (a) 내지 (d)는 제9 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 40의 (a)는 메탈 캡(10), 도 40의 (b)는 메탈 시일링(14a), 도 40의 (c)는 금속벽(16)을 각각 도시한다. 도 40의 (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다. 피드스루 하층부(20)는 내측 피드스루 하층부(20i)와 외측 피드스루 하층부(20o)를 갖는다.
제9 실시 형태에 관한 패키지는, 도 40에 도시한 바와 같이 메탈 캡(10)과, 메탈 시일링(14a)과, 금속벽(16)과, 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a) 및 출력 스트립 라인(19b)과, 외측 피드스루 하층부(20o) 상에 배치된 피드스루 상층부(22)를 구비한다.
도 40의 (d)에 도시한 바와 같이, 금속벽(16)의 외측에 배치되는 외측 피드스루 하층부(20o)와 피드스루 상층부(22)의 폭 WL2은 금속벽(16)의 관통 구멍(34)의 폭보다도 넓다. 또한 외측 피드스루 하층부(20o)의 폭의 WL2는 내측 피드스루 하층부(20i)의 폭의 WL1 보다도 넓고, WL2-WL1＝2ΔL1이다. 외측 피드스루 하층부(20o)의 폭 WL2이 금속벽(16)의 관통 구멍(34)보다도 넓으므로, 외측 피드스루 하층부(20o)와 피드스루 상층부(22)는 금속벽(16)의 외측에서 금속벽(16)의 측면에 접촉할 수 있어, 기밀성이 얻어진다.
외측 피드스루 하층부(20o)와 외측 피드스루 하층부(20o) 상에 배치된 피드스루 상층부(22)가 구성하는 적층부의 두께는 관통 구멍(34)의 높이보다도 크다. 따라서, 외측 피드스루 하층부(20o)와 피드스루 상층부(22)의 적층부의 단면은 관통 구멍(34)보다도 크다. 외측 피드스루 하층부(20o)와 피드스루 상층부(22)는 관통 구멍(34)의 개구 단부를 막도록, 금속벽(16)의 측면, 본 예에서는 외측면에 밀착되어, 기밀한 피드스루부가 형성된다.
또한, 도 42, 도 43 및 도 45에 도시한 바와 같이, 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)과 금속벽(16) 사이에는 간극을 구비한다. 입력 스트립 라인(19a)의 상면과 금속벽(16) 사이에 간극(공기층, 혹은 반도체 장치에 있어서는 패키지 내에 충전된 불활성 가스의 층)(23)이 배치되므로, 입력 스트립 라인(19a)의 임피던스의 저하가 회피된다.
또한, 도 42 및 도 45에 도시한 바와 같이, 관통 구멍에 있어서, 출력 스트립 라인(19b)과 금속벽(16) 사이에는 간극을 구비한다. 출력 스트립 라인(19b)의 상면은 금속벽(16)과의 사이에 간극(공기층, 혹은 반도체 장치에 있어서는 패키지 내에 충전된 불활성 가스의 층)(23)이 배치되므로, 출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
입력 스트립 라인(19a) 및 출력 스트립 라인(19b)은 텅스텐, 금 도금, 동박 등에 의한 배선 패턴에 의해 형성되어 있다. 배선 패턴은 피드스루 하층부(20) 상에 배치되고, 배선 패턴 및 피드스루 하층부(20)는 금속벽(16)을 관통한다. 입력 스트립 라인(19a) 및 출력 스트립 라인(19b)의 폭과 두께는 내전력량과 피드스루 하층부(20)의 유전율 및 원하는 특성 임피던스의 값을 고려하여 결정된다.
(평면 패턴 구성)
도 41은 제9 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성을 도시한다. 또한, 도 42는 도 41의 I-I선을 따르는 모식적 단면 구조를 도시한다. 또한, 도 43은 도 41의 II-II선을 따르는 모식적 단면 구조를 도시한다. 도 44는 도 41의 III-III선을 따르는 모식적 단면 구조를 도시한다. 또한, 도 45는 도 41의 IV-IV선을 따르는 모식적 단면 구조를 도시한다. 도 41에 있어서, I-I선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 평행한 방향이 X축으로 나타나고, 또한 지면에 수직인 방향이 z축으로 나타나 있다.
제9 실시 형태에 관한 패키지는, 도 40 내지 도 45에 도시한 바와 같이 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)과, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과, 피드스루 하층부(20) 상의 일부 및 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상의 일부에 배치된 피드스루 상층부(22)와, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상에 배치된 단자(21aㆍ21b)를 구비한다. 금속벽(16)은 입력측과 출력측에 각각 관통 구멍(34)이 형성되어 있다. 여기서, 피드스루 하층부(20)의 일부가 관통 구멍(34)의 폭보다 크고, 피드스루 하층부(20)는 금속벽(16)의 외측에 있어서 금속벽(16)의 측면에 밀착되어 있다. 또한, 피드스루 상층부(22)가 관통 구멍(34)의 폭보다 크고, 피드스루 상층부(22)는 금속벽(16)의 외측에 있어서 금속벽(16) 측면에 밀착되어 있다. 또한, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과 관통 구멍(34)의 내벽 사이에는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)이 형성되어 있다.
또한, 피드스루 상층부(22) 및 외측 피드스루 하층부(20o)는 금속벽(16)의 외측에 밀착되어 있다.
또한, 반도체 소자(24)는 도체 베이스 플레이트(200) 상에 배치되고, 또한 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)에 둘러싸인다.
또한, 도 41, 도 42, 도 46 및 도 47에 도시한 바와 같이, 단자(21aㆍ21b)는 관통 구멍(34)의 외부에 배치되어 있다.
제9 실시 형태에 관한 패키지(1)는, 도 40 내지 도 45에 도시한 바와 같이 피드스루 상층부(22)가, 금속벽(16)의 외측에 배치되어, 금속벽(16)의 외벽에 있어서, 금속벽(16)의 측벽에 밀착되어 있다.
도 40 내지 도 45에 도시한 바와 같이, 제9 실시 형태에 관한 패키지(1)에 있어서는, 내측 피드스루 하층부(20i)가 금속벽(16)에 둘러싸여 있고, 즉 측 피드스루 하층부(20i)가 관통 구멍(34) 내에 위치하고 있다.
도 40 내지 도 45에 도시한 바와 같이, 금속벽(16)과 피드스루 상층부(22)의 종방향 겹침 폭은 ΔL2로 나타난다. 또한, 도 40 내지 도 45에 도시한 바와 같이, 금속벽(16)과 외측 피드스루 하층부(20o)의 횡방향 겹침 폭은 ΔL1로 나타난다.
피드스루 상층부(22)는 금속벽(16)의 측벽에, 예를 들어 은 브레이징에 의해 밀착되어 있다. 밀착 부분의 치수는, 예를 들어 약 0.5㎜ 폭 정도이다. 마찬가지로, 내측 피드스루 하층부(20i)ㆍ외측 피드스루 하층부(20o)와 금속벽(16)의 접촉면도, 예를 들어 은 브레이징에 의해 밀착되어 있다.
도 40 내지 도 45에 도시한 바와 같이, 내측 피드스루 하층부(20i)가 금속벽(16)을 관통하고 있다. 피드스루 하층부(20)의 저면은, 도체 베이스 플레이트(200)에 접촉하고, 피드스루 하층부(20)의 측면이 금속벽(16)과 접촉하고 있다.
또한, 제9 실시 형태에 관한 패키지(1)는 금속벽(16)의 입력측에 있어서, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)과, 금속벽(16)의 출력측에 있어서, 피드스루 하층부(20) 상에 배치된 출력 스트립 라인(19b)을 구비한다.
또한, 피드스루 상층부(22)는 금속벽(16)의 외측에 배치되고, 상술한 바와 같이 금속벽(16)의 외측에 있어서, 금속벽(16)의 외측에 밀착된다.
또한, 도 42 및 도 45에 도시한 바와 같이, 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)과 금속벽(16) 사이에는 간극을 구비한다. 입력 스트립 라인(19a)의 상면과 관통 구멍(34)의 내벽 사이에 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)이 배치되므로, 입력 스트립 라인(19a)의 임피던스의 저하가 회피된다.
또한, 도 42, 도 43 및 도 45에 도시한 바와 같이, 관통 구멍(34)에 있어서, 출력 스트립 라인(19b)과 금속벽(16) 사이에는 간극을 구비한다. 출력 스트립 라인(19b)의 상면은 금속벽(16)과의 사이에 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)이 배치되므로, 출력 스트립 라인(19b)의 임피던스의 저하가 회피된다.
또한, 제9 실시 형태에 관한 패키지(1)에 있어서, 피드스루 하층부(20)는 금속벽(16)의 내측 및 관통 구멍(34) 내에 배치되는 내측 피드스루 하층부(20i)와, 금속벽(16)의 외측에 배치되는 외측 피드스루 하층부(20o)를 구비한다. 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭 WL1은 외측 피드스루 하층부(20o)의 폭 WL2보다도 좁다.
또한, 제9 실시 형태에 관한 패키지(1)는 금속벽(16)에 둘러싸인 도체 베이스 플레이트(200) 상에 반도체 소자(24)에 인접하여 입력 회로 기판(26) 및 출력 회로 기판(28)이 배치된다. 입력 회로 기판(26) 상에는 입력 정합 회로(17)가 배치되고, 출력 회로 기판(28) 상에는 출력 정합 회로(18)가 배치된다. 반도체 소자(24)와 입력 정합 회로(17) 및 출력 정합 회로(18)는 본딩 와이어(12ㆍ14)에 의해 접속된다. 또한, 입력 스트립 라인(19a)과 입력 정합 회로(17) 사이가 본딩 와이어(11)에 의해 접속되고, 출력 스트립 라인(19b)과 출력 정합 회로(18) 사이가 본딩 와이어(15)에 의해 접속된다. 또한, 이들 요소는 반도체 장치로서는 필요하지만, 패키지(1)로서는 필수는 아니다.
또한, 제9 실시 형태에 관한 패키지(1)에 있어서, 금속벽(16) 상에 배치된 메탈 시일링(14a)과, 메탈 시일링(14a) 상에 배치된 메탈 캡(10)을 구비하고 있어도 된다.
(고주파용 단자 구조)
제9 실시 형태에 관한 패키지에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34) 내에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍(34)의 내벽의 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제9 실시 형태에 관한 패키지의 제작 방법은 제1 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
(피드스루 구조)
제9 실시 형태에 관한 패키지(1)의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성은 도 46에 도시한 바와 같이 나타난다. 또한, 도 46의 V-V선을 따르는 모식적 단면 구조는 도 47에 도시한 바와 같이 나타난다.
도 46에 도시한 바와 같이, WL2－WL1＝2ΔL1이 성립된다. 여기서, WL2는 평면에서 보면 금속벽(16)을 따르는 방향의 외측 피드스루 하층부(20o)의 폭, WL1은 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭, ΔL1은 평면에서 보면 외측 피드스루 하층부(20o)와 금속벽(16) 사이의 횡방향 겹침 폭을 나타낸다. 또한, 도 47에 있어서, ΔL2는 피드스루 상층부(22)와, 금속벽(16) 사이의 종방향 겹침 폭을 나타낸다.
제9 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍(34)의 개구 단부에 있어서, 외측 피드스루 하층부(20o)와 피드스루 상층부(22)가 금속벽(16)의 외측에 밀착하여, 기밀한 피드스루부가 형성된다.
제9 실시 형태에 관한 패키지(1)에 있어서는, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 벽면 사이는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)으로 되므로, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
또한, 제9 실시 형태에 관한 패키지(1)에 있어서는, 캐비티를 구성하는 금속벽(16)에 둘러싸인 부분의 y축 방향의 길이 a를 제1 내지 제8 실시 형태에 비해 단축할 수 있다. 이로 인해, 제1 내지 제8 실시 형태에 비해, TE111 모드에 있어서의 공동 공진 주파수의 값을 높게 설정 가능해, 보다 고주파 성능을 갖는다.
제9 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제10 실시 형태]
도 48의 (a) 내지 (d)는 제10 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 48의 (a)는 메탈 캡(10), 도 48의 (b)는 메탈 시일링(14a), 도 48의 (c)는 금속벽(16)을 각각 도시한다. 도 48의 (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다. 피드스루 하층부(30)는 내측 피드스루 하층부(30i)와 외측 피드스루 하층부(30o)를 갖는다.
제10 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성은 도 41과 마찬가지로 나타낸다. 도 49는 도 41의 I-I선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조를 도시한다. 도 50은 도 41의 II-II선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조를 도시한다. 도 51은 도 41의 IV-IV선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조를 도시한다.
제10 실시 형태에 관한 패키지(1)에 있어서는, 도체 베이스 플레이트(200)는, 도 48 내지 도 51에 도시한 바와 같이 자리파기 가공부(40)를 구비하고, 피드스루 하층부(30)는 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 배치된다. 자리파기 가공부(40)의 자리파기 가공 깊이 ΔT는, 예를 들어 약 0.1㎜ 내지 0.5㎜ 정도이다. 그 밖의 구성은 제9 실시 형태에 관한 패키지와 마찬가지이므로, 중복 설명은 생략한다.
제10 실시 형태에 따르면, 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200)를 사용함으로써, 자리파기 가공부(40) 내에 피드스루 하층부(30)를 배치할 수 있으므로, 피드스루 하층부(30)와 피드스루 상층부(22)로 이루어지는 볼록형 피드스루(25)와, 금속벽(16)의 위치 어긋남을 방지할 수 있다.
또한, 제10 실시 형태에 관한 패키지에 있어서도, 제1 내지 제8 실시 형태에 비해, TE111 모드에 있어서의 공동 공진 주파수의 값을 높게 설정 가능해, 보다 고주파 성능을 갖는다.
(고주파용 단자 구조)
제10 실시 형태에 관한 고주파용 단자 구조에 따르면, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)으로 되므로, 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 고주파용 단자 구조를 얻을 수 있다.
(패키지의 제작 방법)
제10 실시 형태에 관한 패키지의 제작 방법은 제2 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제10 실시 형태에 따르면, 금속벽에 둘러싸인 부분, 즉 관통 구멍에 있어서, 신호 라인의 상면과 관통 구멍의 내벽 사이는 금속벽과의 사이에 공기층으로 되므로, 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 패키지를 얻을 수 있다.
제10 실시 형태에 따르면, 자리파기 가공부를 구비하는 도체 베이스 플레이트를 사용함으로써, 볼록형 피드스루와 금속벽의 위치 어긋남을 방지하여, 기밀성이 높은 패키지를 제공할 수 있다.
도 52는 제9 내지 제10 실시 형태에 관한 패키지(1)의 캐비티 부분의 모식적 조감 구조를 도시한다. 제9 내지 제10 실시 형태에 관한 패키지(1)의 캐비티 부분은 금속벽(16)으로 둘러싸인 내부에 상당하고, 또한 X축 방향에 폭b, Y축 방향에 길이 a, Z축 방향에 높이 c의 각 치수를 갖는다.
도 53은 제9 내지 제10 실시 형태에 관한 패키지(1)의 캐비티 부분에 대응한 공동 공진기(100)의 모식적 조감 구조를 도시한다. 제9 내지 제10 실시 형태에 관한 패키지(1)의 캐비티 부분에 대응한 공동 공진기(100)는 길이 a, 폭 b, 높이 c의 각 치수를 갖는다. 이와 같은 공동 공진기(100)의 공동 공진 주파수로서, TE111 모드에 있어서의 공동 공진 주파수 fC는 fC＝v/2(1/a2＋1/b2＋1/c2)1/2로 나타난다. 여기서, v는 광의 속도를 나타낸다.
상기의 식으로부터, 캐비티의 사이즈 a×b×c를 작게 함으로써, 공동 공진 주파수 fC를 높게 설정할 수 있는 것을 알 수 있다. 제9 내지 제10 실시 형태에 관한 패키지(1)에 있어서, Y축 방향의 길이 a를 단축할 수 있다.
제10 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제11 실시 형태]
도 54의 (a) 내지 (d)는 제11 실시 형태에 관한 패키지의 모식적 조감 구성을 도시한다. 도 54의 (a)는 메탈 캡(10), 도 54의 (b)는 메탈 시일링(14a), 도 54의 (c)는 금속벽(16)을 각각 도시한다. 도 54의 (d)는 도체 베이스 플레이트(200), 피드스루 하층부(20), 피드스루 하층부(20) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다. 피드스루 하층부(20)는 내측 피드스루 하층부(20i)와 외측 피드스루 하층부(20o)를 갖는다.
도 55는 제11 실시 형태에 관한 패키지의 모식적 평면 패턴 구성을 도시한다. 또한, 도 55의 I-I선을 따르는 모식적 단면 구조는 도 42와 마찬가지로 나타난다.
또한, 도 55의 II-II선을 따르는 모식적 단면 구조는, 도 20에 있어서, 부호 20i와 부호 20o의 표시를 교환한 도면과 마찬가지로 나타나고, 도 55의 III-III선을 따르는 모식적 단면 구조는 도 44와 마찬가지로 나타난다. 또한, 도 55의 IV-IV선을 따르는 모식적 단면 구조는 도 45와 마찬가지로 나타난다. 도 55에 있어서, I-I선의 연신되는 방향이 y축으로 나타나고, y축에 수직이고 또한 지면에 평행한 방향이 X축으로 나타나고, 지면에 수직인 방향이 z축으로 나타나 있다.
도 56은 제11 실시 형태에 관한 패키지(1)의 출력 단자 근방의 피드스루 구조의 확대된 모식적 평면 패턴 구성을 도시한다. 또한, 도 56의 V-V선을 따르는 모식적 단면 구조는 도 43과 마찬가지로 나타난다.
도 56에 도시한 바와 같이, WL2－WL3＝2ΔL3이 성립된다. 여기서, WL2는 평면에서 보면 금속벽(16)을 따르는 방향의 외측 피드스루 하층부(20o)의 폭을 나타내고, WL3은 평면에서 보면 금속벽(16)을 따르는 방향의 내측 피드스루 하층부(20i)의 폭을 나타낸다. 또한, 내측 피드스루 하층부(20i)와 금속벽(16) 사이의 횡방향 겹침 폭은 금속벽(16)과 외측 피드스루 하층부(20o) 사이에 공극이 존재하므로, ΔL3보다도 작은 소정의 값을 갖는다. 또한, 도 43에 있어서, ΔL2는 피드스루 상층부(22)와, 금속벽(16) 사이의 종방향 겹침 폭을 나타낸다.
제11 실시 형태에 관한 패키지는, 도 54 내지 도 56에 도시한 바와 같이 도체 베이스 플레이트(200)와, 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)과, 도체 베이스 플레이트(200) 상에 배치된 피드스루 하층부(20)와, 피드스루 하층부(20) 상에 배치된 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과, 피드스루 하층부(20) 상의 일부 및 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상의 일부에 배치된 피드스루 상층부(22)와, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 상에 배치된 단자(21aㆍ21b)를 구비한다. 금속벽(16)은 입력부 및 출력측의 각각에 관통 구멍(34)이 형성되어 있다. 여기서, 피드스루 하층부(20)의 일부가 관통 구멍(34)보다 크고, 피드스루 하층부(20)는 금속벽(16) 측면에 밀착되어 있다. 또한, 피드스루 상층부(22)가 관통 구멍(34)보다 크고, 피드스루 상층부(22)는 금속벽(16) 측면에 밀착되어 있다. 그리고, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)과 관통 구멍(34) 내벽 사이에는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)이 형성되어 있다.
또한, 제11 실시 형태에 관한 패키지(1)에 있어서, 피드스루 상층부(22) 및 외측 피드스루 하층부(20o)는 금속벽(16)의 외측면에 밀착되어 있다.
또한, 반도체 소자(24)는 도체 베이스 플레이트(200) 상에 배치되고, 또한 도체 베이스 플레이트(200) 상에 배치된 금속벽(16)에 둘러싸인다.
또한, 도 54 내지 도 56에 도시한 바와 같이, 단자(21aㆍ21b)는 관통 구멍(34)의 외부에 배치되어 있다.
또한, 제11 실시 형태에 관한 패키지(1)에 있어서는, 관통 구멍(34)에 있어서, 피드스루 하층부(20i)의 측벽과 관통 구멍(34)의 내벽 사이에는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)이 형성되어 있다. 즉, 제11 실시 형태에 관한 패키지(1)에 있어서는, 내측 피드스루 하층부(20i)는 금속벽(16)의 관통 구멍(34)에 접촉하지 않고, 금속벽(16)의 관통 구멍(34)과의 사이에 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)을 갖고 있다.
관통 구멍(34)에 있어서, 금속벽(16)과 내측 피드스루 하층부(20i) 사이에 간극을 갖게 함으로써, 금속벽(16)이 관통 구멍(34)의 측면에 접촉하지 않게 되므로, 내측 피드스루 하층부(20i) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스를 높게 유지할 수 있다. 또한, 금속벽(16)으로부터의 응력을 내측 피드스루 하층부(20i)가 받는 일이 없으므로, 내측 피드스루 하층부(20i)에 응력 크랙이 발생할 가능성을 저감시킬 수 있다.
제11 실시 형태에 관한 패키지의 제작 방법은 제1 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
제11 실시 형태에 관한 패키지(1)에 있어서는, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍(34)에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)으로 되므로, 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
또한, 제11 실시 형태에 관한 패키지(1)에 있어서는, 캐비티를 구성하는 금속벽(16)에 둘러싸인 부분의 y축 방향의 길이 a를 제1 내지 제8 실시 형태에 비해 단축할 수 있다. 이로 인해, 제1 내지 제8 실시 형태에 비해, TE111 모드에 있어서의 공동 공진 주파수의 값을 높게 설정 가능해, 보다 고주파 성능을 갖는다.
제11 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
[제12 실시 형태]
도 57의 (a) 내지 (d)는 제12 실시 형태에 관한 패키지를 설명하는 모식적 조감 구성을 도시한다. 도 57의 (a)는 메탈 캡(10), 도 57의 (b)는 메탈 시일링(14a), 도 57의 (c)는 금속벽(16)을 각각 도시한다. 도 57의 (d)는 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200), 피드스루 하층부(30), 피드스루 하층부(30) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b) 및 피드스루 상층부(22)를 도시한다. 피드스루 하층부(30)는 내측 피드스루 하층부(30i)와 외측 피드스루 하층부(30o)를 갖는다.
제12 실시 형태에 관한 패키지(1)의 모식적 평면 패턴 구성은 도 55와 마찬가지로 나타난다. 도 55의 I-I선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조는 도 49와 마찬가지로 나타난다. 도 55의 II-II선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조는, 도 23에 있어서, 부호 30i와 부호 30o의 표시를 교환한 도면과 마찬가지로 나타난다. 또한, 도 55의 IV-IV선을 따르는 모식적 단면 구조에 상당하는 모식적 단면 구조는 도 51과 마찬가지로 나타난다.
제12 실시 형태에 관한 패키지(1)에 있어서는, 도체 베이스 플레이트(200)는, 도 57에 도시한 바와 같이 자리파기 가공부(40)를 구비하고, 피드스루 하층부(30)는 도체 베이스 플레이트(200)의 자리파기 가공부(40) 상에 배치된다. 자리파기 가공부(40)의 자리파기 가공 깊이 ΔT는, 예를 들어 약 0.1㎜ 내지 0.5㎜ 정도이다. 그 밖의 구성은 제11 실시 형태에 관한 패키지와 마찬가지이므로, 중복 설명은 생략한다.
제12 실시 형태에 따르면, 자리파기 가공부(40)를 구비하는 도체 베이스 플레이트(200)를 사용함으로써, 자리파기 가공부(40) 내에 피드스루 하층부(30)를 배치할 수 있으므로, 피드스루 하층부(30)와 피드스루 상층부(22)로 이루어지는 볼록형 피드스루(25)와, 금속벽(16)의 위치 어긋남을 방지할 수 있다.
제12 실시 형태에 관한 패키지의 제작 방법은 제2 실시 형태에 관한 패키지의 제작 방법과 마찬가지이므로, 중복 설명은 생략한다.
또한, 제12 실시 형태에 관한 패키지(1)에 있어서는, 피드스루 하층부(20i)의 측벽과 관통 구멍(34)의 내벽 사이는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)이 형성되어 있다. 즉, 제12 실시 형태에 관한 패키지(1)에 있어서는, 내측 피드스루 하층부(30i)는 금속벽(16)의 관통 구멍(34)에 접촉하지 않고, 금속벽(16)의 관통 구멍(34)과의 사이에 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)을 갖고 있다.
관통 구멍(34)에 있어서, 금속벽(16)과 내측 피드스루 하층부(30i) 사이에 간극을 갖게 함으로써, 금속벽(16)이 관통 구멍(34)의 측면에 접촉하지 않게 된다. 이로 인해, 내측 피드스루 하층부(30i) 상의 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 임피던스를 높게 유지할 수 있다. 또한, 금속벽(16)으로부터의 응력을 내측 피드스루 하층부(30i)가 받는 일이 없으므로, 내측 피드스루 하층부(30i)에 응력 크랙이 발생할 가능성을 저감시킬 수 있다.
제12 실시 형태에 관한 패키지(1)에 있어서는, 금속벽(16)에 둘러싸인 부분, 즉 관통 구멍에 있어서, 입력 스트립 라인(19a)ㆍ출력 스트립 라인(19b)의 신호 라인의 상면과 관통 구멍의 내벽 사이에는 간극(공기층, 반도체 장치에 있어서는 불활성 가스의 층)(23)으로 되므로, 임피던스의 저하가 회피된다. 그 결과, 임피던스 정합이 양호해 반사 손실이 억제되고, 또한 내전력성이 향상된 피드스루 구조를 얻을 수 있다.
또한, 제12 실시 형태에 관한 패키지에 있어서도, 제1 내지 제8 실시 형태에 비해, TE111 모드에 있어서의 공동 공진 주파수의 값을 높게 설정 가능해, 보다 고주파 성능을 갖는다.
제12 실시 형태에 따르면, 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지에 있어서, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 패키지를 제공할 수 있다.
이상에 설명한, 각각의 실시 형태에 따르면, 내전력을 손상시키는 일 없이 특성 임피던스를 50Ω으로 유지하는 마이크로파대의 반도체 장치에 사용하는 기밀성이 높은 패키지를 제공할 수 있다.
[그 밖의 실시 형태]
본 발명의 실시 형태를 설명하였지만, 이 실시 형태는 예로서 제시한 것이고, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능해, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이 실시 형태나 그 변형은 발명의 범위나 요지에 포함되는 동시에, 특허청구의 범위에 기재된 발명과 그 균등한 범위에 포함된다.
또한, 실시 형태에 관한 패키지에 탑재되는 반도체 장치로서는, FET, HEMT로 한정되지 않고, LDMOS(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)나 헤테로 접합 바이폴라 트랜지스터(HBT:Hetero-junction Bipolar Transistor) 등의 증폭 소자 등도 적용 가능하다.

Claims (9)

  1. 패키지로서,
    도체 베이스 플레이트와,
    상기 도체 베이스 플레이트 상에 배치된, 관통 구멍이 형성된 금속벽과,
    상기 도체 베이스 플레이트 상에 배치된 피드스루 하층부와,
    상기 피드스루 하층부 상에 배치된 배선 패턴과,
    상기 피드스루 하층부 상의 일부 및 상기 배선 패턴 상의 일부에 배치된 피드스루 상층부와,
    상기 배선 패턴 상에 배치된 단자를 구비하고,
    상기 피드스루 하층부의 일부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 하층부는 상기 금속벽의 내측에서 상기 금속벽의 측면에 밀착되고, 상기 피드스루 상층부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 상층부는 상기 금속벽의 내측에서 상기 금속벽의 측면에 밀착되고, 또한 상기 배선 패턴과 상기 관통 구멍의 내벽 사이에는 간극이 형성되어 있는 것을 특징으로 하는, 패키지.
  2. 제1항에 있어서,
    상기 피드스루 하층부의 측벽과 상기 관통 구멍의 내벽 사이에는 간극이 형성되어 있는 것을 특징으로 하는, 패키지.
  3. 제2항에 있어서,
    상기 단자는 상기 관통 구멍 내에서 상기 배선 패턴 상에 배치된 것을 특징으로 하는, 패키지.
  4. 제1항에 있어서,
    상기 도체 베이스 플레이트는 자리파기 가공된 자리파기 가공부를 구비하고, 상기 피드스루 하층부는 상기 도체 베이스 플레이트의 상기 자리파기 가공부 상에 배치된 것을 특징으로 하는, 패키지.
  5. 제1항에 있어서,
    상기 금속벽 상에 배치된 메탈 캡을 더 구비하는 것을 특징으로 하는, 패키지.
  6. 제5항에 있어서,
    상기 금속벽과 상기 메탈 캡 사이에 메탈 시일링을 더 구비하는 것을 특징으로 하는, 패키지.
  7. 도체 베이스 플레이트와, 상기 도체 베이스 플레이트 상에 배치된, 2개의 관통 구멍이 형성된 금속벽과, 상기 2개의 관통 구멍의 각각에 배치된 2개의 피드스루부를 갖는 패키지로서,
    상기 2개의 피드스루부의 각각은,
    상기 도체 베이스 플레이트 상에 배치된 피드스루 하층부와,
    상기 피드스루 하층부 상에 배치된 배선 패턴과,
    상기 피드스루 하층부 상의 일부 및 상기 배선 패턴 상의 일부에 배치된 피드스루 상층부와,
    상기 배선 패턴 상에 배치된 단자를 구비하고,
    상기 피드스루 하층부의 일부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 하층부는 상기 금속벽의 내측에서 상기 금속벽의 측면에 밀착되고, 상기 피드스루 상층부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 상층부는 상기 금속벽의 내측에서 상기 금속벽의 측면에 밀착되고, 또한 상기 배선 패턴과 상기 관통 구멍의 내벽 사이에는 간극이 형성되어 있는 것을 특징으로 하는, 패키지.
  8. 패키지로서,
    도체 베이스 플레이트와,
    상기 도체 베이스 플레이트 상에 배치된, 관통 구멍이 형성된 금속벽과,
    상기 도체 베이스 플레이트 상에 배치된 피드스루 하층부와,
    상기 피드스루 하층부 상에 배치된 배선 패턴과,
    상기 피드스루 하층부 상의 일부 및 상기 배선 패턴 상의 일부에 배치된 피드스루 상층부와,
    상기 배선 패턴 상에 배치된 단자를 구비하고,
    상기 피드스루 하층부의 일부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 하층부는 상기 금속벽의 외측에서 상기 금속벽의 측면에 밀착되고, 상기 피드스루 상층부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 상층부는 상기 금속벽의 외측에서 상기 금속벽의 측면에 밀착되고, 또한 상기 배선 패턴과 상기 관통 구멍의 내벽 사이에는 간극이 형성되어 있는 것을 특징으로 하는, 패키지.
  9. 도체 베이스 플레이트와, 상기 도체 베이스 플레이트 상에 배치된, 2개의 관통 구멍이 형성된 금속벽과, 상기 2개의 관통 구멍의 각각에 배치된 2개의 피드스루부를 갖는 패키지로서,
    상기 2개의 피드스루부의 각각은,
    상기 도체 베이스 플레이트 상에 배치된 피드스루 하층부와,
    상기 피드스루 하층부 상에 배치된 배선 패턴과,
    상기 피드스루 하층부 상의 일부 및 상기 배선 패턴 상의 일부에 배치된 피드스루 상층부와,
    상기 배선 패턴 상에 배치된 단자를 구비하고,
    상기 피드스루 하층부의 일부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 하층부는 상기 금속벽의 외측에서 상기 금속벽의 측면에 밀착되고, 상기 피드스루 상층부의 폭이 상기 관통 구멍의 폭보다 크고, 상기 피드스루 상층부는 상기 금속벽의 외측에서 상기 금속벽의 측면에 밀착되고, 또한 상기 배선 패턴과 상기 관통 구멍의 내벽 사이에는 간극이 형성되어 있는 것을 특징으로 하는, 패키지.



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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109863590B (zh) * 2016-10-24 2023-11-17 三菱电机株式会社 半导体装置
WO2018123064A1 (ja) * 2016-12-29 2018-07-05 三菱電機株式会社 半導体装置
KR102582702B1 (ko) * 2021-10-22 2023-09-25 서강대학교산학협력단 그라운드를 제공하는 초광대역 칩 인터커넥트 구조체
TW202407897A (zh) * 2022-08-04 2024-02-16 創世電股份有限公司 半導體功率元件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897320A (ja) * 1994-09-28 1996-04-12 Shinko Electric Ind Co Ltd 電子部品用メタルパッケージ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238823A (ja) * 1998-02-23 1999-08-31 Toshiba Corp 半導体パッケージ
JP4522010B2 (ja) * 2001-03-16 2010-08-11 京セラ株式会社 入出力端子および半導体素子収納用パッケージおよび半導体装置
JP3829839B2 (ja) * 2003-11-14 2006-10-04 三菱電機株式会社 高周波パッケージ
JP4836760B2 (ja) * 2006-11-28 2011-12-14 京セラ株式会社 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置
US8637873B2 (en) * 2010-11-18 2014-01-28 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897320A (ja) * 1994-09-28 1996-04-12 Shinko Electric Ind Co Ltd 電子部品用メタルパッケージ

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