以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
<半導体装置の回路構成>
図1は、本発明の一実施の形態の半導体装置を構成する半導体チップ(半導体装置)CP1の平面レイアウト図であり、半導体チップCP1に形成された回路ブロックなどのレイアウトの一例が示されている。
本実施の形態の半導体装置を構成する半導体チップCP1は、発振回路が形成(内蔵)されている半導体チップである。また、発振回路以外の回路も、半導体チップCP1に形成(内蔵)されている。
具体的に説明すると、半導体チップCP1は、矩形状の平面形状を有しており、図1に示されるように、発振回路(後述の発振回路OSに対応)が形成された発振回路領域OS1を有している。更に、半導体チップCP1は、発振回路以外の回路が形成された領域を有している。例えば、半導体チップCP1は、RAM(Random Access Memory)が形成されたRAM領域RAM1と、論理回路(ロジック回路)が形成された論理回路領域LOG1と、フラッシュメモリ(不揮発性メモリ)が形成されたフラッシュメモリ領域FLA1とを有している。更に、半導体チップCP1は、AD/DAコンバータ(交流−直流/直流−交流コンバータ)が形成されたAD/DA領域AD1と、I/F回路が形成されたI/F回路領域IF1と、電源回路が形成された電源回路領域PC1とを有している。また、半導体装置CP1の表面の周辺部(外周部)には、半導体装置CP1の表面の四辺(辺S1,S2,S3,S4)に沿って複数のパッド電極PDが形成(配置、配列)されている。各パッド電極PDは、半導体装置CP1の内部配線層を介して、発振回路領域OS1、RAM領域RAM1、論理回路領域LOG1、フラッシュメモリ領域FLA1、AD/DA領域AD1、I/F回路領域IF1、電源回路領域PC1(の各回路)などと、電気的に接続されている。
本実施の形態の半導体チップCP1は、発振回路を有する半導体チップであり、発振回路を有することが必須であるが、発振回路以外の回路については、必要に応じて変更可能である。
<発振回路の構成>
図2は、本実施の形態の半導体チップCP1が有する発振回路OSを示す回路図である。図3は、発振部4の発振信号(周波数F)と、スイッチSW1のオン・オフの切換と、容量C1の電圧(充電電圧)Vbの関係を模式的に示す説明図である。
図2に示される発振回路OSは、電圧−電流変換部2と、電圧生成部3と、発振部4とを有している。この発振回路OSが、上記半導体チップCP1内に形成(内蔵)されている。
電圧−電流変換部(電圧−電流変換回路部)2は、基準抵抗Rstを利用して電圧(入力電圧、基準電圧)を電流(出力電流、基準電流)に変換する回路(回路部)である。具体的には、電圧−電流変換部2のオペアンプOP1に基準電圧Vaが入力されると、基準電圧Vaが基準抵抗Rstに印加されることによって基準電流Iref(ここでIref=Va/R1、但しR1は基準抵抗Rstの抵抗値)が生成され、複数個のトランジスタで構成されたカレントミラー回路5で基準電流IrefがN倍に増幅されて電流(ミラー電流)N・Irefとなって、電圧−電流変換部2から出力される。ここで、電流N・Irefは、基準電流IrefのN倍の電流に対応している。また、基準抵抗Rstは、電圧−電流変換部2において、電圧(ここでは基準電圧Va)を電流(ここでは基準電流Iref)に変換する抵抗とみなすことができる。
電圧生成部3は、電圧−電流変換部2からの入力電流(ここでは電流N・Iref)と、発振部4の発振周波数に応じて電圧を生成する回路(回路部)である。具体的には、電圧−電流変換部2から出力された電流N・Irefは、電圧生成部3のスイッチSW1に入力される。スイッチSW1は、容量C1と、スイッチSW2と、スイッチSW3とにつながっており、スイッチSW1を制御するスイッチ制御信号7により、発振部4の発振周波数Fに対して1/Fの時間だけスイッチSW1がオン(導通)されるようになっている。スイッチSW1をオンする直前にスイッチSW2がオンされて容量C1は放電されており(放電状態の容量C1の充電電圧は0Vとなっている)、その後スイッチSW2がオフされた状態でスイッチSW1がオンされることで、スイッチSW1を介して容量C1に流れ込む電流N・Irefにより、容量C1の充電が開始される。すなわち、スイッチSW1が1/Fの時間、オンされると、入力された電流N・Irefによって容量C1が充電される。1/Fの時間だけ電流N・Irefによって充電されると、容量C1の電圧(充電電圧)は電圧(充電電圧)Vbとなる。1/Fの時間だけ電流N・Irefによって容量C1を充電した後、スイッチSW1がオフされ、今度はスイッチSW3がオンされる。スイッチSW3がオンされると、容量C1の電圧(充電電圧)VbがオペアンプOP2に入力される。オペアンプOP2には、基準電圧Vrefも入力されており、入力された電圧Vbと基準電圧Vrefとの電圧差(差分)を増幅した電圧Vcを出力する。
発振部4は、電圧生成部3からの入力電圧(ここでは電圧Vc)に応じた周波数で発振する発振部(発振回路部)である。具体的には、電圧生成部3(のオペアンプOP2)から出力された電圧VcがVCO(Voltage controlled Oscillator:電圧制御発振器)8に入力され、VCO8は、この入力電圧(ここでは電圧Vc)に応じた周波数(発振周波数)Fで発振信号を出力する(すなわち発振する)。VCO8は、電圧で発振周波数を制御する発振器であり、VCOに入力する電圧Vcが変化すると、それに応じてVCOが出力する発振信号の周波数Fも変化する。
発振部4は、発振信号(周波数Fの発振信号)を出力するとともに、周波数フィードバック信号も出力する。周波数フィードバック信号は、制御回路(図示せず)を介して、スイッチ制御信号7に変換され、このスイッチ制御信号7が、電圧生成部3のスイッチSW1を制御する。具体的には、発振部4の発振周波数(発振部4が出力する発振信号の周波数)がFのとき、スイッチSW1のオンされる時間が1/Fとなるように、スイッチSW1を制御する。
発振部4(のVCO8)の発振周波数Fが安定している安定状態においては、電圧生成部3のスイッチSW1がオンされる時間は1/Fであるため、容量C1は、1/Fの時間だけ電流N・Irefによって充電されて、容量C1の電圧(充電電圧)は電圧Vbとなり、この電圧Vbが電圧生成部3のオペアンプOP2に入力される。オペアンプOP2への入力電圧が電圧VbのときにオペアンプOP2は電圧Vcを出力し、発振部4は、オペアンプOP2からの入力電圧Vcを受けて、周波数Fの発振信号を出力する。このため、発振部4(のVCO8)の発振周波数Fが安定している安定状態では、常に電圧Vcによって発振部4(のVCO8)が制御されるため、発振部4(のVCO8)は周波数Fの発振信号を安定して出力することができる。
しかしながら、発振部4(のVCO8)の発振周波数が、何らかの要因により変動してしまう場合がある。すなわち、発振部4(のVCO8)の発振周波数が、何らかの要因により、周波数Fよりも大きくなったり、あるいは小さくなってしまう場合がある。
発振部4(のVCO8)の発振周波数が周波数Fよりも増加してF+ΔF(ここで、周波数Fからの増加分をΔFとしている)になったとする。このとき、発振部4が出力する周波数フィードバック信号も変化し、これに応じてスイッチSW1を制御するスイッチ制御信号7も変化するため、電圧生成部3のスイッチSW1がスイッチ制御信号によってオンされる時間は、1/(F+ΔF)となり、1/Fよりも短くなる。このため、容量C1は、1/Fよりも短い1/(F+ΔF)の時間だけ電流N・Irefによって充電されることになるため、容量C1の電圧(充電電圧)は、電圧Vbよりも小さな電圧Vb−ΔVb(ここで、電圧Vbからの減少分を−ΔVbとしている)となる。このため、スイッチSW3がオンされると容量C1の電圧(充電電圧)Vb−ΔVbがオペアンプOP2に入力され、オペアンプOP2は、入力電圧がVbよりも小さなVb−ΔVbであったことを受けて、電圧Vcよりも小さな電圧Vc−ΔVc(ここで、電圧Vcからの減少分を−ΔVcとしている)を出力することになる。従って、発振部4(のVCO8)には、電圧Vcよりも小さな電圧Vc−ΔVcが入力されることになるため、発振部4(のVCO8)の発振周波数は減少する。これにより、発振部4(のVCO8)の発振周波数が、F+ΔFから減少して、周波数Fに戻ることになる。
また、発振部4(のVCO8)の発振周波数が周波数Fよりも減少してF−ΔF(ここで、周波数Fからの減少分を−ΔFとしている)になったとする。このとき、発振部4が出力する周波数フィードバック信号も変化し、これに応じてスイッチSW1を制御するスイッチ制御信号7も変化するため、電圧生成部3のスイッチSW1がスイッチ制御信号によってオンされる時間は、1/(F−ΔF)となり、1/Fよりも長くなる。このため、容量C1は、1/Fよりも長い1/(F−ΔF)の時間だけ電流N・Irefによって充電されることになるため、容量C1の電圧(充電電圧)は、電圧Vbよりも大きな電圧Vb+ΔVb(ここで、電圧Vbからの増加分をΔVbとしている)となる。このため、スイッチSW3がオンされると容量C1の電圧(充電電圧)Vb+ΔVbがオペアンプOP2に入力され、オペアンプOP2は、入力電圧がVbよりも大きなVb+ΔVbであったことを受けて、電圧Vcよりも大きな電圧Vc+ΔVc(ここで、電圧Vcからの増加分をΔVcとしている)を出力することになる。従って、発振部4(のVCO8)には、電圧Vcよりも大きな電圧Vc+ΔVcが入力されることになるため、発振部4(のVCO8)の発振周波数は増加する。これにより、発振部4(のVCO8)の発振周波数が、F−ΔFから増加して、周波数Fに戻ることになる。
VCO8の発振周波数が常に安定しているのであれば、VCO8に基準電圧(定電圧)を入力して常に同じ周波数を発振させるようにすればよいが、実際には、様々な要因でVCO8の発振周波数が変動してしまう虞がある。このため、本実施の形態では、電圧生成部3において、電圧−電流変換部2からの入力電流と発振部4の発振周波数に応じて電圧を生成し、生成した電圧を発振部(発振回路部)4に入力して、それに応じた周波数で発振部4が発振するようにしている。電圧生成部3で生成される電圧は、発振部4の発振周波数に応じて制御されており、電圧生成部3で生成された電圧に応じて発振部4の発振周波数が制御されるため、発振部4の発振周波数が変動しても、その変動をフィードバックして発振部4の発振周波数を制御することができるため、発振部4の発振周波数の変動を抑えることができ、安定した周波数で発振部4を発振させることができる。すなわち、発振部4(のVCO8)の発振周波数Fを安定させることができる。
しかしながら、電圧−電流変換部(電圧−電流変換回路部)2において、基準抵抗Rstに基準電圧Vaが印加されることで基準電流Irefを生成し、この基準電流Irefに応じた電流(ここでは電流N・Iref)が電圧−電流変換部2から出力されて電圧生成部3に入力され、電圧生成部3では、電圧−電流変換部2からの入力電流(ここでは電流N・Iref)と発振部4の発振周波数とに応じて電圧を生成するようになっている。このため、もしも電圧−電流変換部2の基準抵抗Rstの抵抗値が変動してしまうと、電圧−電流変換部2で生成される基準電流Irefが変動してしまい、電圧−電流変換部2から出力されて電圧生成部3に入力される電流(ここでは電流N・Iref)も変動してしまうことになるため、電圧生成部3で生成される電圧(ここでは電圧Vc)も変動して、最終的には、発振部4の発振周波数が変動してしまうことになる。すなわち、もしも電圧−電流変換部2の基準抵抗Rstの抵抗値が変動すると、発振部4の発振周波数の変動を招いてしまうことになる。例えば、基準抵抗Rstの抵抗値が何らかの要因で大きくなってしまうと、基準電流Irefが小さくなるため、電圧−電流変換部2から出力されて電圧生成部3に入力される電流(ここでは電流N・Iref)も小さくなり、容量C1の電圧(充電電圧)Vbも低くなるため、発振部4の発振周波数が低くなってしまう。また、例えば、基準抵抗Rstの抵抗値が何らかの要因で小さくなってしまうと、基準電流Irefが大きくなるため、電圧−電流変換部2から出力されて電圧生成部3に入力される電流(ここでは電流N・Iref)も大きくなり、容量C1の電圧(充電電圧)Vbも大きくなるため、発振部4の発振周波数が高くなってしまう。
このため、せっかく電圧生成部3において電圧−電流変換部2からの入力電流と発振部4の発振周波数に応じて電圧(ここでは電圧Vc)を生成し、生成した電圧を発振部(発振回路部)に入力して、それに応じた周波数で発振部4が発振するようにして発振周波数Fの安定化を図っても、基準抵抗Rstの抵抗値が何らかの要因で変動してしまうと、発振周波数Fが変動してしまうことになる。従って、基準抵抗Rstの抵抗値の変動要因は、可能な限り排除することが重要である。そこで、本実施の形態では、半導体チップCP1に形成する基準抵抗Rstについて種々の工夫を施しているが、これについては、後で詳述する。
<半導体装置の全体構造について>
次に、本実施の形態の半導体装置PKGの全体構成について説明する。本実施の形態の半導体装置PKGは、樹脂封止された半導体チップCP1を備えた半導体装置(半導体パッケージ)である。すなわち、本実施の形態の半導体装置PKGは、上記半導体チップCP1を樹脂封止した樹脂封止型の半導体装置(半導体パッケージ)である。以下、半導体装置PKGの具体的な構成について説明する。
図4は、本実施の形態の半導体装置PKGの断面図であり、図5は、本実施の形態の半導体装置PKGの上面図(平面図)であり、図6は、本実施の形態の半導体装置PKGの下面図(平面図)であり、図7は、本実施の形態の半導体装置PKGの平面透視図(上面図)である。なお、図7は、封止樹脂部MRを透視したときの半導体装置PKGの上面側の平面透視図が示されている。また、図5〜7のA1−A1線の位置での半導体装置PKGの断面が、図4にほぼ対応している。
図4〜図7に示される本実施の形態の半導体装置PKGは、半導体チップCP1と、半導体チップCP1を支持または搭載するダイパッド(チップ搭載部)DPと、導電体によって形成された複数のリードLDと、複数のリードLDと半導体チップCP1の表面の複数のパッド電極PDとをそれぞれ電気的に接続する複数のボンディングワイヤBWと、これらを封止する封止樹脂部MRとを有している。
封止樹脂部(封止部、封止樹脂、封止体)MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニル系の熱硬化性樹脂を、封止部MRの材料として用いても良い。封止樹脂部MRにより、半導体チップCP1、リードLDおよびボンディングワイヤBWが封止され、電気的および機械的に保護される。封止樹脂部MRは、その厚さと交差する平面形状(外形形状)は、例えば矩形(四角形)状とされており、この矩形(平面矩形)の角に丸みを帯びさせることもできる。
半導体チップCP1は、その厚さと交差する平面形状が矩形(四角形)であり、例えば、単結晶シリコンなどからなる半導体基板(半導体ウエハ)の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップCP1内には、上記発振回路OSが内蔵されている。
半導体チップCP1の一方の主面であり、かつ半導体素子形成側の主面でもある主面(表面、上面)11aには、複数のパッド電極(ボンディングパッド、電極、端子)PDが形成されている。半導体チップCP1の各パッド電極PDは、半導体チップCP1の内部または表層部分に形成された半導体素子または半導体集積回路に電気的に接続されている。なお、半導体チップCP1において、パッド電極PDが形成された側の主面を主面11aと呼び、パッド電極PDが形成された側の主面11aとは反対側の主面を、半導体チップCP1の裏面11bと呼ぶものとする。複数のパッド電極PDは、半導体チップCP1の主面11aの周辺に沿って配置されている。
半導体チップCP1は、半導体チップCP1の主面11aが上方を向くようにダイパッドDPの上面上に搭載(配置)され、半導体チップCP1の裏面11bがダイパッドDPの上面に接着材(ダイボンド材、接合材)12を介して接着(接合)されて固定されている。接着材12は、導電性または絶縁性の接着材を必要に応じて用いることができる。また、半導体チップCP1は、封止樹脂部MR内に封止されており、封止樹脂部MRから露出されない。
リード(リード部)LDは、導電体で構成されており、好ましくは銅(Cu)または銅合金などの金属材料からなる。各リードLDは、リードLDのうちの封止樹脂部MR内に位置する部分であるインナリード部と、リードLDのうちの封止樹脂部MR外に位置する部分であるアウタリード部とからなり、アウタリード部は、封止樹脂部MRの側面から封止樹脂部MR外に突出している。複数のリードLDは、半導体チップCP1の周囲に、各リードLDの一方の端部(インナリード部の先端部)が半導体チップCP1と対向するように、配置されている。
隣り合うリードLDのインナリード部間は、封止樹脂部MRを構成する材料により満たされている。半導体チップCP1の主面11aの各パッド電極PDは、各リードLDのインナリード部に、導電性接続部材であるボンディングワイヤBWを介して電気的に接続されている。すなわち、各ボンディングワイヤBWの両端のうち、一方の端部は、半導体チップCP1の各パッド電極PDに接続され、他方の端部は、各リードLDのインナリード部の上面に接続されている。ボンディングワイヤBWは、半導体チップCP1のパッド電極PDとリード4とを電気的に接続するための導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金(Au)線や銅(Cu)線などの金属細線からなる。ボンディングワイヤBWは、封止樹脂部MR内に封止されており、封止樹脂部MRから露出されない。
各リードLDのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部MRの下面よりも若干下に位置するように折り曲げ加工されている。リードLDのアウタリード部は、半導体装置CP1の外部接続用端子部(外部端子)として機能する。
ダイパッドDPには、複数の吊りリード13が一体的に形成されており、この吊りリード13は、半導体装置PKGを製造する際に、ダイパッドDPを、半導体装置PKG製造用のリードフレーム(のフレーム枠)に保持するために設けられたものである。
各吊りリード13は、ダイパッドDPと同じ材料によりダイパッドDPと一体的に形成されており、一端がダイパッドDPに一体的に形成(連結、接続)され、ダイパッドDPの外方(ダイパッドDPから平面的に離れる方向)に向かって延在しており、ダイパッドDPに連結されている側とは反対側の端部が封止樹脂部MRの側面(好ましくは封止樹脂部MRの平面矩形の角部)に達するまで封止樹脂部MR内を延在している。
また、リードLDは、ダイパッドDPおよび吊りリード13とは分離されており、一体的には形成されていない。しかしながら、同じリードフレームにリードLDと、ダイパッドDPおよび吊りリード13とを設けて、半導体装置PKGを製造すれば、半導体装置PKGの製造が容易である。このため、リードLDと、ダイパッドDPおよび吊りリード13とは、同じ材料で形成されていることが好ましく、これにより、同じリードフレームにリードLDと、ダイパッドDPおよび吊りリード13とを設けて半導体装置PKGを製造することができ、半導体装置PKGの製造が容易となる。高熱伝導性、高電気伝導性、コストおよび加工しやすさの観点から、ダイパッドDP、リードLDおよび吊りリード13が、金属材料により形成されていれば好ましく、銅(Cu)または銅合金のように銅(Cu)を主体とする金属材料により形成されていれば、特に好ましい。
半導体装置PKGは、例えば次のようにして製造することができる。
すなわち、ダイパッドDPおよび複数のリードLDを有するリードフレーム(図示せず)を準備する。このリードフレームにおいて、各リードLDはリードフレームのフレーム枠に一体的に連結され、また、ダイパッドDPは吊りリード13を介してリードフレームのフレーム枠に一体的に連結されている。それから、リードフレームのダイパッドDP上に半導体チップCP1を接着材12を介して接着して固定する(ダイボンディング工程)。それから、半導体チップCP1の複数のパッド電極PDとリードフレームの複数のリードLDとを複数のボンディングワイヤBWを介して電気的に接続する(ワイヤボンディング工程)。それから、半導体チップCP1、ダイパッドDP、複数のリードLDおよび複数のボンディングワイヤBWを封止する封止樹脂部MRを形成する(モールド工程または樹脂封止工程)。その後、リードフレームのフレーム枠からリードLDを切り離してから(この際、封止樹脂部MRから突出する部分の吊りリード13も切断する)、封止樹脂部MRから突出するリードLDのアウタリード部を折り曲げ加工することにより、上記半導体装置PKGを製造することができる。
また、本実施の形態では、半導体装置PKGがQFP(Quad Flat Package)形態の半導体装置(半導体パッケージ)である場合について説明したが、半導体チップCP1を樹脂封止した樹脂封止型の半導体装置(半導体パッケージ)であれば、半導体装置PKGを、他の形態の半導体装置(半導体パッケージ)とすることもできる。例えば、半導体装置PKGを、QFP形態と同じようにリードフレームを用いて製造した半導体装置(半導体パッケージ)であるQFN(Quad Flat Non-leaded package)形態、SOP(Small Outline Package)形態、あるいはDIP(Dual Inline Package)形態とすることもできる。また、半導体装置PKGを、配線基板を用いて製造した樹脂封止型の半導体装置(半導体パッケージ)とすることもでき、このときは、例えば、BGA(Ball Grid Array)形態、あるいはLGA(Land Grid Array)形態とすることができる。BGA形態やLGA形態の場合は、半導体チップCP1は配線基板上にダイボンディングされてから樹脂封止され、上記封止樹脂部MRに相当する封止樹脂部によって半導体チップCP1が覆われることになる。
<半導体チップの構造について>
次に、本実施の形態の半導体チップCP1の構造について、具体的に説明する。
図8は、本実施の形態の半導体チップCP1の要部断面図である。本実施の形態の半導体チップCP1は、抵抗素子(基準抵抗Rst1)およびMISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)素子を有する半導体装置である。
図8に示されるように、本実施の形態の半導体チップCP1を構成する半導体基板SUBは、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる。
半導体基板SUBは、MISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成された領域であるMISFET形成領域1Aと、基準抵抗Rst1が形成された領域である基準抵抗形成領域1Bとを有している。図8には、MISFET形成領域1Aおよび基準抵抗形成領域1Bの要部断面図が示されている。図8においては、理解を簡単にするために、MISFET形成領域1Aおよび基準抵抗形成領域1Bを互いに隣接して示しているが、半導体基板SUBにおけるMISFET形成領域1Aおよび基準抵抗形成領域1Bの実際の位置関係は、必要に応じて変更することができる。また、図8において、MISFET形成領域1Aには、pチャネル型MISFETが形成された領域が示されているが、実際には、MISFET形成領域1Aには、pチャネル型MISFETだけでなく、nチャネル型MISFETも形成されている。
図8に示されるように、半導体基板SUBの主面には素子分離領域21が形成されている。素子分離領域21は、半導体基板SUBの主面に形成された素子分離溝(溝)21aに埋め込まれた絶縁体(絶縁膜、例えば酸化シリコンなど)からなり、STI(Shallow Trench Isolation)法により形成することができる。
半導体基板SUBの主面から所定の深さに渡ってn型ウエル(n型半導体領域)NWが形成されている。n型ウエルNWは、MISFET形成領域1Aの半導体基板SUB(素子分離領域21で規定された活性領域)に形成されている。基準抵抗形成領域1Bでは、全体にわたって素子分離領域21が形成されている。
MISFET形成領域1Aにおいて、半導体基板SUBの主面にMISFETQ1が形成され、基準抵抗形成領域1Bにおいて、半導体基板SUBの主面に基準抵抗(基準抵抗素子)Rstが形成されている。
MISFET形成領域1Aに形成されたMISFETQ1の具体的な構成について説明する。
MISFETQ1のゲート電極GEは、MISFET形成領域1Aにおいて、n型ウエルNW上にゲート絶縁膜23を介して形成されている。ゲート絶縁膜23は、MISFET形成領域1Aに形成されるMISFETQ1のゲート絶縁膜として機能する絶縁膜である。ゲート電極GEは、例えば、多結晶シリコン膜(ポリシリコン膜)により形成されており、不純物が導入されて低抵抗率とされている。ゲート電極GEの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォールスペーサ(サイドウォール、側壁絶縁膜、側壁スペーサ)SWSが形成されている。n型ウエルNW内に、MISFETQ1のソース・ドレイン用のp型半導体領域SDが形成されている。MISFETQ1のソース・ドレイン用のp型半導体領域SDは、LDD(Lightly Doped Drain)構造とすることもできる。
また、ここでは、MISFET形成領域1Aにおいて形成されるMISFETQ1がpチャネル型のMISFETの場合を示しているが、各領域の導電型を反対にして、MISFET形成領域1Aにおいて形成されるMISFETQ1をnチャネル型のMISFETとすることもできる。また、MISFET形成領域1Aにおいて、pチャネル型のMISFETおよびnチャネル型のMISFETの両方を形成する、すなわちCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)を形成することもできる。
次に、基準抵抗形成領域1Bに形成されている基準抵抗Rstの具体的な構成について説明する。
基準抵抗Rstは、抵抗体として機能する導電体パターン(導体パターン、導電体膜パターン、抵抗体)CDPにより形成されているが、後述のように、基準抵抗Rstは、複数の導電体パターン(抵抗体)CDPにより形成されている。
導電体パターンCDPは、パターニングされた導電体膜であるが、本実施の形態では、導電体パターンCDPは、シリコン膜パターン(好ましくは多結晶シリコン膜パターン)である。すなわち、本実施の形態では、導電体パターンCDPは、好ましくは多結晶シリコン(ポリシリコン)からなり、不純物が導入されることで抵抗率が調整されている。基準抵抗形成領域1Bにおいて、シリコン膜パターンである導電体パターンCDPは、素子分離領域2上に形成されており、半導体基板SUBから電気的に絶縁されている。また、シリコン膜パターンである導電体パターンCDPの側壁上には、サイドウォールスペーサSWSが形成されている。導電体パターンCDPの形状などについては、後で詳述する。
MISFET形成領域1Aにおけるp型半導体領域SDおよびゲート電極GEの表面(上面)と、基準抵抗形成領域1Bにおけるシリコン膜パターンである導電体パターンCDPの表面(上面)の一部(後述するプラグPG1の底部が接続する領域)とに、金属シリサイド層(図示省略)を形成することもできる。これにより、拡散抵抗やコンタクト抵抗を低抵抗化し、また、シリコン膜パターンである導電体パターンCDPの抵抗素子領域を規定することができる。この金属シリサイド層は、サリサイド(Salicide:Self Aligned Silicide)プロセスなどにより形成することができる。
半導体基板SUB上には、ゲート電極GEおよび導電体パターンCDPを覆うように絶縁膜(層間絶縁膜)31が形成されている。絶縁膜31は、例えば、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜(窒化シリコン膜が下層側)などからなり、絶縁膜31の上面は、MISFET形成領域1Aと基準抵抗形成領域1Bとでその高さがほぼ一致するように、平坦化されている。
絶縁膜31にはコンタクトホール(開口部、貫通孔、接続孔)CNTが形成されており、コンタクトホールCNT内には、導電性のプラグ(接続用導体部、導電性プラグ)PG1が形成されている(埋め込まれている)。プラグPG1は、コンタクトホールCNTの底部および側壁上に形成された導電性バリア膜(例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜)と、導電性バリア膜上にコンタクトホールCNT内を埋め込むように形成されたタングステン(W)膜などからなる主導電体膜とにより形成されているが、図面の簡略化のために、図8では、導電性バリア膜と主導電体膜とを区別せずにプラグPG1として示してある。コンタクトホールCNTおよびそれを埋め込むプラグPG1は、MISFET形成領域1Aのp型半導体領域SDおよびゲート電極GE上、基準抵抗形成領域1Bの導電体パターンCDP上などに形成されている。
プラグPG1が埋め込まれた絶縁膜31上には、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)32が形成されており、絶縁膜32に形成された配線溝(開口部)内に第1層配線としての配線(配線層、第1配線層)M1が形成されている。
配線M1は、絶縁膜32に形成された配線溝の底部および側壁上に形成された導電性バリア膜(例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜)と、導電性バリア膜上に配線溝内を埋め込むように形成された銅の主導電体膜とにより形成されているが、図面の簡略化のために、図8では、導電性バリア膜と主導電体膜とを区別せずに配線M1として示してある。配線M1は、プラグPG1を介して、MISFET形成領域1Aのp型半導体領域SD、ゲート電極GE、基準抵抗形成領域1Bの導電体パターンCDPなどと電気的に接続されている。
配線M1は、ダマシン技術(ここではシングルダマシン技術)により形成されているが、他の形態として、パターニングされた導電体膜(例えばタングステン配線またはアルミニウム配線)により形成することもできる。
配線M1が埋め込まれた絶縁膜32上には、絶縁膜(層間絶縁膜)33および絶縁膜(層間絶縁膜)34が下から順に形成されている。第2層配線としての配線(第2配線層)M2が、絶縁膜34に形成された配線溝内およびその配線溝の底部の絶縁膜33に形成されたビアホール(VIAホール、ヴィアホール、スルーホール)内に導電体膜が埋め込まれることで形成されている。すなわち、配線M2は、絶縁膜34の配線溝内に形成される配線部分と、絶縁膜33のビアホール内に形成されるプラグ部分(接続部)とが一体形成されている。また、配線M1と同様に、配線M2も、配線溝およびビアホールの底部および側壁上に形成された導電性バリア膜(例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜)と、導電性バリア膜上に配線溝およびビアホール内を埋め込むように形成された銅の主導電体膜とにより形成されているが、図面の簡略化のために、図8では、導電性バリア膜と主導電体膜とを区別せずに配線M2として示してある。
配線M2は、ダマシン技術(ここではデュアルダマシン技術)により形成されているが、他の形態として、配線M2をシングルダマシン技術で形成することもできる。また、配線M2を、パターニングされた導電体膜(例えばタングステン配線またはアルミニウム配線)により形成することもできる。
配線M2が埋め込まれた絶縁膜33,34上に、更に上層の絶縁膜および配線(埋込配線)が形成されているが、ここではその図示および説明は省略する。なお、本実施の形態および以下の実施の形態2〜4において、配線(配線M1,M2および後述の配線M3を含む)は、金属材料で形成された金属配線である。
<半導体チップの製造法について>
次に、本実施の形態の半導体チップCP1の製造工程の一例を図面を参照して説明する。図9〜図14は、本実施の形態の半導体チップCP1の製造工程中の要部断面図であり、上記図8に対応する領域の断面が示されている。
まず、図9に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)SUBを準備する。本実施の形態の半導体チップCP1が形成される半導体基板SUBは、上述のように、MISFETQ1が形成される領域であるMISFET形成領域1Aと、基準抵抗Rstが形成される領域である基準抵抗形成領域1Bとを有している。そして、半導体基板SUBの主面に、例えばSTI(Shallow Trench Isolation)法などにより、絶縁体(溝に埋め込まれた絶縁体)からなる素子分離領域21が形成される。
すなわち、エッチングなどにより半導体基板SUBの主面に素子分離溝(溝)21aを形成してから、酸化シリコン(例えばHDP−CVD(High Density Plasma−CVD)によるシリコン酸化膜)などからなる絶縁膜を素子分離溝21aを埋めるように半導体基板SUB上に形成する。それから、この絶縁膜をCMP(Chemical Mechanical Polishing:化学的機械的研磨)法などを用いて研磨することで、素子分離溝21aの外部の不要な絶縁膜を除去し、かつ素子分離溝21a内に絶縁膜を残すことにより、素子分離溝21aを埋める絶縁膜(絶縁体)からなる素子分離領域21を形成することができる。
素子分離領域21によって、半導体基板SUBの活性領域が規定される。MISFET形成領域1Aにおける素子分離領域21で規定された活性領域に、後述するようにしてMISFETQ1が形成される。基準抵抗形成領域1Bでは、全体にわたって素子分離領域21が形成される。
次に、図10に示されるように、半導体基板SUBの主面から所定の深さに渡ってn型ウエル(n型半導体領域)NWを形成する。n型ウエルNWは、半導体基板SUBに、例えばリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどによって形成することができ、n型ウエルNWはMISFET形成領域1Aに形成される。
次に、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどにより半導体基板SUBの表面を清浄化(洗浄)した後、半導体基板SUBの表面(MISFET形成領域1Aのn型ウエルNWの表面)に、酸化シリコン膜などからなる絶縁膜23を形成する。MISFET形成領域1Aに形成された絶縁膜23は、MISFET形成領域1Aに形成されるMISFETのゲート絶縁膜用の絶縁膜であり、例えば熱酸化法などを用いて形成することができる。
次に、半導体基板SUBの主面の全面上に(すなわち絶縁膜23および素子分離領域21上を含む領域上に)、例えば多結晶シリコン膜(ドープトポリシリコン膜)24のような導電性材料膜(導電体膜、シリコン膜)を形成(堆積)する。この多結晶シリコン膜24は、成膜時または成膜後に不純物を導入して低抵抗の半導体膜(導電性材料膜)とされている。多結晶シリコン膜24の厚み(堆積膜厚)は、例えば100〜250nm程度とすることができる。また、多結晶シリコン膜24は、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
次に、多結晶シリコン膜24をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図11に示されるように、ゲート電極GEと基準抵抗Rst用の導電体パターンCDPとを形成する。本実施の形態においては、ゲート電極GEおよび導電体パターンCDPは、それぞれ、パターニングされた多結晶シリコン膜24からなる。
このうち、ゲート電極GEは、MISFET形成領域1Aにおいて、n型ウエルNW上に絶縁膜23を介して形成される。すなわち、ゲート電極GEは、MISFET形成領域1Aにおいて、n型ウエルNWの表面の絶縁膜23上に形成される。また、多結晶導電体パターンCDPは、基準抵抗形成領域1Bにおいて、素子分離領域21上に形成される。
次に、図12に示されるように、ゲート電極GEの側壁上と導電体パターンCDPの側壁上とに、サイドウォールスペーサSWSを形成する。サイドウォールスペーサSWSは、例えば、半導体基板SUB上に酸化シリコン膜(シリコン酸化膜)または窒化シリコン膜(シリコン窒化膜)あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIE(Reactive Ion Etching)法などにより異方性エッチングすることによって形成することができる。
サイドウォールスペーサSWSの形成後、MISFET形成領域1Aのp型半導体領域SDをイオン注入などにより形成する。また、LDD構造とするために、サイドウォールスペーサSWS形成前にもイオン注入を行なうこともできる。
このようにして、MISFET形成領域1Aに、電界効果トランジスタとしてpチャネル型のMISFETQ1が形成されて、図12の構造が得られる。
次に、サリサイドプロセスにより、MISFET形成領域1Aにおけるp型半導体領域SDおよびゲート電極GEの表面(上面)と、基準抵抗形成領域1Bにおけるシリコン膜パターンである導電体パターンCDPの表面(上面)の一部(後でプラグPG1の底部が接続される領域)とに、金属シリサイド層(図示省略)を形成する。
次に、図13に示されるように、半導体基板SUB上に絶縁膜31を形成する。すなわち、ゲート電極GEおよび導電体パターンCDPを覆うように、半導体基板SUB上に絶縁膜31を形成する。絶縁膜31は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜31を酸化シリコン膜の単体膜などとすることもできる。絶縁膜31は層間絶縁膜として機能することができる。絶縁膜31の形成後、CMP処理などにより絶縁膜31の上面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜31上に形成したフォトレジスト膜(図示せず)をエッチングマスクとして、絶縁膜31をドライエッチングすることにより、p型半導体領域SD、ゲート電極GEおよび導電体パターンCDPの上部などにコンタクトホールCNTを形成する。コンタクトホールCNTの底部では、例えば、p型半導体領域SD、ゲート電極GEおよび導電体パターンCDPの一部などが露出される。
次に、コンタクトホールCNT内にプラグPG1を形成する。プラグPG1を形成するには、例えば、コンタクトホールCNTの内部を含む絶縁膜31上に導電性バリア膜(例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜)を形成した後、タングステン(W)膜などからなる主導電体膜を導電性バリア膜上にコンタクトホールCNTを埋めるように形成する。それから、絶縁膜31上の不要な主導電体膜および導電性バリア膜をCMP法またはエッチバック法などによって除去することにより、プラグPG1を形成することができる。
次に、図14に示されるように、プラグPG1が埋め込まれた絶縁膜31上に絶縁膜32を形成し、絶縁膜32に配線溝(開口部)を形成し、絶縁膜32の配線溝(開口部)内に配線M1を形成する。
配線M1を形成するには、例えば、絶縁膜32に配線溝を形成してから、絶縁膜32の配線溝(開口部)の内部を含む絶縁膜32上に導電性バリア膜(例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜)を形成した後、銅(Cu)膜などからなる主導電体膜を導電性バリア膜上に配線溝を埋めるように形成する。それから、絶縁膜32上の不要な主導電体膜および導電性バリア膜をCMP法などによって除去することにより、配線M1を形成することができる。
次に、配線M1が埋め込まれた絶縁膜32上に、絶縁膜33および絶縁膜34を下から順に形成し、絶縁膜34の配線溝と絶縁膜33のビアホールを形成し、絶縁膜34の配線溝および絶縁膜33のビアホール内に配線M2を形成する。
配線M2を形成するには、例えば、絶縁膜34および絶縁膜33に配線溝およびビアホールを形成してから、絶縁膜34,33の配線溝およびビアホールの内部を含む絶縁膜34上に導電性バリア膜(例えばタンタル膜、窒化タンタル膜あるいはそれらの積層膜)を形成した後、銅(Cu)膜などからなる主導電体膜を導電性バリア膜上に配線溝およびビアホールを埋めるように形成する。それから、絶縁膜34上の不要な主導電体膜および導電性バリア膜をCMP法などによって除去することにより、配線M2を形成することができる。
配線M2が埋め込まれた絶縁膜34,33上に、更に同様にして絶縁膜および配線が形成されるが、ここではその図示及び説明は省略する。
<基準抵抗の構造について>
次に、基準抵抗形成領域1Bに形成されている基準抵抗Rstの、より具体的な構造(構成)について説明する。
図15〜図17は、本実施の形態の半導体チップCP1の要部平面図であり、上記基準抵抗形成領域1Bの同じ領域が示されている。図15〜図17のうち、図15では、導電体パターンCDP、コンタクトホールCNT、プラグPG1および配線M1の平面レイアウトが示されており、他の構成は図示を省略している。図16では、導電体パターンCDP、コンタクトホールCNTおよびプラグPG1の平面レイアウトが示されており、他の構成は図示を省略している。図17では、導電体パターンCDP、コンタクトホールCNT、プラグPG1および配線M1の平面レイアウトが示されており、他の構成は図示を省略しているが、導電体パターンCDPについては点線で示してある。なお、プラグPG1は、コンタクトホールCNT内に埋め込まれているため、平面的に見ると、コンタクトホールCNTとプラグPG1とは、同じ位置にある。
また、図18および図19は、本実施の形態の半導体チップCP1の要部断面図であり、上記基準抵抗形成領域1Bの断面図が示されている。図18および図19のうち、図18は図15のA2−A2線の断面に対応し、図19は図15のA3−A3線の断面に対応する。なお、上記図8に示される基準抵抗形成領域1Bの断面図は、図15のA4―A4線の断面にほぼ相当する断面図である。
基準抵抗形成領域1Bにおいては、図15〜図17などに示されるように、Y方向に延在する複数(複数本)の導電体パターンCDPが、X方向に所定の間隔(好ましくは等間隔)で並んでいる。これら複数の導電体パターンCDPは、それぞれ独立したパターンである。ここで、X方向とY方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。
図15〜図19に示されるように、Y方向に延在する各導電体パターンCDPの両端の上部には、上記コンタクトホールCNTが形成されており、このコンタクトホールCNTに埋め込まれたプラグPG1は、上記配線M1のうちの配線M1aに電気的に接続されている。すなわち、各導電体パターンCDPの端部は、コンタクトホールCNTを埋める導電性のプラグPG1を介して、配線M1aに電気的に接続されている。この配線M1aは、Y方向に延在しかつX方向に並んだ複数の導電体パターンCDPを直列に接続するための配線であり、X方向に隣り合う2つの導電体パターンCDPの端部同士をまたぐようにX方向に延在している。
導電体パターンCDPは、好ましくは線状のパターンであり、導電体パターンCDPのY方向の寸法L1(図16に図示してある)が、導電体パターンCDPのX方向の寸法L2(図16に図示してある)よりも大きい(すなわちL1>L2)。導電体パターンCDPのY方向の寸法L1が、導電体パターンCDPのX方向の寸法L2の10倍以上(すなわちL1≧L2×10)であれば、より好ましい。
それぞれY方向に延在する複数の導電体パターンCDPは、コンタクトホールCNT1に埋め込まれたプラグPG1と配線M1aとを介して、直列に接続されている。接続関係を具体的に説明すると、次のようになっている。
図15〜図17では、10本の導電体パターンCDPが図示されているが、図面の右側から順に1本目の導電体パターンCDP、2本目の導電体パターンCDP、3本目の導電体パターンCDP、・・・、10本目の導電体パターンCDPと称するものとする。
1本目の導電体パターンCDPの端部(図16の上側の端部)と、その端部にX方向に隣り合う2本目の導電体パターンCDPの端部(図16の上側の端部)とが、コンタクトホールCNT(それら端部上に形成されたコンタクトホールCNT)に埋め込まれたプラグPG1と配線M1aとを介して電気的に接続されている。2本目の導電体パターンCDPの他の端部(図16の下側の端部)と、その端部にX方向に隣り合う3本目の導電体パターンCDPの端部(図16の下側の端部)とが、コンタクトホールCNT(それら端部上に形成されたコンタクトホールCNT)に埋め込まれたプラグPG1と配線M1aとを介して電気的に接続されている。3本目の導電体パターンCDPの他の端部(図16の上側の端部)と、その端部にX方向に隣り合う4本目の導電体パターンCDPの端部(図16の上側の端部)とが、コンタクトホールCNT(それら端部上に形成されたコンタクトホールCNT)に埋め込まれたプラグPG1と配線M1aとを介して電気的に接続されている。4本目の導電体パターンCDPの他の端部(図16の下側の端部)と、その端部にX方向に隣り合う5本目の導電体パターンCDPの端部(図16の下側の端部)とが、コンタクトホールCNT(それら端部上に形成されたコンタクトホールCNT)に埋め込まれたプラグPG1と配線M1aとを介して電気的に接続されている。同様の接続関係が10本目の導電体パターンCDPまで繰り返され、更に図示は省略しているが、11本目以降の導電体パターンCDPにおいても、同様の接続関係が繰り返されている。
このようにして、それぞれY方向に延在する複数の導電体パターンCDPが、コンタクトホールCNTに埋め込まれたプラグPG1と配線M1aとを介して、直列に接続されて、基準抵抗Rstが形成されている。すなわち、基準抵抗Rstは、それぞれ独立した複数の導電体パターンCDPを、コンタクトホールCNTに埋め込まれたプラグPG1と配線(配線層)M1(具体的には配線M1a)とを介して直列に接続することで、形成されている。
基準抵抗Rstを構成する複数の導電体パターンCDPは、それぞれ抵抗体とみなすことができ、抵抗体としての導電体パターンCDPを複数接続して、基準抵抗Rstを形成している。この抵抗体の延在方向は、導電体パターンCDPの延在方向と同じY方向とみなすことができる。このため、Y方向に延在する複数の導電体パターンCDPを接続(より特定的には直列に接続)して基準抵抗Rstを形成していることは、Y方向に延在する複数の抵抗体(導電体パターンCDPに対応する抵抗体)を接続(より特定的には直列に接続)して基準抵抗Rstを形成していることに相当している。
また、複数の導電体パターンCDP(すなわち複数の抵抗体)を接続して基準抵抗Rstを形成しており、全ての導電体パターンCDP(抵抗体)を直列に接続して基準抵抗Rstを形成することが好ましいが、直列接続を主体としつつ、一部の導電体パターンCDP(抵抗体)を並列に接続したもので、基準抵抗Rstを形成することも可能である。但し、基準抵抗Rstを形成するための複数の導電体パターンCDP(すなわち複数の抵抗体)全体を直列に接続して基準抵抗Rstを形成すれば、導電体パターンCDPの本数を少なくすることができ、基準抵抗Rstを配置するのに要する面積を低減できるため、半導体チップCP1の小面積化を図ることができる。半導体チップCP1の小面積化は、半導体チップCP1を樹脂封止した半導体装置(半導体装置PKGに対応)の小型化につながる。
<半導体チップにおける基準抵抗の配置について>
図20は、半導体チップCP1の平面図(上面図)であり、半導体チップCP1の主面11a側が示されている。なお、上記図1に示されるように、半導体チップCP1の主面11aの周辺部には、四辺(辺S1,S2,S3,S4)に沿って複数のパッド電極PDが配置(配列)されているが、図20ではパッド電極PDの図示は省略している。
半導体チップCP1の平面形状は四角形状であり、好ましくは長方形状(正方形状も含む)である。半導体チップCP1の四角形(長方形)状の平面形状を構成する4つの辺を、辺S1,S2,S3,S4と呼ぶものとする。辺S1と辺S3とは互いに対向しており、辺S2と辺S4とは互いに対向している(より特定的には辺S1と辺S3とは互いに平行で、辺S2と辺S4とは互いに平行である)。また、辺S1は、辺S2,S4と交差(より特定的には直交)しており、辺S2は、辺S1,S3と交差(より特定的には直交)しており、辺S3は、辺S2,S4と交差(より特定的には直交)しており、辺S4は、辺S1,S3と交差(より特定的には直交)している。このため、半導体チップCP1の主面11aの四辺は、辺S1,S2,S3,S4に対応することになる。
上記基準抵抗Rstが半導体チップCP1内に形成されているが、上述したように、基準抵抗Rstの抵抗値の変動要因は、可能な限り排除することが重要である。しかしながら、半導体チップCP1を樹脂封止した樹脂封止型の半導体装置(半導体パッケージ)PKGにおいては、半導体チップCP1を樹脂封止したことに起因して、半導体チップCP1に応力が発生してしまう。
具体的には、半導体チップCP1を樹脂封止した樹脂封止型の半導体装置PKGにおいて、半導体チップCP1を封止するモールド樹脂(上記封止樹脂部MRに対応)の熱膨張係数は、半導体チップCP1を構成する半導体基板(上記半導体基板SUBに対応)の熱膨張係数に比べて大きい。例えば、単結晶シリコン基板(上記半導体基板SUBに対応)の熱膨張係数が3.5ppm/℃程度であるのに対して、モールド樹脂(上記封止樹脂部MRに対応)の熱膨張係数は、8〜15ppm/℃程度である。半導体装置PKGを製造する際のモールド工程(樹脂封止工程)においては、封止樹脂部MR形成用のモールド金型のキャビティ内に樹脂材料を注入してから(このとき半導体チップCP1はキャビティ内に配置されている)、注入した樹脂材料を硬化することで、封止樹脂部MRを形成する。モールド金型のキャビティ内に注入して硬化する際の樹脂材料の温度は例えば150〜200℃程度と高温であり、樹脂材料の硬化後(封止樹脂部MR形成後)に、室温まで低下(冷却)される。この冷却の際の封止樹脂部MRの収縮量は、半導体チップCP1の収縮量よりも大きい(これは封止樹脂部MRと半導体チップCP1の熱膨張係数の違いに起因している)ため、半導体チップCP1には、応力(特に圧縮応力)が加わることになる。従って、半導体チップCP1を樹脂封止した樹脂封止型の半導体装置(半導体パッケージ)PKGにおいては、半導体チップCP1を樹脂封止したことに起因して、半導体チップCP1に応力が発生してしまうことになる。
半導体チップCP1に応力が加わると、その応力によって、半導体チップCP1に内蔵されている基準抵抗Rstの抵抗値が変動する可能性がある。これは、基準抵抗Rstを構成する導電体パターンCDPが応力によって変形すると、その変形に起因して抵抗値が変動してしまうためである。
そこで、本発明者は、半導体チップCP1に応力が発生したとしても、基準抵抗Rstを構成する導電体パターンCDPがその応力による影響をできるだけ受けないようにすることについて検討した。
図21は、半導体チップCP1に発生する応力をシミュレーションした結果を示すグラフである。なお、図21のグラフには、図20における点線41に沿った位置での応力が示されており、図21のグラフの横軸は、点線41に沿った位置における半導体チップCP1の主面11aの中心CT1からの距離に対応し、図21のグラフの縦軸は、点線41に沿った位置で発生している応力に対応している。ここで、点線41は、半導体チップCP1の主面11aの中心CT1と、辺S1の中心(中央)とを結ぶ線に対応している。また、図21のグラフにおいて、四角印で示されたσxは、辺S1に平行な方向(半導体チップCP1の主面11aにも平行な方向)の応力に対応し、ダイヤ印で示されたσyは、辺S1に垂直な方向(半導体チップCP1の主面11aには平行な方向)の応力に対応している。
図21のグラフから分かるように、図20における点線41に沿った位置での応力は、辺S1に平行な方向の応力σxよりも、辺S1に垂直な方向の応力σyの方が小さい(すなわち|σx|>|σy|)。なお、半導体チップCP1に発生している応力は圧縮応力(応力値はマイナスの値)であるが、本実施の形態および以下の実施の形態2〜4において、「応力が小さい」とは、「応力の絶対値が小さい」ことを意味するものとする。
図22は、図20と同様、半導体チップCP1の平面図(上面図)であり、半導体チップCP1の主面11a側が示されているが、半導体チップCP1の主面11aを4つの領域RG1,RG2,RG3,RG4に仮想的に区分けして示している。
図22において、線42は、辺S1の一端(辺S1と辺S2とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線であり、線43は、辺S1の他端(辺S1と辺S4とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線である。また、線44は、辺S3の一端(辺S2と辺S3とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線であり、線45は、辺S3の他端(辺S3と辺S4とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線である。なお、線42は、辺S2の一端(辺S1と辺S2とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線とみなすこともでき、線44は、辺S2の他端(辺S2と辺S3とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線とみなすこともできる。また、線43は、辺S4の一端(辺S1と辺S4とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線とみなすこともでき、線45は、辺S4の他端(辺S3と辺S4とで形成される角部に対応)と半導体チップCP1の主面11aの中心CT1とを結ぶ線とみなすこともできる。
そして、領域RG1は、辺S1と線42と線43とで囲まれた領域(平面領域)であり、領域RG2は、辺S2と線42と線44とで囲まれた領域(平面領域)であり、領域RG3は、辺S3と線44と線45とで囲まれた領域(平面領域)であり、領域RG4は、辺S4と線43と線45とで囲まれた領域(平面領域)である。この4つの領域RG1,RG2,RG3,RG4は、半導体チップCP1の主面11aを仮想的に区分けした領域であり、各領域RG1,RG2,RG3,RG4間に実際に境界が形成されている訳ではない。
また、別の見方をすると、半導体チップCP1の主面11aの4つの角部(長方形状の主面11aの4つの角部)と主面11aの中心CT1とを結ぶ線42,43,44,45で半導体チップCP1の主面11aが4つの領域RG1,RG2,RG3,RG4に分けられる。領域RG1,RG2,RG3,RG4のうち、領域RG1は、辺S1に接する領域であり、領域RG2は、辺S2に接する領域であり、領域RG3は、辺S3に接する領域であり、領域RG4は、辺S4に接する領域である。
図21のグラフの応力の傾向は、各領域RG1,RG2,RG3,RG4に適用され、各領域RG1,RG2,RG3,RG4における応力は、次のようになる。すなわち、領域RG1においては、辺S1に平行な方向の応力σxよりも、辺S1に垂直な方向の応力σyの方が小さくなっている(すなわち|σx|>|σy|)。また、領域RG2においては、辺S2に平行な方向の応力σxよりも、辺S2に垂直な方向の応力σyの方が小さくなっている(すなわち|σx|>|σy|)。また、領域RG3においては、辺S3に平行な方向の応力σxよりも、辺S3に垂直な方向の応力σyの方が小さくなっている(すなわち|σx|>|σy|)。また、領域RG4においては、辺S4に平行な方向の応力σxよりも、辺S4に垂直な方向の応力σyの方が小さくなっている(すなわち|σx|>|σy|)。
このような応力分布を考慮して、本実施の形態では、半導体チップCP1に内蔵する基準抵抗Rstについて、その配置を以下のように工夫している。図23は、図21と同様、半導体チップCP1の平面図(上面図)であり、半導体チップCP1の主面11a側が示され、半導体チップCP1の主面11aを4つの領域RG1,RG2,RG3,RG4に仮想的に区分けして示している。
図23にも示されるように、半導体チップCP1において、領域RG1に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S1に垂直な方向とする。また、半導体チップCP1において、領域RG2に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S2に垂直な方向とする。半導体チップCP1において、領域RG3に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S3に垂直な方向とする。半導体チップCP1において、領域RG4に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S4に垂直な方向とする。このようにするのは、以下の理由による。
基準抵抗Rstを構成する導電体パターンCDPが応力による影響をできるだけ受けないようにするには、この導電体パターンCDPの延在方向(ここでは上記Y方向)を、応力が小さい方向とすることが有効である。これは、導電体パターンCDPは、応力が作用したときに、断面方向(延在方向(Y方向に対応)に垂直な方向)に比べて、延在方向(Y方向に対応)に伸縮しやすいためである。すなわち、導電体パターンCDPにおいて、断面方向と延在方向とに同じ大きさの応力が作用したときに、断面方向には伸縮しにくいが、延在方向には伸縮しやすい。領域RG1においては、上述のように、辺S1に平行な方向の応力σxよりも、辺S1に垂直な方向の応力σyの方が小さくなっている(すなわち|σx|>|σy|)ため、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S1に垂直な方向(応力が小さな方向に対応)とすることで、導電体パターンCDPが受ける応力の影響(導電体パターンCDPの変形)を小さくすることができる。一方、本実施の形態とは異なり、領域RG1において、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S1に平行な方向(応力が大きな方向に対応)としてしまうと、導電体パターンCDPが受ける応力の影響(導電体パターンCDPの変形)が大きくなり、基準抵抗Rstの抵抗値が変動しやすくなる。このように、半導体チップCP1において、領域RG1に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S1に垂直な方向(応力が小さな方向に対応)とすることで、導電体パターンCDPが受ける応力の影響を小さくすることができ、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止することができる。
領域R2,R3,R4についても、領域RG1と同様に考えることができる。すなわち、半導体チップCP1において、領域RG2に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S2に垂直な方向(応力が小さな方向に対応)とすることで、導電体パターンCDPが受ける応力の影響を小さくすることができ、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止することができる。また、半導体チップCP1において、領域RG3に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S3に垂直な方向(応力が小さな方向に対応)とすることで、導電体パターンCDPが受ける応力の影響を小さくすることができ、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止することができる。また、半導体チップCP1において、領域RG4に基準抵抗Rstを形成(配置)した場合には、基準抵抗Rstを構成する上記導電体パターンCDPの延在方向である上記Y方向を、辺S4に垂直な方向(応力が小さな方向に対応)とすることで、導電体パターンCDPが受ける応力の影響を小さくすることができ、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止することができる。
なお、上述のようにY方向と上記X方向は直交しているため、Y方向を辺S1に直交する方向にすると、上記X方向は辺S1に平行な方向となり、Y方向を辺S2に直交する方向にすると、上記X方向は辺S2に平行な方向となり、Y方向を辺S3に直交する方向にすると、上記X方向は辺S3に平行な方向となり、Y方向を辺S4に直交する方向にすると、上記X方向は辺S4に平行な方向となる。
また、半導体チップCP1を設計する際には、半導体チップCP1における基準抵抗Rstの配置位置と、基準抵抗Rstを構成する導電体パターンCDP(抵抗体)の延在方向(上記Y方向に対応)とを上述のように関連付けて、設計を行うことになる。
このように、半導体チップCP1内に基準抵抗Rstを形成するが、この基準抵抗Rstの配置位置と、基準抵抗Rstを構成する導電体パターンCDP(抵抗体)の延在方向(上記Y方向に対応)の関係を上述のように工夫することにより、導電体パターンCDPが受ける応力の影響を小さくすることができ、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止することができる。これにより、発振回路を有する半導体チップCP1を樹脂封止した半導体装置(上記半導体装置PKGに対応)の性能を向上させることができる。このことは、以下の実施の形態2〜4においても同様である。
また、上記図21のグラフからも分かるように、半導体チップCP1の主面11aの外周部では、外周部以外の領域に比べて、応力が大きくなっている。すなわち、半導体チップCP1の主面11aにおいて、外周部で応力が特に大きくなっている。応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止するためには、応力が大きくなるような位置は避けて基準抵抗Rstを配置することが望ましい。このため、基準抵抗Rstは、各辺S1,S2,S3,S4から0.1mm以上離れた位置に形成(配置)することが好ましい。すなわち、基準抵抗Rstを領域RG1に形成(配置)した場合には、基準抵抗Rstは辺S1から0.1mm以上離れた位置に形成(配置)することが好ましい。また、基準抵抗Rstを領域RG2に形成(配置)した場合には、基準抵抗Rstは辺S2から0.1mm以上離れた位置に形成(配置)することが好ましい。また、基準抵抗Rstを領域RG3に形成(配置)した場合には、基準抵抗Rstは辺S3から0.1mm以上離れた位置に形成(配置)することが好ましい。また、基準抵抗Rstを領域RG4に形成(配置)した場合には、基準抵抗Rstは辺S4から0.1mm以上離れた位置に形成(配置)することが好ましい。
図24は、上記図21および図23と同様、半導体チップCP1の平面図(上面図)であり、半導体チップCP1の主面11a側が示されており、平面図であるが、図面を見やすくするために、各辺S1,S2,S3,S4から0.1mm以内の領域RG5にハッチングを付して示してある。図24において、ハッチングが付されていない領域RG6は、各辺S1,S2,S3,S4から0.1mm以上離れた領域RG6に対応している。この2つの領域RG5,RG6は、仮想的に区分けした領域であり、各領域RG5,RG6間に実際に境界が形成されている訳ではない。
上述したように、基準抵抗Rstは、各辺S1,S2,S3,S4から0.1mm以上離れた位置に形成(配置)することが好ましいが、これは、図24において、領域RG5ではなく領域RG6に基準抵抗Rstを形成(配置)することに対応している。半導体チップCP1において、応力が特に発生しやすいのは領域RG5であるため、領域RG5には基準抵抗Rstを形成(配置)せずに、領域RG5に比べて応力が比較的小さな領域RG6に基準抵抗Rstを形成(配置)することで、応力によって基準抵抗Rstの抵抗値が変動するのを的確に抑制または防止することができる。これにより、発振回路を有する半導体チップCP1を樹脂封止した半導体装置(上記半導体装置PKGに対応)の性能を的確に向上させることができる。このことは、以下の実施の形態2〜4においても同様である。
また、上記図21のグラフに示されるように、図20における点線41に沿った位置での応力は、辺S1に平行な方向の応力σxと辺S1に垂直な方向の応力σyのいずれも、半導体チップCP1の主面11aの外周部(上記領域RG5に対応)で応力が大きくなっている。一方、半導体チップCP1の主面11aの外周部以外の領域(上記領域RG6に対応)に着目すると、図20における点線41に沿った位置での応力は、上記領域RG6内であれば、辺S1に平行な方向の応力σxは、ほぼ一定であるのに対して、辺S1に垂直な方向の応力σyは、中心CT1よりも離れるにしたがって、小さくなっている。
辺S1に平行な方向の応力σxによる影響は、上述のように、基準抵抗Rstを構成する導電体パターンCDPの延在方向である上記Y方向を、辺S1に垂直な方向とすることで抑制または防止できるが、この場合でも、辺S1に垂直な方向の応力σyによる影響は受けてしまう。このため、辺S1に垂直な方向の応力σyによる影響をできるだけ小さくするためには、辺S1に垂直な方向の応力σyができるだけ小さな領域に、基準抵抗Rstを形成(配置)することが有効である。
そこで、図25に示される領域RG7に、基準抵抗Rstを形成(配置)することが、より好ましい。図25は、上記図21、図23および図24と同様、半導体チップCP1の平面図(上面図)であり、半導体チップCP1の主面11a側が示されており、平面図であるが、図面を見やすくするために領域RG7にハッチングを付して示してある。領域RG7は、仮想的に区分けした領域であり、領域RG7と他の領域間に実際に境界が形成されている訳ではない。
ここで、領域RG7は、上記領域RG6のうち、上記線42の中心と上記線43の中心とを結ぶ線46よりも辺S1側で、上記線42の中心と上記線44の中心とを結ぶ線47よりも辺S2側で、上記線44の中心と上記線45の中心とを結ぶ線48よりも辺S3側で、上記線43の中心と上記線45の中心とを結ぶ線49よりも辺S4側の領域である。この領域RG7に、線46と線47と線48と線49とで囲まれた領域RG8を足したものが、上記領域RG6に対応している。
このため、基準抵抗Rstを領域RG1に形成(配置)する場合には、基準抵抗Rstを領域RG7に形成(配置)することは、領域RG1のうち、辺S1から0.1mm以上離れた位置で、かつ上記線42の中心と上記線43の中心とを結ぶ線46よりも辺S1側の位置に基準抵抗Rstを形成(配置)することに対応している。また、基準抵抗Rstを領域RG2に形成(配置)する場合には、基準抵抗Rstを領域RG7に形成(配置)することは、領域RG2のうち、辺S2から0.1mm以上離れた位置で、かつ上記線42の中心と上記線44の中心とを結ぶ線47よりも辺S2側の位置に基準抵抗Rstを形成(配置)することに対応している。また、基準抵抗Rstを領域RG3に形成(配置)する場合には、基準抵抗Rstを領域RG7に形成(配置)することは、領域RG3のうち、辺S3から0.1mm以上離れた位置で、かつ上記線44の中心と上記線45の中心とを結ぶ線48よりも辺S3側の位置に基準抵抗Rstを形成(配置)することに対応している。また、基準抵抗Rstを領域RG4に形成(配置)する場合には、基準抵抗Rstを領域RG7に形成(配置)することは、領域RG4のうち、辺S4から0.1mm以上離れた位置で、かつ上記線43の中心と上記線45の中心とを結ぶ線49よりも辺S4側の位置に基準抵抗Rstを形成(配置)することに対応している。
応力σxは、領域RG7と領域RG8とでほぼ同じ(一定)であるのに対して、応力σyは、領域RG8よりも領域RG7の方が小さくなっている。このため、領域RG7に比べて応力σyが大きな領域RG8には基準抵抗Rstを形成(配置)せずに、領域RG8に比べて応力σyが小さな領域RG7に基準抵抗Rstを形成(配置)することで、基準抵抗Rstを構成する上記導電体パターンCDPに作用する応力σyを小さくすることができ、応力によって基準抵抗Rstの抵抗値が変動するのを更に的確に抑制または防止することができる。これにより、発振回路を有する半導体チップCP1を樹脂封止した半導体装置(上記半導体装置PKGに対応)の性能を、更に的確に向上させることができる。このことは、以下の実施の形態2〜4においても同様である。
<変形例>
次に、本実施の形態1の第1の変形例について説明する。
図26は、本実施の形態の第1の変形例の半導体装置(半導体チップCP1)の要部平面図であり、上記図15に対応するものであり、上記図15〜図17と同じ領域(上記基準抵抗形成領域1Bに対応する領域)が示されている。
上記図15〜図19の場合と、図26(第1の変形例)の場合とで、以下の点が相違している。
すなわち、上記図15〜図19の場合は、Y方向に延在する導電体パターンCDPが、X方向に所定の間隔で複数並んでおり、X方向に隣り合う導電体パターンCDP同士は、互いに分離された独立のパターン(孤立パターン)であり、X方向に隣り合う導電体パターンCDP同士を電気的に接続するのは、配線M1aであった。それに対して、図26(第1の変形例)の場合、Y方向に延在する導電体パターンCDPが、X方向に所定の間隔で複数並んでいるが、X方向に隣り合う導電体パターンCDP同士は、互いに分離された独立のパターン(孤立パターン)ではない。そして、X方向に隣り合う導電体パターンCDP同士は、導電体パターンCDPと一体的に(導電体パターンCDPと同層に)形成された接続部CDP2によって直列につなげられて電気的に接続されている。
図26(第1の変形例)の場合を、より具体的に説明すると、次のようになっている。
図26では、10本の導電体パターンCDPが図示されているが、図面の右側から順に1本目の導電体パターンCDP、2本目の導電体パターンCDP、3本目の導電体パターンCDP、・・・、10本目の導電体パターンCDPと称するものとする。
1本目の導電体パターンCDPの端部(図26の上側の端部)と、その端部にX方向に隣り合う2本目の導電体パターンCDPの端部(図26の上側の端部)とが、1本目と2本目の導電体パターンCDPに一体的に形成された接続部CDP2によってつなげられて電気的に接続されている。2本目の導電体パターンCDPの他の端部(図26の下側の端部)と、その端部にX方向に隣り合う3本目の導電体パターンCDPの端部(図26の下側の端部)とが、2本目と3本目の導電体パターンCDPに一体的に形成された接続部CDP2によってつなげられて電気的に接続されている。3本目の導電体パターンCDPの他の端部(図26の上側の端部)と、その端部にX方向に隣り合う4本目の導電体パターンCDPの端部(図26の上側の端部)とが、3本目と4本目の導電体パターンCDPに一体的に形成された接続部CDP2によってつなげられて電気的に接続されている。4本目の導電体パターンCDPの他の端部(図26の下側の端部)と、その端部にX方向に隣り合う5本目の導電体パターンCDPの端部(図26の下側の端部)とが、4本目と5本目の導電体パターンCDPに一体的に形成された接続部CDP2によってつなげられて電気的に接続されている。同様の接続関係が10本目の導電体パターンCDPまで繰り返され、更に図示は省略しているが、11本目以降の導電体パターンCDPにおいても、同様の接続関係が繰り返されている。接続部CDP2は、導電体パターンCDPと同工程で同層に形成された導電体パターンであり、X方向に延在している。つまり、Y方向に延在する導電体パターンCDP、X方向に延在する接続部CDP2、Y方向に延在する導電体パターンCDP、X方向に延在する接続部CDP2・・・の順にこれらが連続的につながって、基準抵抗Rstが形成されている。接続部CDP2は、導電体パターンCDPと一体的に形成されているため、導電体パターンCDPと同材料(より特定的には上記多結晶シリコン膜24)により形成されている。
つまり、上記図15〜図19の場合と、図26(第1の変形例)の場合とで、Y方向に延在する導電体パターンCDPがX方向に所定の間隔で複数並んでおり、これらが接続(より特定的には直列に接続)されて基準抵抗Rstが形成されている点は共通である。しかしながら、上記図15〜図19の場合は、Y方向に延在する導電体パターンCDP同士は、導電体パターンCDPとは異なる層の導電体パターンである配線M1aによって接続(電気的に接続)されており、一方、図26(第1の変形例)の場合は、Y方向に延在する導電体パターンCDP同士は、導電体パターンCDPと同層の導電体パターンである接続部CDP2によって接続(電気的に接続)されている。この点で両者(図15〜図19の場合と図26の場合)は相違している。
上述したように、導電体パターンCDPの延在方向であるY方向を、応力が大きな方向(応力σxの方向)ではなく、応力が小さな方向(応力σyの方向)とすることで、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止できる。これは、基準抵抗Rstの抵抗値が、Y方向に延在する複数の導電体パターンCDPによって主として規定され、Y方向に延在する複数の導電体パターンCDP同士を接続する上記配線M1aまたは上記接続部CDP2の抵抗成分が、Y方向に延在する導電体パターンCDPの抵抗値に比べて十分に小さいためである。例えば、X方向に延在する接続部CDP2の抵抗値がY方向に延在する導電体パターンCDPの抵抗値よりも大きいと、X方向に延在する接続部CDP2の抵抗値が、応力σxの影響によって変動してしまうため、基準抵抗Rstの抵抗値が変動するのを抑制できなくなる懸念がある。
このため、上記配線M1aまたは上記接続部CDP2の抵抗値は、Y方向に延在する導電体パターンCDPの抵抗値に比べて十分に小さくすることが好ましい。この観点から、X方向に隣り合う導電体パターンCDP同士を接続する上記配線M1aまたは上記接続部CDP2の抵抗(抵抗値)は、導電体パターンCDPの抵抗(抵抗値)の10分の1以下であることが好ましい。つまり、2本の導電体パターンCDPを接続する1つの上記配線M1aまたは上記接続部CDP2の抵抗(抵抗値)は、1本の導電体パターンCDPの抵抗(抵抗値)の10分の1以下であることが好ましい。これにより、X方向に延在する配線M1aまたは接続部CDP2の抵抗値が応力σxの影響によってたとえ変動したとしても、基準抵抗Rstの抵抗値に影響が生じにくくなり、応力に起因した基準抵抗Rstの抵抗値の変動を、より的確に抑制または防止できるようになる。このことは、以下の実施の形態2〜4においても同様である。但し、後述の実施の形態2,3では、上記配線M1aに対応するのは、後述の配線M2aである。
なお、図26(第1の変形例)の場合は、接続部CDP2のX方向の寸法L3(図26に図示してある)を、導電体パターンCDPのY方向の寸法L1(図26に図示してある)の10分の1以下(すなわちL3≦L1/10)とすることで、X方向に隣り合う導電体パターンCDP同士を接続する接続部CDP2の抵抗を、導電体パターンCDPの抵抗の10分の1以下とすることができる。さらに、接続部CDP2の幅(配線幅、Y方向の寸法)W2を導電体パターンCDPの幅(配線幅、X方向の寸法)W1よりも大きく(太く)設定する(すなわちW2>W1とする)ことにより、接続部CDP2の影響をいっそう低減することが可能となる。一方、上記図15〜図19の場合は、配線M1aの抵抗率は導電体パターンCDPの抵抗率よりも小さいため、X方向に隣り合う導電体パターンCDP同士を接続する配線M1aの抵抗は、容易に導電体パターンCDPの抵抗の10分の1以下とすることができる。
図26(第1の変形例)の場合も、上記図15〜図19の場合と、基本的には同じ効果を得ることができるが、図26(第1の変形例)の場合と、上記図15〜図19の場合とで、それぞれ以下の独自の効果を得ることができる。
すなわち、上記図15〜図19の場合は、Y方向に延在する複数の導電体パターンCDP同士を接続するのは、配線M1aであるため、X方向に延在する配線M1aの抵抗値を、導電体パターンCDPの抵抗値よりも小さくすることが容易である。このため、基準抵抗Rstに占める配線M1aの抵抗成分を小さくしやすいため、応力に起因した基準抵抗Rstの抵抗値の変動を抑制または防止する上で、より有利である。
一方、図26(第1の変形例)の場合は、Y方向に延在する複数の導電体パターンCDP同士を接続するのは、導電体パターンCDPと同層の接続部CDP2であるため、導電体パターンCDPの上方に、配線M1a以外の配線M1を通しやすくなる。このため、配線の設計の自由度を高めることができる。
上記図15〜図19の場合と、図26(第1の変形例)の場合とを組み合わせることもでき、これを本実施の形態1の第2の変形例として説明する。
図27および図28は、本実施の形態の第2の変形例の半導体装置(半導体チップCP1)の要部平面図であり、上記図15〜図17と同じ領域(上記基準抵抗形成領域1Bに対応する領域)が示されている。図27は、上記図15に対応するものであり、導電体パターンCDP、コンタクトホールCNT、プラグPG1および配線M1の平面レイアウトが示されており、他の構成は図示を省略している。図28は、上記図16に対応するものであり、導電体パターンCDP、コンタクトホールCNTおよびプラグPG1の平面レイアウトが示されており、他の構成は図示を省略している。また、図29は、図27のA2−A2線の断面図であり、上記図18に対応するものであり、図30は、図27のA3−A3線の断面図であり、上記図19に対応するものである。
図27〜図30(第2の変形例)の場合は、上記図15〜図19の場合と図26(第1の変形例)の場合とを組み合わせたものに対応している。すなわち、Y方向に延在する導電体パターンCDPが、X方向に所定の間隔で複数並んでいるが、図27〜図30(第2の変形例)の場合は、X方向に隣り合う導電体パターンCDP同士は、配線M1aで接続(電気的に接続)する場合(箇所)と、導電体パターンCDPと一体的に(導電体パターンCDPと同層に)形成された接続部CDP2で接続(電気的に接続)する場合(箇所)とが混在している。
例えば、図27および図28を、より具体的に説明すると、次のようになっている。
図27では、10本の導電体パターンCDPが図示されているが、図面の右側から順に1本目の導電体パターンCDP、2本目の導電体パターンCDP、3本目の導電体パターンCDP、・・・、10本目の導電体パターンCDPと称するものとする。
1本目の導電体パターンCDPの端部(図27の上側の端部)と、その端部にX方向に隣り合う2本目の導電体パターンCDPの端部(図27の上側の端部)とが、1本目と2本目の導電体パターンCDPに一体的に形成された接続部CDP2によってつなげられて電気的に接続されている。2本目の導電体パターンCDPの他の端部(図27の下側の端部)と、その端部にX方向に隣り合う3本目の導電体パターンCDPの端部(図27の下側の端部)とが、コンタクトホールCNT(それら端部上に形成されたコンタクトホールCNT)に埋め込まれたプラグPG1と配線M1aとを介して電気的に接続されている。3本目の導電体パターンCDPの他の端部(図27の上側の端部)と、その端部にX方向に隣り合う4本目の導電体パターンCDPの端部(図27の上側の端部)とが、3本目と4本目の導電体パターンCDPに一体的に形成された接続部CDP2によってつなげられて電気的に接続されている。4本目の導電体パターンCDPの他の端部(図27の下側の端部)と、その端部にX方向に隣り合う5本目の導電体パターンCDPの端部(図27の下側の端部)とが、コンタクトホールCNT(それら端部上に形成されたコンタクトホールCNT)に埋め込まれたプラグPG1と配線M1aとを介して電気的に接続されている。同様の接続関係が10本目の導電体パターンCDPまで繰り返され、更に図示は省略しているが、11本目以降の導電体パターンCDPにおいても、同様の接続関係が繰り返されている。接続部CDP2と配線M1aの構成は、既に上述しているので、ここではその説明は省略する。
上記図15〜図19の場合と、図26(第1の変形例)の場合と、図27〜図30(第2の変形例)の場合とで、Y方向に延在する導電体パターンCDPがX方向に所定の間隔で複数並んでおり、これらが接続(より特定的には直列に接続)されて基準抵抗Rstが形成されている点は共通である。しかしながら、図27〜図30(第2の変形例)の場合は、Y方向に延在する導電体パターンCDP同士は、導電体パターンCDPとは異なる層の導電体パターンである配線M1aと、導電体パターンCDPと同層の導電体パターンである接続部CDP2とによって、直列に接続(電気的に接続)されている。このような場合でも、基準抵抗Rstの配置や方向(導電体パターンCDPの延在方向)を上述のように工夫することで、応力に起因した基準抵抗Rstの抵抗値の変動を抑制または防止することができる。
(実施の形態2)
図31は、本実施の形態の半導体チップCP1の要部断面図であり、上記実施の形態1の上記図8に対応するものである。
本実施の形態2と上記実施の形態1の主な相違点は、基準抵抗Rstを構成する導電体パターンCDPの材料と、導電体パターンCDPが形成されている層である。すなわち、上記実施の形態1では、基準抵抗Rstを構成する導電体パターンCDPは、シリコン膜パターン(より特定的には多結晶シリコン膜パターン)であったが、本実施の形態では、基準抵抗Rstを構成する導電体パターンCDPは、金属膜パターンである。また、上記実施の形態1では、導電体パターンCDPは、ゲート電極GEと同層に形成されていたが、本実施の形態では、導電体パターンCDPは、第2配線層(配線M2が形成された層)と第3配線層(配線M3が形成された層)との間に形成されている。以下、上記実施の形態1との相違点を主として説明する。
本実施の形態では、基準抵抗Rstを構成する導電体パターンCDPは、シリコン膜パターン(パターニングされたシリコン膜)ではなく、金属膜パターン(パターニングされた金属膜)として形成されている。このため、図31に示されるように、基準抵抗形成領域1Bにおいて、ゲート電極GEと同層に導電体パターンCDPは形成されておらず、これに伴い、上記図8の導電体パターンCDP(シリコン膜パターン)に接続されていたプラグPG1および配線M1aも形成されていない。それ以外は、図31の絶縁膜31よりも下の構成(絶縁膜31や絶縁膜31に形成されたコンタクトホールCNTおよびプラグPG1を含む)は、上記実施の形態1と同様であるので、ここではその説明は省略し、絶縁膜31よりも上層の構造について説明する。
図31に示されるように、プラグPG1が埋め込まれた絶縁膜31上に第1層配線としての配線(配線層、第1配線層)M1が形成されている。図31では、配線M1を、プラグPG1が埋め込まれた絶縁膜31上に配線M1用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図31では、配線M1は、パターニングされた導電体膜からなり、例えばタングステン配線またはアルミニウム配線である。他の形態として、配線M1を、上記実施の形態1と同様、ダマシン配線とすることも可能である。
絶縁膜31上に、配線M1を覆うように、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)51が形成され、絶縁膜51上に配線(第2配線層)M2が形成されている。図31では、配線M2を、絶縁膜51上に配線M2用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図31では、配線M2は、パターニングされた導電体膜からなり、例えばアルミニウム配線である。他の形態として、配線M2を、上記実施の形態1と同様、ダマシン配線とすることも可能である。
絶縁膜51上に、配線M2を覆うように、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)52が形成され、絶縁膜52上に導電体パターンCDPが形成されている。導電体パターンCDPは、絶縁膜52上に導電体パターンCDP用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、形成することができる。導電体パターンCDPは、基準抵抗形成領域1Bに形成されている。
また、上記実施の形態1では、導電体パターンCDPをゲート電極GEと同層に形成したことで、導電体パターンCDPの側壁上にサイドウォールスペーサSWSが形成されていたが、本実施の形態では、導電体パターンCDPは、ゲート電極GEよりも上層(具体的には配線M2と配線M3との間の層)に形成しているため、導電体パターンCDPの側壁上にサイドウォールスペーサSWSは形成されていない。
絶縁膜52上に、導電体パターンCDPを覆うように、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)53が形成され、絶縁膜53上に配線(第3配線層)M3が形成されている。図31では、配線M3を、絶縁膜53上に配線M3用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図31では、配線M3は、パターニングされた導電体膜からなり、例えばアルミニウム配線である。他の形態として、配線M3を、ダマシン配線とすることも可能である。
配線M1と配線M2との間の絶縁膜51には、ビアホール(開口部、貫通孔、接続孔、スルーホール)SH2が形成されており、ビアホールSH2内には、導電性のプラグ(接続用導体部、導電性プラグ)PG2が形成されている(埋め込まれている)。プラグPG2は、上記プラグPG1と同様の手法で形成することができる。プラグPG2の上部は配線M2と接し、プラグPG2の下部は配線M1と接しており、このプラグPG2により、プラグPG2上の配線M2とプラグPG2の下の配線M1とを電気的に接続することができる。
配線M3と配線M2との間の絶縁膜52,53には、絶縁膜52,53を貫通するビアホール(開口部、貫通孔、接続孔、スルーホール)SH3が形成されており、ビアホールSH3内には、導電性のプラグ(接続用導体部、導電性プラグ)PG3が形成されている(埋め込まれている)。プラグPG3は、上記プラグPG1,PG2と同様の手法で形成することができる。プラグPG3の上部は配線M3と接し、プラグPG3の下部は配線M2と接しており、このプラグPG3により、プラグPG3上の配線M3とプラグPG3の下の配線M2とを電気的に接続することができる。
導電体パターンCDPと配線M2(より特定的には配線M2a)の間の絶縁膜52には、絶縁膜52を貫通するビアホール(開口部、貫通孔、接続孔、スルーホール)SH4が形成されており、ビアホールSH4内には、導電性のプラグ(接続用導体部、導電性プラグ)PG4が形成されている(埋め込まれている)。プラグPG4は、上記プラグPG,PG1,PG2,PG3と同様の手法で形成することができる。プラグPG4の上部は導電体パターンCDPと接し、プラグPG4の下部は配線M2と接しており、このプラグPG4により、プラグPG4上の導電体パターンCDPとプラグPG4の下の配線M2とを電気的に接続することができる。
絶縁膜53上に、配線M3を覆うように、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)54が形成されている。絶縁膜54上に、更に上層の配線および絶縁膜が形成されているが、ここではその図示および説明は省略する。
本実施の形態が、上記実施の形態1と相違しているのは、基準抵抗Rstを構成する導電体パターンCDPの材料である。すなわち、上記実施の形態1では、基準抵抗Rstを構成する導電体パターンCDPは、シリコン膜パターンであったが、本実施の形態では、基準抵抗Rstを構成する導電体パターンCDPは、金属膜パターンであり、金属膜(パターニングされた金属膜)によって形成されている。
なお、本願において、金属または金属膜とは、金属伝導を示す導電体または導電体膜を言い、単体の金属(純金属)や合金だけでなく、金属伝導を示す金属化合物(窒化金属や炭化金属など)も含むものとする。このため、本実施の形態における導電体パターンCDPは、金属伝導を示す導電体パターンである。
本実施の形態の導電体パターンCDPとして好ましいのは、高融点金属(refractory metalとも言う)である。なお、ここで言う高融点金属は、高融点金属化合物も含む。ここで、導電体パターンCDPとして好適に使用可能な金属材料を具体的に挙げると、Mo(モリブデン)、MoN(窒化モリブデン)、MoC(炭化モリブデン)、MoNC(炭窒化モリブデン)、MoSi(モリブデンシリサイド)、Ti(チタン)、TiN(窒化チタン)、TiC(炭化チタン)、TiNC(炭窒化チタン)、TiSi(チタンシリサイド)を挙げることができる。また、導電体パターンCDPとして好適に使用可能な他の金属材料を具体的に挙げると、W(タングステン)、WN(窒化タングステン)、WC(炭化タングステン)、WNC(炭窒化タングステン)、WSi(タングステンシリサイド)、Ta(タンタル)、TaN(窒化タンタル)、TaC(炭化タンタル)、TaNC(炭窒化タンタル)、TaSi(タンタルシリサイド)を挙げることができる。また、導電体パターンCDPとして好適に使用可能な更に他の金属材料を具体的に挙げると、Ru(ルテニウム)、RuN(窒化ルテニウム)、RuC(炭化ルテニウム)、RuNC(炭窒化ルテニウム)、RuSi(ルテニウムシリサイド)、Co(コバルト)、CoSi(コバルトシリサイド)、Ni(ニッケル)、NiSi(ニッケルシリサイド)、NiPtSi(ニッケル白金シリサイド)を挙げることができる。これらのうち、導電体パターンCDPに使用する金属材料として、特に好ましいのは、タングステン(W)、窒化チタン(TiN)または窒化タンタル(TaN)であり、これらを導電体パターンCDPの材料として用いると、基準抵抗Rstの特性の面で良好であるのに加えて、半導体装置の製造に使用されている材料であるため、適用に当たっての制限が少なく、また、製造装置などの新たな投資も少なくてすみ、採用しやすい。
本実施の形態において、導電体パターンCDPは、単層構造(一層の金属膜で形成された構造)または積層構造(複数の金属膜が積層された構造)とすることができる。また、導電体パターンCDPにタングステン(W)を用いる場合は、タングステン(W)膜は層間絶縁膜との密着性が低いため、タングステン(W)膜と層間絶縁膜との間に、はがれ防止膜として、窒化チタン(TiN)膜を形成することが好ましく、この場合、窒化チタン(TiN)膜と窒化チタン(TiN)膜上のタングステン(W)膜との積層膜により導電体パターンCDPが形成されることになる。
図32および図33は、本実施の形態の半導体チップCP1の要部平面図であり、基準抵抗形成領域1Bの同じ領域が示されている。このうち、図32は、上記実施の形態1の図15に対応するものであり、導電体パターンCDP、ビアホールSH4、プラグPG4および配線M2の平面レイアウトが示されており、他の構成は図示を省略している。図33は、上記実施の形態1の図16に対応するものであり、導電体パターンCDP、ビアホールSH4およびプラグPG4の平面レイアウトが示されており、他の構成は図示を省略している。また、図34および図35は、本実施の形態の半導体チップCP1の要部断面図であり、基準抵抗形成領域1Bの断面図が示されている。このうち、図34は図32のA2−A2線の断面に対応し、図35は図32のA3−A3線の断面に対応する。なお、上記図31に示される基準抵抗形成領域1Bの断面図は、図32のA4―A4線の断面にほぼ相当する断面図である。
図32と上記図15とを比較し、また、図33と上記図16とを比較すると分かるように、上記実施の形態1と本実施の形態とで、導電体パターンCDPの平面的な形状や位置関係については、同様である。すなわち、基準抵抗形成領域1Bにおいて、図32および図33などに示されるように、Y方向に延在する複数(複数本)の導電体パターンCDPが、X方向に所定の間隔(好ましくは等間隔)で並んでおり、これら複数の導電体パターンCDPは、それぞれ独立したパターンである。
しかしながら、上記実施の形態1では、X方向に隣り合う導電体パターンCDP同士は、プラグPG1および配線M1aによって接続(電気的に接続)していたが、本実施の形態では、図32〜図35に示されるように、X方向に隣り合う導電体パターンCDP同士は、プラグPG4および配線M2aによって接続(電気的に接続)している。すなわち、上記実施の形態1において導電体パターンCDPに接続していたプラグPG1の代わりに、本実施の形態では導電体パターンCDPに接続するプラグPG4を用い、上記実施の形態1の配線M1aの代わりに、本実施の形態では配線M2aを用いている。ここで、配線M2aは、配線M2のうち、導電体パターンCDP同士を接続するための配線である。
具体的に説明すると、図32〜図35に示されるように、Y方向に延在する各導電体パターンCDPの両端の下部には、上記ビアホールSH4が形成されており、このビアホールSH4に埋め込まれたプラグPG4は、上記配線M2のうちの配線M2aに電気的に接続されている。すなわち、各導電体パターンCDPの端部は、ビアホールSH4を埋める導電性のプラグPG4を介して、配線M2aに電気的に接続されている。この配線M2aは、Y方向に延在しかつX方向に並んだ複数の導電体パターンCDPを直列に接続するための配線であり、X方向に隣り合う2つの導電体パターンCDPの端部同士をまたぐようにX方向に延在している。それぞれY方向に延在する複数の導電体パターンCDPは、ビアホールSH4に埋め込まれたプラグPG4と配線M2aとを介して、直列に接続されている。
このように、本実施の形態では、それぞれY方向に延在する複数の導電体パターンCDPが、ビアホールSH4に埋め込まれたプラグPG4と配線M2aとを介して、直列に接続されて、基準抵抗Rstが形成されている。すなわち、基準抵抗Rstは、それぞれ独立した複数の導電体パターンCDPを、ビアホールSH4に埋め込まれたプラグPG4と配線(配線層)M2(具体的には配線M2a)とを介して直列に接続することで、形成されている。
プラグPG1および配線M1aの代わりにプラグPG4および配線M2aによって複数の導電体パターンCDPを接続(より特定的には直列に接続)していること以外は、基準抵抗Rstを構成する複数の導電体パターンCDPの接続関係は、上記実施の形態1と本実施の形態とで基本的には同様であるので、ここではこれ以上の説明は省略する。具体的な接続関係は、上記実施の形態1(上記図15〜図19)の説明において、コンタクトホールCNT、プラグPG1および配線M1aを、それぞれビアホールSH4、プラグPG4および配線M2aに読み替えればよい。
なお、本実施の形態では、X方向に隣り合う導電体パターンCDP同士を電気的に接続する配線に、導電体パターンCDPよりも下層に位置する配線M2aを用いたが、他の形態として、X方向に隣り合う導電体パターンCDP同士を電気的に接続する配線に、導電体パターンCDPよりも上層に位置する配線M3を用いることもできる。この場合、ビアホールSH4およびそれを埋め込むプラグPG4は、導電体パターンCDPの端部の下ではなく、導電体パターンCDPの端部の上に設け、このプラグPG4に、配線M3と同層に設けられかつ配線M2aと同様の平面パターンの配線を(配線M2aの代わりとして)接続すればよい。
本実施の形態においても、半導体チップCP1における基準抵抗Rstの配置や、導電体パターンCDPの延在方向を上記実施の形態1と同様に工夫することで、応力により基準抵抗Rstの抵抗値が変動するのを抑制または防止できるが、本実施の形態では、更に、基準抵抗Rstを構成する導電体パターンCDPの材料についても工夫している。
図36は、応力による導電体パターンCDPの抵抗値の変化の説明図である。
図36には、基準抵抗Rstを構成する導電体パターンCDPが示されており、導電体パターンCDPの延在方向(上記Y方向に対応)の寸法を導体長Lとし、導電体パターンCDPの延在方向に垂直な方向の断面積を導体断面積Aとし、導電体パターンCDPの抵抗率を抵抗率ρとし、導電体パターンCDPの抵抗値を抵抗値Rとすると、導電体パターンCDPの抵抗の変化率ΔR/Rは、図36に示される式(1)で近似的に表される。すなわち、応力による導電体パターンCDPの抵抗の変化率ΔR/Rは、応力による導体長Lの変化率ΔL/Lと、応力による導体断面積Aの変化率ΔA/Aと、応力による抵抗率ρの変化率Δρ/ρとによって規定されることになる。上記実施の形態1で述べたように、半導体チップCP1における基準抵抗Rstの配置や、導電体パターンCDPの延在方向を工夫することで、応力による導電体パターンCDPの変形率(導体長Lや断面積Aの変化による変形率)を小さくすることができ、それによって、導電体パターンCDPの抵抗の変化率ΔR/Rを抑制することができる。しかしながら、図36の式(1)からも分かるように、応力による導電体パターンCDPの変形を抑制できたとしても、応力によって抵抗率ρが変化してしまうと、その分、導電体パターンCDPの抵抗の変化率ΔR/Rが増大してしまう。このため、応力によって基準抵抗Rstの抵抗値が変動するのを抑制または防止するためには、応力による抵抗率ρの変化率Δρ/ρを小さくすることも重要である。
応力により抵抗率ρが変化するのは、ピエゾ抵抗効果であるが、ピエゾ抵抗効果は、シリコン膜パターンの場合は比較的大きいのに対して、金属膜パターンの場合は、非常に小さい。そこで、本実施の形態では、基準抵抗Rstを構成する導電体パターンCDPを金属膜で形成した金属膜パターンとすることで、応力により導電体パターンCDPの抵抗率ρが変化するのを抑制または防止することができる。
すなわち、本実施の形態では、基準抵抗Rstを構成する導電体パターンCDPを金属膜パターンとしたことで、上記実施の形態1に比べて、応力による導電体パターンCDPの抵抗率の変化を抑制または防止できるため、応力による基準抵抗Rstの抵抗値の変動を抑制(防止)できる効果を、更に高めることができる。これにより、発振回路を有する半導体チップCP1を樹脂封止した半導体装置(上記半導体装置PKGに対応)の性能を、更に向上させることができる。
また、応力による基準抵抗Rstの抵抗値の変動をできるだけ抑制する上では、導電体パターンCDPは、応力による変形が生じにくい材料からなることが好ましい。この観点で、ヤング率が高い金属(または金属化合物)により導電体パターンCDPを形成することが好ましく、上記で導電体パターンCDPとして好適に使用可能な金属材料の例を挙げたが、それら金属材料は、この観点でも好適に使用することができる。
また、本実施の形態では、導電体パターンCDPは、第2配線層(配線M2が形成された層)と第3配線層(配線M3が形成された層)との間に形成されている場合について説明した。他の形態として、第1配線層(配線M1が形成された層)と第2配線層(配線M2が形成された層)との間に導電体パターンCDPを設けることもでき、あるいは、第3配線層(配線M3が形成された層)と第4配線層(配線M3よりも1つ上層の配線が形成された層)との間に導電体パターンCDPを設けることもできる。
つまり、本実施の形態では、半導体チップCP1を構成する半導体基板SUBの主面上に、複数の配線層を有する多層配線構造を形成し、配線層と配線層との間(層間)に導電体パターンCDPを設けた場合に対応している。このため、本実施の形態では、導電体パターンCDPは、配線とは別(別層、異なる層)に設けられているので、導電体パターンCDPを構成する金属材料には、基準抵抗Rstを構成する導電体パターンCDPとしてふさわしい金属材料を選択することができ、一方、配線(配線M1,M2,M3など)を構成する金属材料には、配線としてふさわしい金属材料を選択することができる。従って、基準抵抗Rstと配線の設計がしやすくなる。また、電気的特性を向上する上でも有利となる。また、本実施の形態では、導電体パターンCDPは、配線とは別(別層、異なる層)に設けられているので、導電体パターンCDPの厚みを、配線(配線M1,M2,M3など)の各厚みと異ならせることもできる。例えば、配線(配線M1,M2,M3など)の各厚みは、配線抵抗を低減できるのに十分な厚みとし、導電体パターンCDPの厚みを配線(配線M1,M2,M3など)の各厚みよりも薄くして、基準抵抗Rstを構成する複数の導電体パターンCDPの総延在距離を低減することができる。このため、基準抵抗Rstの配置領域の面積を縮小して、半導体チップCP1の小面積化、ひいては半導体装置PKGの小型化を図ることができる。
また、導電体パターンCDPよりも、導電体パターンCDP同士を接続する配線M2aが低抵抗率である(すなわち導電体パターンCDPの比抵抗よりも配線M2aの比抵抗が小さい)ことが好ましい。これは、導電体パターンCDPよりも配線M2aの方が低抵抗率であると、基準抵抗Rstの抵抗値に対する配線M2aの寄与分を小さくしやすいため、X方向に延在する配線M2aの抵抗値が上記応力σxの影響によってたとえ変動したとしても、基準抵抗Rstの抵抗値に影響が生じにくくなり、応力に起因した基準抵抗Rstの抵抗値の変動を、より的確に抑制または防止できるようになるためである。なお、上記実施の形態1でも説明したが、X方向に隣り合う2つの導電体パターンCDP同士を接続する1つの配線M2aの抵抗(抵抗値)は、1つの導電体パターンCDPの抵抗(抵抗値)の10分の1以下であることが好ましい。
次に、本実施の形態2の変形例について説明する。
図37は、本実施の形態の変形例(第3の変形例)の半導体装置(半導体チップCP1)の要部平面図であり、上記図32に対応するものである。ここで、図37の場合を第3の変形例を呼ぶものとする。なお、上記実施の形態1において説明した第1の変形例(上記図26)を本実施の形態に適用したものが、図37の第3の変形例である。
上記図32〜図35の場合と、図37(第3の変形例)の場合とで、以下の点が相違している。
すなわち、上記図32〜図35の場合は、Y方向に延在する導電体パターンCDPが、X方向に所定の間隔で複数並んでおり、X方向に隣り合う導電体パターンCDP同士は、互いに分離された独立のパターン(孤立パターン)であり、X方向に隣り合う導電体パターンCDP同士を電気的に接続するのは、配線M2aであった。それに対して、図37(第3の変形例)の場合、Y方向に延在する導電体パターンCDPが、X方向に所定の間隔で複数並んでいるが、X方向に隣り合う導電体パターンCDP同士は、互いに分離された独立のパターン(孤立パターン)ではない。そして、X方向に隣り合う導電体パターンCDP同士は、導電体パターンCDPと一体的に(導電体パターンCDPと同層に)形成された接続部CDP2によって直列につなげられて電気的に接続されている。
つまり、上記図32〜図35の場合と、図37(第3の変形例)の場合とで、Y方向に延在する導電体パターンCDPがX方向に所定の間隔で複数並んでおり、これらが接続(より特定的には直列に接続)されて基準抵抗Rstが形成されている点は共通である。しかしながら、上記図32〜図35の場合は、Y方向に延在する導電体パターンCDP同士は、導電体パターンCDPとは異なる層の導電体パターンである配線M2aによって接続(電気的に接続)されており、一方、図37(第3の変形例)の場合は、Y方向に延在する導電体パターンCDP同士は、導電体パターンCDPと同層の導電体パターンである接続部CDP2によって接続(電気的に接続)されている。この点で両者(図32〜図35の場合と図37の場合)は相違している。
従って、導電体パターンCDPと接続部CDP2とを合わせた全体のパターンは、図37(第3の変形例)の場合と、上記実施の形態1において説明した第1の変形例(上記図26)の場合とで、基本的には同じである。
なお、上記実施の形態1の第1の変形例でも説明したが、X方向に隣り合う2つの導電体パターンCDP同士を接続する1つの接続部CDP2の抵抗(抵抗値)は、1つの導電体パターンCDPの抵抗(抵抗値)の10分の1以下であることが好ましい。
図37(第3の変形例)の場合も、上記図32〜図35の場合と、基本的には同じ効果を得ることができるが、図37(第3の変形例)の場合と、上記図32〜図35の場合とで、それぞれ以下の独自の効果を得ることができる。
すなわち、上記図32〜図35の場合は、Y方向に延在する複数の導電体パターンCDP同士を接続するのは、配線M2aであるため、X方向に延在する配線M2aの抵抗値を、導電体パターンCDPの抵抗値よりも小さくすることが容易である。このため、基準抵抗Rstに占める配線M2aの抵抗成分を小さくしやすいため、応力に起因した基準抵抗Rstの抵抗値の変動を抑制または防止する上で、より有利である。
一方、図37(第3の変形例)の場合は、Y方向に延在する複数の導電体パターンCDP同士を接続するのは、導電体パターンCDPと同層の接続部CDP2であるため、導電体パターンCDPの下方や上方に、配線M2a以外の配線M2を通しやすくなる。このため、配線の設計の自由度を高めることができる。
上記図32〜図35の場合と、図37(第3の変形例)の場合とを組み合わせることもでき、これを本実施の形態2の他の変形例(第4の変形例)として説明する。
図38および図39は、本実施の形態の他の変形例(第4の変形例)の半導体装置(半導体チップCP1)の要部平面図であり、上記図32および図33と同じ領域(上記基準抵抗形成領域1Bに対応する領域)が示されている。図38は、上記図32に対応するものであり、導電体パターンCDP、ビアホールSH4、プラグPG4および配線M2の平面レイアウトが示されており、他の構成は図示を省略している。また、図39は、上記図33に対応するものであり、導電体パターンCDP、ビアホールSH4およびプラグPG4の平面レイアウトが示されており、他の構成は図示を省略している。ここで、図38〜図41の場合を第4の変形例を呼ぶものとする。なお、上記実施の形態1において説明した第2の変形例(上記図27〜図30)を本実施の形態に適用したものが、図38〜図41の第4の変形例である。
図38〜図41(第4の変形例)の場合は、上記図32〜図35の場合と図37(第3の変形例)の場合とを組み合わせたものに対応している。すなわち、Y方向に延在する導電体パターンCDPが、X方向に所定の間隔で複数並んでいるが、図38〜図41(第4の変形例)の場合は、X方向に隣り合う導電体パターンCDP同士は、配線M2aで接続(電気的に接続)する場合(箇所)と、導電体パターンCDPと一体的に(導電体パターンCDPと同層に)形成された接続部CDP2で接続(電気的に接続)する場合(箇所)とが混在している。具体的な接続関係は、上記実施の形態1の上記第2の変形例(上記図27〜図30)の説明において、コンタクトホールCNT、プラグPG1および配線M1aを、それぞれビアホールSH4、プラグPG4および配線M2aに読み替えればよい。
上記図32〜図35の場合と、図37(第3の変形例)の場合と、図38〜図41(第4の変形例)の場合とで、Y方向に延在する導電体パターンCDPがX方向に所定の間隔で複数並んでおり、これらが接続(より特定的には直列に接続)されて基準抵抗Rstが形成されている点は共通である。しかしながら、図38〜図41(第4の変形例)の場合は、Y方向に延在する導電体パターンCDP同士は、導電体パターンCDPとは異なる層の導電体パターンである配線M2aと、導電体パターンCDPと同層の導電体パターンである接続部CDP2とによって、直列に接続(電気的に接続)されている。このような場合でも、基準抵抗Rstの配置や方向(導電体パターンCDPの延在方向)を上述のように工夫することで、応力に起因した基準抵抗Rstの抵抗値の変動を抑制または防止することができる。
また、導電体パターンCDPとして好適に使用可能な金属材料の例は既に上述したが、導電体パターンCDPに金属シリサイドを使用する場合は、上記実施の形態1または本実施の形態2において導電体パターンCDPを、ポリシリコン(多結晶シリコン)膜と該ポリシリコン膜上の金属シリサイド膜(金属シリサイド層)との積層構造にしたものとして、金属シリサイドを使用することも可能である。この場合、ポリシリコン膜上に金属シリサイド膜(例えばモリブデンシリサイド膜またはタングステンシリサイド膜)を形成してから、このポリシリコン膜と金属シリサイド膜との積層膜をパターニングすることで、ポリシリコン膜とその上の金属シリサイド膜との積層膜からなる導電体パターンCDPを形成する手法がある。また、サリサイド(Salicide:Self Aligned Silicide)法により、ポリシリコン膜とその上の金属シリサイド層(例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、またはニッケル白金シリサイド)との積層膜からなる導電体パターンCDPを形成する手法もある。サリサイド法は、ポリシリコン膜上に金属膜(金属シリサイド形成用の金属膜)を形成してから、熱処理によってポリシリコン膜と金属膜とを反応させることで、ポリシリコン膜の上層部に金属シリサイド膜(ポリシリコン膜と金属膜との反応層である金属シリサイド膜)を形成する手法である。なお、導電体パターンCDPに金属シリサイドを使用するに際し、Ni系の金属シリサイド(ニッケルシリサイドやニッケル白金シリサイド)を使用する場合は、金属元素とSiとの原子比が1:1であるメタルモノシリサイド相の金属シリサイドを使用することが好ましい。また、導電体パターンCDPに金属シリサイドを使用するに際し、Ni系以外の金属シリサイド(モリブデンシリサイド、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなど)を使用する場合は、金属元素とSiとの原子比が1:2であるメタルダイシリサイド相(例えばコバルトシリサイドの場合はCoSi2で表記できる相)の金属シリサイドを使用することが好ましい。
(実施の形態3)
図42は、本実施の形態の半導体チップCP1の要部断面図であり、上記実施の形態2の上記図31に対応するものである。
本実施の形態3と上記実施の形態2の主な相違点は、導電体パターンCDPが形成されている層である。すなわち、上記実施の形態2では、半導体チップCP1を構成する半導体基板SUBの主面上に、複数の配線層を有する多層配線構造を形成し、ある配線層と他の配線層との間(層間)に導電体パターンCDPを設けているが、本実施の形態では、多層配線層のうちのいずれかの配線層(図42の場合は配線M1)と同層に、導電体パターンCDPを設けている。以下、上記実施の形態2との相違点を主として説明する。
図42の絶縁膜31よりも下の構成(絶縁膜31や絶縁膜31に形成されたコンタクトホールCNTおよびプラグPG1を含む)は、上記実施の形態2と同様であるので、ここではその説明は省略し、絶縁膜31よりも上層の構造について説明する。
図42に示されるように、プラグPG1が埋め込まれた絶縁膜31上に第1層配線としての配線(配線層、第1配線層)M1と導電体パターンCDPとが形成されている。導電体パターンCDPは、基準抵抗形成領域1Bに形成されている。配線M1および導電体パターンCDPは、プラグPG1が埋め込まれた絶縁膜31上に、配線M1および導電体パターンCDP兼用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、形成することができる。このため、配線M1および導電体パターンCDPは、パターニングされた導電体膜からなり、同層に形成され、同じ材料(金属材料)により形成されている。
絶縁膜31上に、配線M1を覆うように、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)51が形成され、絶縁膜51上に配線(第2配線層)M2が形成されている。図42では、配線M2を、絶縁膜51上に配線M2用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図42では、配線M2は、パターニングされた導電体膜からなり、例えばアルミニウム配線である。他の形態として、配線M2を、上記実施の形態1と同様、ダマシン配線とすることも可能である。
配線M1と配線M2との間の絶縁膜51には、ビアホール(開口部、貫通孔、接続孔、スルーホール)SH2が形成されており、ビアホールSH2内には、導電性のプラグ(接続用導体部、導電性プラグ)PG2が形成されている(埋め込まれている)。また、導電体パターンCDPと配線M2(より特定的には配線M2a)との間の絶縁膜51にも、絶縁膜51を貫通するビアホールSH2が形成されており、ビアホールSH2内には、導電性のプラグPG2が形成されている(埋め込まれている)。プラグPG2は、上記プラグPG1と同様の手法で形成することができる。配線M1と配線M2との間に配置されたプラグPG2は、上部が配線M2と接し、下部が配線M1と接しており、このプラグPG2により、プラグPG2上の配線M2とプラグPG2の下の配線M1とを電気的に接続することができる。また、導電体パターンCDPと配線M2(より特定的には配線M2a)との間に配置されたプラグPG2は、上部が配線M2(より特定的には配線M2a)と接し、下部が導電体パターンCDPと接しており、このプラグPG2により、プラグPG2上の配線M2(より特定的には配線M2a)とプラグPG2の下の導電体パターンCDPとを電気的に接続することができる。
絶縁膜51上に、配線M2を覆うように、例えば酸化シリコン膜などからなる絶縁膜(層間絶縁膜)52が形成されている。絶縁膜52上に、更に上層の配線および絶縁膜が形成されているが、ここではその図示および説明は省略する。
図43および図44は、本実施の形態の半導体チップCP1の要部平面図であり、基準抵抗形成領域1Bの同じ領域が示されている。このうち、図43は、上記実施の形態2の上記図32に対応するものであり、導電体パターンCDP、ビアホールSH2、プラグPG2および配線M2の平面レイアウトが示されており、他の構成は図示を省略している。図44は、上記実施の形態2の上記図33に対応するものであり、導電体パターンCDP、ビアホールSH2およびプラグPG2の平面レイアウトが示されており、他の構成は図示を省略している。また、図45および図46は、本実施の形態の半導体チップCP1の要部断面図であり、基準抵抗形成領域1Bの断面図が示されている。このうち、図45は図43のA2−A2線の断面に対応し、図46は図43のA3−A3線の断面に対応する。なお、上記図42に示される基準抵抗形成領域1Bの断面図は、図43のA4―A4線の断面にほぼ相当する断面図である。
図43と上記図32とを比較し、また、図44と上記図33とを比較すると分かるように、上記実施の形態2と本実施の形態とで、導電体パターンCDPの平面的な形状や位置関係については、同様である。すなわち、基準抵抗形成領域1Bにおいて、図43および図44などに示されるように、Y方向に延在する複数(複数本)の導電体パターンCDPが、X方向に所定の間隔(好ましくは等間隔)で並んでおり、これら複数の導電体パターンCDPは、それぞれ独立したパターンである。
しかしながら、上記実施の形態2では、X方向に隣り合う導電体パターンCDP同士は、プラグPG4および配線M3aによって接続(電気的に接続)していたが、本実施の形態では、図43〜図46に示されるように、X方向に隣り合う導電体パターンCDP同士は、プラグPG2および配線M2aによって接続(電気的に接続)している。すなわち、上記実施の形態2において導電体パターンCDPに接続していたプラグPG4の代わりに、本実施の形態では導電体パターンCDPに接続するプラグPG2を用いている。つまり、本実施の形態では、それぞれY方向に延在する複数の導電体パターンCDPが、ビアホールSH2に埋め込まれたプラグPG2と配線M2aとを介して、直列に接続されて、基準抵抗Rstが形成されている。
基準抵抗Rstを構成する導電体パターンCDPが、配線M1と同層に形成されていること以外は、基準抵抗Rstを構成する複数の導電体パターンCDPの構成は、上記実施の形態2と同様であるので、ここではその繰り返しの説明は省略する。また、プラグPG4および配線M2aの代わりにプラグPG2および配線M2aによって複数の導電体パターンCDPを接続(より特定的には直列に接続)していること以外は、基準抵抗Rstを構成する複数の導電体パターンCDPの接続関係は、上記実施の形態2と本実施の形態とで基本的には同様であるので、ここではこれ以上の説明は省略する。具体的な接続関係は、上記実施の形態2(上記図32〜図35)の説明において、ビアホールSH4およびプラグPG4を、それぞれビアホールSH2およびプラグPG2に読み替えればよい。
また、本実施の形態では、導電体パターンCDPは、配線M1と同層に形成されている場合について説明したが、他の形態として、配線M1以外の配線層と同層に設けることもできる。
つまり、本実施の形態では、半導体チップCP1を構成する半導体基板SUBの主面上に、複数の配線層を有する多層配線構造を形成し、多層配線構造のうちのいずれかの配線層と同層に導電体パターンCDPを設けた場合に対応している。本実施の形態では、導電体パターンCDPは、配線と同層に形成しているので、多層配線構造の全体の層数(あるいは厚み)を抑制することができる。また、導電体パターンCDPを配線と同層に形成しているので、導電体パターンCDPを配線と同工程で形成することができ、半導体装置の製造工程数を抑制することができる。
また、本実施の形態においても、導電体パターンCDPの材料は、上記実施の形態2と同様の材料(金属材料)を用いることができる。これにより、上記実施の形態2と同様、本実施の形態でも、基準抵抗Rstを構成する導電体パターンCDPを金属膜パターンとしたことで、上記実施の形態1に比べて、応力による導電体パターンCDPの抵抗率の変化を抑制または防止できるため、応力による基準抵抗Rstの抵抗値の変動を抑制(防止)できる効果を、更に高めることができる。
但し、本実施の形態では、同じ導体層を配線と導電体パターンCDPに使用するため、配線と導電体パターンCDPの両者にふさわしい材料(金属材料)で、導電体パターンCDPおよびそれと同層の配線(図42の場合は配線M1)を形成することが好ましい。この観点から、本実施の形態では、導電体パターンCDPおよびそれと同層の配線(図42の場合は配線M1)をタングステン膜により形成し、導電体パターンCDPをタングステン膜パターンとし、導電体パターンCDPと同層の配線(図42の場合は配線M1)をタングステン配線とすれば、より好ましい。これは、タングステン(W)は、導電体パターンCDPの材料としても、配線の材料としても、好適なためである。また、タングステン配線は、上層配線よりも下層配線に適用しやすいため、上記図42のように、導電体パターンCDPを配線M1と同層に形成し、導電体パターンCDPおよび配線M1をタングステン膜により形成すれば、更に好適である。
また、導電体パターンCDPおよびそれと同層の配線(図42の場合は配線M1)にタングステン(W)を用いる場合は、タングステン(W)膜は層間絶縁膜との密着性が低いため、タングステン(W)膜と層間絶縁膜との間に、はがれ防止膜として、窒化チタン(TiN)膜を形成することが、より好ましい。この場合、窒化チタン(TiN)膜と窒化チタン(TiN)膜上のタングステン(W)膜との積層膜により導電体パターンCDPおよびそれと同層の配線(図42の場合は配線M1)が形成されることになる。また、タングステン配線は、上記実施の形態1記載のダマシン配線の構造を用いても良い(すなわち、導電体パターンCDPおよびそれと同層の配線にタングステンを用いる場合は、それら導電体パターンCDPおよびそれと同層の配線に対してダマシン構造を用いても良い)。この場合、導電性バリア膜に、例えば窒化チタン膜もしくはチタン膜と窒化チタン膜との積層膜を使用し、導電性バリア膜上に配線溝内を埋め込むように形成されたタングステンの主導体膜を形成後、不要な主導体膜および導電性バリア膜をCMP法により除去して、ダマシン配線(ダマシン構造)を形成すればよい。
また、本実施の形態において、上記実施の形態2の第3の変形例(上記図37)を適用することもできる。この場合、上記図37に示される導電体パターンCDPおよび接続部CDP2が、多層配線構造のうちのいずれかの配線層(図42の場合は配線M1)と同層に形成される。
また、本実施の形態において、上記実施の形態2の第4の変形例(上記図38〜図41)を適用することもできる。この場合、上記図38〜図41に示される導電体パターンCDPおよび接続部CDP2が、多層配線構造のうちのいずれかの配線層(図42の場合は配線M1)と同層に形成される。
(実施の形態4)
本実施の形態では、半導体チップCP1における発振回路領域OS1と基準抵抗Rstの配置例について説明する。
図47は、半導体チップ(半導体装置)CP1の平面レイアウト図であり、上記図1において、基準抵抗Rstと基準抵抗Rstおよび発振回路領域OS1間を接続する配線(内部配線)61とのレイアウトを追加したものに対応しており、半導体チップCP1における発振回路領域OS1と基準抵抗Rstの配置の一例が示されている。なお、発振回路領域OS1は上記図1と図49のいずれにおいても実線で示されているが、発振回路領域OS1以外の回路ブロック(回路領域)、例えばRAM領域RAM1、論理回路領域LOG1、フラッシュメモリ領域FLA1、AD/DA領域AD1、I/F回路領域IF1および電源回路領域PC1については、上記図1では実線で示されているのに対して、図47では、図面を見やすくするために、点線で示してある。また、図47において、基準抵抗Rstは複数の線状のパターンの集合として模式的に示されているが、図47において、基準抵抗Rstを構成する複数の線状のパターンのそれぞれは、上記導電体パターンCDPに対応するものである。
図47において、発振回路領域OS1には、基準抵抗Rst以外の上記発振回路OSが形成されており、この発振回路領域OS1は、半導体チップCP1の主面11aの中央付近に配置されている。一方、基準抵抗Rstは、上記図25に示される上記領域RG7に配置されている。基準抵抗Rstを上記領域RG7に配置する理由は、上記実施の形態1で既に述べているので、ここではその説明は省略する。発振回路領域OS1を半導体チップCP1の主面11aの中央付近に配置し、かつ基準抵抗Rstを上記領域RG7に配置すると、半導体チップCP1の主面11aにおいて、基準抵抗Rstは発振回路領域OS1から離間して配置される。このため、基準抵抗Rstを発振回路領域OS1内の上記発振回路OSに接続(電気的に接続)するための配線61は、比較的長くなる。従って、配線61の抵抗値の影響が基準抵抗Rstに及ばないようにするため、配線61の抵抗値を、基準抵抗Rstよりも低抵抗となるように設定する必要がある。これは、低抵抗(導電体パターンCDPの抵抗率よりも低抵抗率)な材料からなる配線、例えばアルミニウム配線や銅配線を配線61として用いたり、配線61の配線幅を基準抵抗Rstの配線(導電体パターンCDP)の幅(上記寸法L2に対応)よりも大きく(太く)することにより、実現可能である。なお、配線61は、上記半導体基板SUB上に形成された多層配線構造(例えば、上記配線M1、配線M2、配線M3を含む多層配線構造)のうちの任意の配線により形成される。
図47に示されるように、発振回路領域OS1を半導体チップCP1の主面11aの中央付近に配置すれば、発振回路領域OS1と他の回路ブロック(半導体チップCP1に形成されている発振回路領域OS1以外の回路ブロック)との間の距離を均等にしやすいため、発振回路領域OS1で生成した発振信号を、他の回路ブロック(半導体チップCP1に形成されている発振回路領域OS1以外の回路ブロック)に供給しやすくなる。また、発振回路領域OS1から他の回路ブロック(半導体チップCP1に形成されている発振回路領域OS1以外の回路ブロック)に送られた発振信号の信頼性を、より的確に向上させることができる。
また、上述したように、上記領域RG5(上記図24参照)を避けて基準抵抗Rstを配置することが好ましいため、図47にも示されるように、半導体装置CP1の主面11aにおいて、パッド電極PD(複数のパッド電極が配列している領域)とは平面的に重ならないように、基準抵抗Rstを配置することが好ましい。
図48は、半導体チップCP1における発振回路領域OS1と基準抵抗Rstの配置の他の例を示す、半導体チップ(半導体装置)CP1の平面レイアウト図であり、上記図47に対応するものである。上記図47の場合は、基準抵抗Rstを辺S4側(上記領域RG4)に配置されているのに対して、図48の場合は、基準抵抗Rstを辺S3側(上記領域RG3)に配置している。また、基準抵抗Rstを辺S2側(上記領域RG2)あるいは辺S1側(上記領域RG1)に配置することもできる。
図49および図50は、半導体チップCP1における発振回路領域OS1と基準抵抗Rstの配置の更に他の例を示す、半導体チップ(半導体装置)CP1の平面レイアウト図であり、図49は上記実施の形態1に対応するものであり、図50は上記図47に対応するものである。このため、図49において、基準抵抗Rstと基準抵抗Rstおよび発振回路領域OS1間を接続する配線(内部配線)61とのレイアウトを追加したものが図50に対応している。
半導体チップCP1に形成されている回路ブロックは、図49および図50の場合も、上記図1および図47の場合と同様であり、例えば、発振回路領域OS1、RAM領域RAM1、論理回路領域LOG1、フラッシュメモリ領域FLA1、AD/DA領域AD1、I/F回路領域IF1および電源回路領域PC1などが形成されている。しかしながら、図49および図50の場合と上記図1および図47の場合とで、各回路ブロックの配置位置が相違している。すなわち、上記図1および図47の場合の場合は、半導体チップCP1の主面11aの中央付近に発振回路領域OS1を配置しているのに対して、図49および図50の場合は、半導体チップCP1の主面11aの周辺部に発振回路領域OS1を配置している。
図49および図50の場合も、発振回路領域OS1には、基準抵抗Rst以外の上記発振回路OSが形成されている。この発振回路領域OS1は、半導体チップCP1の主面11aの周辺部に配置されている。また、半導体チップCP1の主面11aの周辺部には、複数のパッド電極PDも形成されている。このため、図49および図50の場合、発振回路領域OS1は、半導体チップCP1に形成された複数のパッド電極PDのうちの少なくとも1つ以上と平面的に重なる位置に配置されている。このようにすることで、半導体チップCP1のサイズ(面積)を縮小することができる。また、1枚の半導体ウエハから取得できる半導体チップCP1の個数を増やすことができ、低コスト化を図ることができる。
また、図49および図50の場合、基準抵抗Rstは、複数のパッド電極PDが形成されている半導体チップCP1の主面11aの周辺部よりも内側(上記中心CT1に近づく側を内側としている)に配置されている。すなわち、発振回路領域OS1は、半導体チップCP1に形成された複数のパッド電極PDと平面的に重ならない位置に配置されている。これは、上述したように、上記領域RG5(上記図24参照)を避けて基準抵抗Rstを配置することが好ましいためである。
また、図49および図50の場合、半導体チップCP1の主面11aの周辺部に(すなわちパッド電極PDと平面的に重なる位置に)発振回路領域OS1を配置し、かつ、上記領域RG5を避けた位置に基準抵抗Rstを配置するという条件を満たせば、発振回路領域OS1と基準抵抗Rstとの間の距離を小さくする(すなわち発振回路領域OS1の近くに基準抵抗Rstを配置する)ことが好ましい。これにより、基準抵抗Rstを発振回路領域OS1内の上記発振回路OSに接続(電気的に接続)するための配線61を短くすることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。