JPH1117113A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH1117113A JPH1117113A JP16704897A JP16704897A JPH1117113A JP H1117113 A JPH1117113 A JP H1117113A JP 16704897 A JP16704897 A JP 16704897A JP 16704897 A JP16704897 A JP 16704897A JP H1117113 A JPH1117113 A JP H1117113A
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- Japan
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- resistance
- voltage
- stress
- resistance elements
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Abstract
(57)【要約】
【解決手段】電圧検出回路において、被電圧検出電源の
電圧を供給するための電圧検出器の電圧入力端子とグラ
ウンド間に接続される第１の抵抗素子および被電圧検出
電源と電圧検出器の電圧入力端子の間に接続される第２
の抵抗素子が以下のいずれかの方法で半導体チップに配
置される。ａ）前記第１の抵抗素子と前記第２の抵抗素
子が隣接して交互に配置。ｂ）前記第１、第２の抵抗素
子が半導体チップの中央部に集中配置。ｃ）前記第１、
第２の抵抗素子の長さ方向が半導体チップの長辺方向に
一致して配置。 【効果】チップ上に不均一に分布するモールド応力のス
トレスによるピエゾ抵抗効果に起因する抵抗値変化が、
検出電圧設定値変動を引き起こさない電圧検出回路を実
現できる。
電圧を供給するための電圧検出器の電圧入力端子とグラ
ウンド間に接続される第１の抵抗素子および被電圧検出
電源と電圧検出器の電圧入力端子の間に接続される第２
の抵抗素子が以下のいずれかの方法で半導体チップに配
置される。ａ）前記第１の抵抗素子と前記第２の抵抗素
子が隣接して交互に配置。ｂ）前記第１、第２の抵抗素
子が半導体チップの中央部に集中配置。ｃ）前記第１、
第２の抵抗素子の長さ方向が半導体チップの長辺方向に
一致して配置。 【効果】チップ上に不均一に分布するモールド応力のス
トレスによるピエゾ抵抗効果に起因する抵抗値変化が、
検出電圧設定値変動を引き起こさない電圧検出回路を実
現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧検出器に接続
される被電圧検出電源の電圧を供給する目的の抵抗素子
が半導体チップに配置された半導体集積装置に関する。
される被電圧検出電源の電圧を供給する目的の抵抗素子
が半導体チップに配置された半導体集積装置に関する。
【０００２】
【従来の技術】従来の配置方法で、半導体チップに電圧
検出回路の抵抗素子を配置した半導体集積装置を図１〜
図５で説明する。図１は電圧検出回路の構成である。被
電圧検出電源接続端子ＶＩＮ（１０１)に入力された電
圧は抵抗Ｒ２（１０２）、抵抗Ｒ１（１０３）によって
分圧され、電圧比較器（１０５）の正電圧端子に入力さ
れる。電圧比較器（１０５）の負電圧入力端子に接続さ
れる基準電圧ＶＲＥＦ（１０４）の電圧と、上記正電圧
入力端子に入力される電圧が比較されその出力が検出結
果出力端子ＶＤＥＴ（１０６）に出力される。この時の
検出電圧設定値をＶＳＥＴ、基準電圧ＶＲＥＦ（１０
４）の出力電圧をＶＶＲＥＦとすると、 ＶＳＥＴ＝｛（Ｒ１＋Ｒ２）／Ｒ１｝×ＶＶＲＥＦ となる。被電圧検出電源接続端子ＶＩＮ（１０１）の電
圧値をＶＶＩＮとすると検出結果出力端子ＶＤＥＴ（１
０６）の出力は、ＶＶＩＮ＞ＶＳＥＴの場合は″Ｈ″、
ＶＶＩＮ＜ＶＳＥＴの場合は″Ｌ″となる。
検出回路の抵抗素子を配置した半導体集積装置を図１〜
図５で説明する。図１は電圧検出回路の構成である。被
電圧検出電源接続端子ＶＩＮ（１０１)に入力された電
圧は抵抗Ｒ２（１０２）、抵抗Ｒ１（１０３）によって
分圧され、電圧比較器（１０５）の正電圧端子に入力さ
れる。電圧比較器（１０５）の負電圧入力端子に接続さ
れる基準電圧ＶＲＥＦ（１０４）の電圧と、上記正電圧
入力端子に入力される電圧が比較されその出力が検出結
果出力端子ＶＤＥＴ（１０６）に出力される。この時の
検出電圧設定値をＶＳＥＴ、基準電圧ＶＲＥＦ（１０
４）の出力電圧をＶＶＲＥＦとすると、 ＶＳＥＴ＝｛（Ｒ１＋Ｒ２）／Ｒ１｝×ＶＶＲＥＦ となる。被電圧検出電源接続端子ＶＩＮ（１０１）の電
圧値をＶＶＩＮとすると検出結果出力端子ＶＤＥＴ（１
０６）の出力は、ＶＶＩＮ＞ＶＳＥＴの場合は″Ｈ″、
ＶＶＩＮ＜ＶＳＥＴの場合は″Ｌ″となる。
【０００３】抵抗素子の構造を図２に示す（例えば共立
出版株式会社発行の本「ＶＬＳＩのためのアナログ技
術」１２４〜１２６ページ等）。図２はＰ基板（２０
６）上のＮウエル（２０５）内に形成されたＰ−抵抗
（２０３）の例である。ここで、図２（ａ）は断面図、
図２（ｂ）は上面図である。Ｐ基板（２０６）の電位は
Ｐ＋拡散（２０８）によりグラウンドに接続され、Ｎウ
エル（２０５）の電位はＮ＋拡散（２０７）によって電
源電圧に接続される。抵抗素子は図２に示すようにＳｉ
Ｏ２層（２０１）下にイオン打ち込みによって形成され
たＰ−抵抗（２０３）である。Ｐ−抵抗（２０３）は両
端のＰ＋拡散（２０４）によってコンタクト孔を通して
メタル配線（２０２）に接続される。図３は抵抗素子の
半導体チップ（３０１）上での配置を示したものであ
る。抵抗Ｒ２（３０２）、抵抗Ｒ１（３０３）はそれぞ
れ図２に示した抵抗素子のアレイを直列接続し配置す
る。
出版株式会社発行の本「ＶＬＳＩのためのアナログ技
術」１２４〜１２６ページ等）。図２はＰ基板（２０
６）上のＮウエル（２０５）内に形成されたＰ−抵抗
（２０３）の例である。ここで、図２（ａ）は断面図、
図２（ｂ）は上面図である。Ｐ基板（２０６）の電位は
Ｐ＋拡散（２０８）によりグラウンドに接続され、Ｎウ
エル（２０５）の電位はＮ＋拡散（２０７）によって電
源電圧に接続される。抵抗素子は図２に示すようにＳｉ
Ｏ２層（２０１）下にイオン打ち込みによって形成され
たＰ−抵抗（２０３）である。Ｐ−抵抗（２０３）は両
端のＰ＋拡散（２０４）によってコンタクト孔を通して
メタル配線（２０２）に接続される。図３は抵抗素子の
半導体チップ（３０１）上での配置を示したものであ
る。抵抗Ｒ２（３０２）、抵抗Ｒ１（３０３）はそれぞ
れ図２に示した抵抗素子のアレイを直列接続し配置す
る。
【０００４】
【発明が解決しようとする課題】しかし前述の抵抗素子
配置方法では、図４に示すように半導体チップ（４０
４）をエポキシ樹脂等によりモールド（４０３）処理す
ると、半導体チップ（４０４）上で不均一に分布するモ
ールド応力のストレスによるピエゾ抵抗効果で抵抗素子
の抵抗値が不均一に変化しモールド処理前後で検出電圧
が変動する問題がある。半導体チップ(４０４）上のモ
ールド応力の分布は図４に示すように不均一で、ストレ
スの強度はチップ端部が最大となる。またモールド応力
の変化はチップの長辺方向が著しい。図３の例では、半
導体チップ（３０１）の端部に抵抗Ｒ１(３０３）、内
側に抵抗Ｒ２（３０２）が配置されている。この場合、
抵抗Ｒ１（３０３）がモールド処理後に受ける応力のス
トレス強度は抵抗Ｒ２（３０２）に比して大きい。抵抗
値は応力ストレスを受けると低下し、検出電圧設定値Ｖ
ＳＥＴはモールド処理後にはモールド処理前よりも高く
なる。このため図５に示すように検出電圧設定値ＶＳＥ
Ｔの値がΔＶだけシフトし、ウエハー状態での検出電圧
の測定値Ｖ１が仕様の規格内であっても、パッケージン
グ後の状態での検出電圧の測定値Ｖ１’が仕様の規格外
になることがあり問題となる。
配置方法では、図４に示すように半導体チップ（４０
４）をエポキシ樹脂等によりモールド（４０３）処理す
ると、半導体チップ（４０４）上で不均一に分布するモ
ールド応力のストレスによるピエゾ抵抗効果で抵抗素子
の抵抗値が不均一に変化しモールド処理前後で検出電圧
が変動する問題がある。半導体チップ(４０４）上のモ
ールド応力の分布は図４に示すように不均一で、ストレ
スの強度はチップ端部が最大となる。またモールド応力
の変化はチップの長辺方向が著しい。図３の例では、半
導体チップ（３０１）の端部に抵抗Ｒ１(３０３）、内
側に抵抗Ｒ２（３０２）が配置されている。この場合、
抵抗Ｒ１（３０３）がモールド処理後に受ける応力のス
トレス強度は抵抗Ｒ２（３０２）に比して大きい。抵抗
値は応力ストレスを受けると低下し、検出電圧設定値Ｖ
ＳＥＴはモールド処理後にはモールド処理前よりも高く
なる。このため図５に示すように検出電圧設定値ＶＳＥ
Ｔの値がΔＶだけシフトし、ウエハー状態での検出電圧
の測定値Ｖ１が仕様の規格内であっても、パッケージン
グ後の状態での検出電圧の測定値Ｖ１’が仕様の規格外
になることがあり問題となる。
【０００５】
【課題を解決するための手段】本発明の電圧検出回路の
抵抗素子配置方法は、電圧検出回路において被電圧検出
電源の電圧を供給するための電圧検出器の電圧入力端子
とグラウンド間に接続される第１の抵抗素子および被電
圧検出電源と電圧検出器の電圧入力端子の間に接続され
る第２の抵抗素子が ａ）隣接して交互に配置 ｂ）半導体チップの中央部に集中配置 ｃ）抵抗素子の長さ方向が半導体チップの長辺方向に一
致して配置 のいずれかの方法で半導体チップに配置されたことを特
徴とする。
抵抗素子配置方法は、電圧検出回路において被電圧検出
電源の電圧を供給するための電圧検出器の電圧入力端子
とグラウンド間に接続される第１の抵抗素子および被電
圧検出電源と電圧検出器の電圧入力端子の間に接続され
る第２の抵抗素子が ａ）隣接して交互に配置 ｂ）半導体チップの中央部に集中配置 ｃ）抵抗素子の長さ方向が半導体チップの長辺方向に一
致して配置 のいずれかの方法で半導体チップに配置されたことを特
徴とする。
【０００６】
【発明の実施の形態】本発明の実施の形態を図６に従っ
て説明する。図６はこの発明による電圧検出回路の抵抗
素子配置方法の一実施例を示したものである。抵抗素子
のアレイを抵抗素子の長さ方向が半導体チップ（６０
１）の長辺方向に一致するようにし、さらに半導体チッ
プ（６０１）の中央部に集中配置する。モールド応力の
ストレスは半導体チップ（６０１）の長辺方向で著し
く、抵抗素子の長さ方向を半導体チップ（６０１）の長
辺方向に一致させることで各抵抗素子の抵抗値の変化を
平均化させる。また半導体チップ（６０１）の中央部は
モールド応力によるストレス強度が最小となるためこの
部分に抵抗素子アレイを集中配置することでモールド応
力のストレスによる影響を最小にとどめることができ
る。また各抵抗素子は、抵抗Ｒ２（６０２）、抵抗Ｒ１
(６０３）を隣接して交互に配置し、半導体チップ（６
０１）の短辺方向でのモールド応力のストレス強度の変
化により不均一な抵抗値の変化分を抵抗Ｒ２（６０
２）、抵抗Ｒ１（６０３）で同等にする。以上によりモ
ールド応力のストレスによるモールド処理前後での検出
電圧のシフトを抑制できる。
て説明する。図６はこの発明による電圧検出回路の抵抗
素子配置方法の一実施例を示したものである。抵抗素子
のアレイを抵抗素子の長さ方向が半導体チップ（６０
１）の長辺方向に一致するようにし、さらに半導体チッ
プ（６０１）の中央部に集中配置する。モールド応力の
ストレスは半導体チップ（６０１）の長辺方向で著し
く、抵抗素子の長さ方向を半導体チップ（６０１）の長
辺方向に一致させることで各抵抗素子の抵抗値の変化を
平均化させる。また半導体チップ（６０１）の中央部は
モールド応力によるストレス強度が最小となるためこの
部分に抵抗素子アレイを集中配置することでモールド応
力のストレスによる影響を最小にとどめることができ
る。また各抵抗素子は、抵抗Ｒ２（６０２）、抵抗Ｒ１
(６０３）を隣接して交互に配置し、半導体チップ（６
０１）の短辺方向でのモールド応力のストレス強度の変
化により不均一な抵抗値の変化分を抵抗Ｒ２（６０
２）、抵抗Ｒ１（６０３）で同等にする。以上によりモ
ールド応力のストレスによるモールド処理前後での検出
電圧のシフトを抑制できる。
【０００７】今回の実施例では、一例として抵抗素子を
電圧検出回路の電圧検出用として使用しているが、この
他に、ＣＲ発振回路等の発振回路に使用される抵抗など
の精度を要求される抵抗素子についても本発明の配置方
法を使用することでモールド応力のストレスによる影響
を抑制し、モールド処理前後での発振周波数シフトなど
の特性変化を抑えることができる。
電圧検出回路の電圧検出用として使用しているが、この
他に、ＣＲ発振回路等の発振回路に使用される抵抗など
の精度を要求される抵抗素子についても本発明の配置方
法を使用することでモールド応力のストレスによる影響
を抑制し、モールド処理前後での発振周波数シフトなど
の特性変化を抑えることができる。
【０００８】
【発明の効果】以上述べたように、本発明によれば、半
導体チップ上に形成される抵抗素子を使用した電圧検出
回路において、抵抗素子アレイを、 ａ）隣接して交互に配置 ｂ）半導体チップの中央部に集中配置 ｃ）抵抗素子の長さ方向が半導体チップの長辺方向に一
致して配置 することにより、半導体チップのエポキシ樹脂等を使用
したモールド処理前後で、チップ上に不均一に分布する
モールド応力のストレスによるピエゾ抵抗効果に起因す
る抵抗値変化が検出電圧設定値変動を引き起こさない電
圧検出回路を実現でき、ウエハー状態での検出電圧測定
値が仕様を満たす値であっても、パッケージング後の状
態での検出電圧測定値が仕様を満たさないなどの問題を
回避できる。
導体チップ上に形成される抵抗素子を使用した電圧検出
回路において、抵抗素子アレイを、 ａ）隣接して交互に配置 ｂ）半導体チップの中央部に集中配置 ｃ）抵抗素子の長さ方向が半導体チップの長辺方向に一
致して配置 することにより、半導体チップのエポキシ樹脂等を使用
したモールド処理前後で、チップ上に不均一に分布する
モールド応力のストレスによるピエゾ抵抗効果に起因す
る抵抗値変化が検出電圧設定値変動を引き起こさない電
圧検出回路を実現でき、ウエハー状態での検出電圧測定
値が仕様を満たす値であっても、パッケージング後の状
態での検出電圧測定値が仕様を満たさないなどの問題を
回避できる。
【図１】電圧検出回路図。
【図２】抵抗素子の構造図。
【図３】従来の電圧検出回路の抵抗素子配置図。
【図４】モールド処理された半導体チップの断面図とモ
ールド応力分布図。
ールド応力分布図。
【図５】モールド処理による電圧検出回路の検出電圧シ
フト図。
フト図。
【図６】本発明の電圧検出回路の抵抗素子配置図。
１０１：被電圧検出電源接続端子ＶＩＮ １０２：抵抗Ｒ２ １０３：抵抗Ｒ１ １０４：基準電圧ＶＲＥＦ １０５：電圧比較器 １０６：検出結果出力端子ＶＤＥＴ ２０１：ＳｉＯ２層 ２０２：メタル配線 ２０３：Ｐ−抵抗 ２０４：Ｐ＋拡散 ２０５：Ｎウエル ２０６：Ｐ基板 ２０７：Ｎ＋拡散 ２０８：Ｐ＋拡散 ３０１：半導体チップ ３０２：抵抗Ｒ２ ３０３：抵抗Ｒ１ ４０１：リードフレーム ４０２：ボンディングワイヤー ４０３：モールド ４０４：半導体チップ ４０５：ダイパッド ６０１：半導体チップ ６０２：抵抗Ｒ２ ６０３：抵抗Ｒ１
Claims (1)
- 【請求項１】電圧検出回路において、被電圧検出電源の
電圧を供給するための電圧検出器の電圧入力端子とグラ
ウンド間に接続される第１の抵抗素子および被電圧検出
電源と電圧検出器の電圧入力端子の間に接続される第２
の抵抗素子が以下のいずれかの方法で半導体チップに配
置されたことを特徴とする半導体集積装置。 ａ）前記第１の抵抗素子と前記第２の抵抗素子が隣接し
て交互に配置。 ｂ）前記第１、第２の抵抗素子が半導体チップの中央部
に集中配置。 ｃ）前記第１、第２の抵抗素子の長さ方向が半導体チッ
プの長辺方向に一致して配置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16704897A JPH1117113A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16704897A JPH1117113A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117113A true JPH1117113A (ja) | 1999-01-22 |
Family
ID=15842435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16704897A Pending JPH1117113A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117113A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217369A (ja) * | 2001-01-16 | 2002-08-02 | Fuji Electric Co Ltd | 基準電圧半導体装置 |
| EP2355135A2 (en) | 2010-01-28 | 2011-08-10 | Renesas Electronics Corporation | Integrated metal resistor and manufacturing method thereof |
| WO2012137590A1 (ja) * | 2011-04-01 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2012195454A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | 半導体装置 |
| JP2013229509A (ja) * | 2012-04-26 | 2013-11-07 | Renesas Electronics Corp | 半導体装置 |
| JP5539537B2 (ja) * | 2010-11-29 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
| CN112305291A (zh) * | 2019-07-24 | 2021-02-02 | 罗姆股份有限公司 | 电压监视电路 |
-
1997
- 1997-06-24 JP JP16704897A patent/JPH1117113A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217369A (ja) * | 2001-01-16 | 2002-08-02 | Fuji Electric Co Ltd | 基準電圧半導体装置 |
| EP2355135A2 (en) | 2010-01-28 | 2011-08-10 | Renesas Electronics Corporation | Integrated metal resistor and manufacturing method thereof |
| US8659122B2 (en) | 2010-01-28 | 2014-02-25 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP5539537B2 (ja) * | 2010-11-29 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9252793B2 (en) | 2010-11-29 | 2016-02-02 | Renesas Electronics Corporation | Semiconductor device |
| US9503018B2 (en) | 2010-11-29 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device |
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| JP2021018217A (ja) * | 2019-07-24 | 2021-02-15 | ローム株式会社 | 電圧監視回路 |
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