WO2012137590A1

WO2012137590A1 - 半導体装置

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Publication number: WO2012137590A1
Application number: PCT/JP2012/056964
Authority: WO
Inventors: 康関根
Original assignee: ルネサスエレクトロニクス株式会社
Priority date: 2011-04-01
Filing date: 2012-03-19
Publication date: 2012-10-11

Abstract

　基板の主面上に形成された半導体装置は、第１の抵抗体（ＶＲ２）を含む電気回路（２）と、第２および第３の抵抗体（ＲＡ，ＲＢ）と、補正部（１０）とを備える。電気回路（２）は、第１の抵抗体（ＶＲ２）の抵抗値に応じてその特性が変化する。第２および第３の抵抗体（ＲＡ，ＲＢ）は、第１の抵抗体（ＶＲ２）と同じ材料によって形成され、一方が他方よりも主面の中心寄りの位置に設けられる。補正部（１０）は、第２および第３の抵抗体（ＲＡ，ＲＢ）の抵抗値の変化量に基づいて、電気回路（１０）の特性を補正するための補正信号（１３）を生成する。

Description

半導体装置

　この発明は、基板上に形成された複数の構成部品を含む半導体装置であり、特に、構成部品として抵抗器を含む半導体装置に関する。

　マイクロコンピュータなどの半導体集積回路装置では、機器の小型化やコスト低減のために、クロック生成用の発振回路を内蔵する場合がある。

　集積回路に内蔵された発振回路の一例として、特開２００２－３０００２７号公報（特許文献１）に記載された発振回路が知られている。この発振回路は、発振手段と、定電流源回路と、充電手段と、制御手段とを含む。発振手段は、外部からの電流または電圧に基づいて発振周波数が制御される。定電流源回路は、その生成する定電流を基準抵抗の値によって可変自在とするように構成される。この基準抵抗の値によって発振手段の発振周波数が変化する。充電手段は、発振手段の発振出力に基づいて定電流源回路からの定電流によりコンデンサを充電する。制御手段は、上記コンデンサの充電電荷と所定の基準値とに基づいて発振手段の発振周波数を制御する上記の電流または電圧を生成する。

特開２００２－３０００２７号公報

　ところで、ＩＣ（Integrated　Circuit）の特性変動の要因の１つとして、パッケージングの際の樹脂封止に起因した特性変動がある。この特性変動は、半導体基板に比べて膨張係数の大きいモールド樹脂が硬化する際に収縮を起こし、この結果、基板表面に圧縮応力が発生することによって生じる。

　上記の発振回路に用いられる基準抵抗の場合には、ＴｉＮ（窒化チタン）やＴａＮ（窒化タンタル）などの材料が用いられており、樹脂封止に起因した抵抗値の変化は微小である。しかしながら、たとえ微小な抵抗値の変化であっても発振周波数の変動要因となるので問題となる。

　この発明の目的は、半導体装置に含まれる電気回路の特性が、その電気回路に内蔵された抵抗体の抵抗値が変化することによって変動した場合に、当該電気回路の特性変動を抑制することが可能な半導体装置を提供することである。

　この発明の実施の一形態による半導体装置は、基板の主面上に形成され、第１の抵抗体を含む電気回路と、第２および第３の抵抗体と、補正部とを備える。電気回路は、第１の抵抗体の抵抗値に応じてその特性が変化する。第２および第３の抵抗体は、第１の抵抗体と同じ材料によって形成され、一方が他方よりも主面の中心寄りの位置に設けられる。補正部は、第２および第３の抵抗体の抵抗値の変化量に基づいて、電気回路の特性を補正するための補正信号を生成する。

　上記の実施の形態によれば、電気回路に含まれる第１の抵抗体の抵抗値が変化しても、第２および第３の抵抗体の抵抗値の変化に基づいて、電気回路の特性を補正することによって、電気回路の特性変動を抑制することができる。

この発明の実施の一形態による半導体集積回路装置として、マイクロコンピュータチップ１の構成を示すブロック図である。図１のオンチップオシレータ２の構成を詳しく示す図である。図２の抵抗部ＶＲ２の構成の一例を示す回路図である。抵抗体ＲＡ，ＲＢの配置例を示す図である。半導体基板ＳＵＢの主面側の平面図である。樹脂封止によって半導体チップに発生する圧縮応力の大きさのシミュレーション結果を示す図である。モニター用の抵抗体ＲＡ，ＲＢの望ましい設置場所について説明するための図である。圧縮応力と抵抗値との関係を示す図である。応力補正回路１０の構成を示す回路図である。図９のモニタ信号生成部５０Ａの構成をより詳しく示した回路図である。

　以下、この発明の実施の形態について図面を参照して詳しく説明する。以下では、マイクロコンピュータチップに内蔵された発振回路を例に挙げて説明するが、この発明は、発振回路に限られるものでなく、半導体チップに形成された抵抗体を含む電気回路に広く適用できる。

　なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

　［マイクロコンピュータチップの構成］
　図１は、この発明の実施の一形態による半導体集積回路装置として、マイクロコンピュータチップ１の構成を示すブロック図である。図１を参照して、マイクロコンピュータチップ１は、オンチップオシレータ（On-Chip　Oscillator）２と、レジスタ３と、メモリ４と、分周回路５と、ＣＰＵ（Central　Processing　Unit）６と、Ａ／Ｄ（Analog-to-Digital）変換器７と、タイマ（Timer）８と、その他の内部モジュールである周辺回路９と、応力補正回路１０と、抵抗体ＲＡ，ＲＢとを含む。

　オンチップオシレータ２は、マイクロコンピュータチップ１に内蔵された発振器であり、内部モジュールに供給するクロックＣＬＫの基になる信号ＣＫＯＵＴを発生する。オンチップオシレータ２が所望の周波数で発振するように、オンチップオシレータ２に設けられた基準抵抗およびコンデンサの値は、レジスタ３から読み出されたトリミングコード１１Ａ，１１Ｂ，１１Ｃに応じた値にそれぞれ設定される。メモリ４は、たとえば、フラッシュメモリなどの不揮発性メモリによって構成され、上記のトリミングコードを格納する。トリミングコードは、マイクロコンピュータチップ１の起動時にメモリ４からレジスタ３に転送される。

　分周回路５は、オンチップオシレータ２の出力信号ＣＫＯＵＴを分周することによってクロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、および周辺回路９などの内部モジュールの動作に用いられる。

　応力補正回路１０は、オンチップオシレータ２に設けられた基準抵抗の抵抗値が変化した場合に、その抵抗値の変化を補償するための信号（トリミングコード）１３を生成してオンチップオシレータ２に出力する。基準抵抗の抵抗値が変化する原因の１つは、パッケージング工程の際の樹脂封止に起因した残留応力である。この場合に、基準抵抗の抵抗値が最も変化するのは樹脂封止の前後においてであるが、残留応力はパッケージング工程の後にも徐々に変化するので、オンチップオシレータ２の発振周波数を一定にするためには、その変化に応じて基準抵抗の抵抗値をさらに補正する必要がある。

　図４～図１０を参照して詳しく述べるように、応力補正回路１０は、マイクロコンピュータチップ１内に設けられた抵抗体ＲＡ，ＲＢの抵抗値の変化率に基づいて、トリミングコード１３を生成する。抵抗体ＲＡ，ＲＢは、オンチップオシレータ２に設けられた基準抵抗と同一の材料（たとえば、ＴｉＮ，ＴａＮなど）を用いて形成され、一方（抵抗体ＲＡ）が他方（抵抗体ＲＢ）よりも基板の主面上の中央寄りの位置に設けられる。

　［オンチップオシレータの構成］
　図２は、図１のオンチップオシレータ２の構成を詳しく示す図である。図２を参照して、オンチップオシレータ２は、基準電圧発生回路２０と、定電流発生回路２１と、周波数電圧変換回路２２と、積分回路２３と、電圧制御発振器２４と、制御回路２５とを含む。

　基準電圧発生回路２０は、いわゆるバンドギャップリファレンス回路であり、電源電圧に依存しないが環境温度に依存する参照電圧Ｖｒｅｆ１と、電源電圧および環境温度の両方に依存しない参照電圧Ｖｒｅｆ２とを生成する。参照電圧Ｖｒｅｆ１の温度特性は、定電流発生回路２１に設けられた抵抗部ＶＲ１，ＶＲ２の抵抗値の温度依存性を打ち消すように調整されている。

　基準電圧発生回路２０は、複数の抵抗素子を含む抵抗部（図示省略）を含む。この抵抗部の抵抗値は、参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２が所望の温度特性となるように予め調整され、調整結果がトリミングコード１１Ａとして、図１で説明したメモリ４に格納される。マイクロコンピュータチップ１の起動時に、格納されたトリミングコード１１Ａがメモリ４からレジスタ３に転送され、レジスタ３から基準電圧発生回路２０に読込まれる。

　定電流発生回路２１は、基準電圧発生回路２０から出力された参照電圧に基づいて、電源電圧および温度の両方に依存しない定電流Ｉｒｅｆを生成する。定電流Ｉｒｅｆは、定電流発生回路２１の内部に設けられたカレントミラー回路によって定電流Ｉｃｏｎｓｔに変換され、定電流Ｉｃｏｎｓｔが周波数電圧変換回路２２に出力される。

　より詳細には、定電流発生回路２１は、オペアンプＡＰ１と、ＰＭＯＳ（Positive-channel　Metal　Oxide　Semiconductor）トランジスタＱ１，Ｑ２と、互いに並列接続された抵抗部ＶＲ１，ＶＲ２とを含む。抵抗部ＶＲ１，ＶＲ２によって前述の基準抵抗が構成される。

　オペアンプＡＰ１の非反転入力端子（＋端子）には、基準電圧発生回路２０から出力された参照電圧Ｖｒｅｆ１が入力される。オペアンプＡＰ１の出力端子は、ＰＭＯＳトランジスタＱ１，Ｑ２のゲートに接続される。ＰＭＯＳトランジスタＱ１，Ｑ２の各ソースは電源ノードＶＤＤに接続される。ＰＭＯＳトランジスタＱ１のドレインは、抵抗部ＶＲ１，ＶＲ２の一端に接続されるとともに、オペアンプＡＰ１の反転入力端子（－端子）に接続される。抵抗部ＶＲ１，ＶＲ２の他端は接地ノードＧＮＤに接続される。抵抗部ＶＲ１の抵抗値は、レジスタ３から読み出されたトリミングコード１１Ｂに応じて設定される。トリミングコード１１Ｂの値は、パッケージング工程の前段階で発振周波数を調整する際に決定される。抵抗部ＶＲ２の抵抗値は、応力補正回路１０から出力されたトリミングコード１３に応じて設定される。トリミングコード１３の値は、パッケージング工程におけるモールド樹脂による応力の影響が除去されるように、パッケージング工程後に応力補正回路１０によって決定される。抵抗部ＶＲ１，ＶＲ２の構成の詳細は、図３を参照して後述する。

　以上の定電流発生回路２１の構成によれば、ＰＭＯＳトランジスタＱ１のドレイン電圧は、オペアンプＡＰ１の反転入力端子（－端子）にフィードバックされるので、ＰＭＯＳトランジスタＱ１のドレイン電圧は参照電圧Ｖｒｅｆ１に等しくなる。したがって、抵抗部ＶＲ１，ＶＲ２の並列接続体の抵抗値をＲｖとすれば、ＰＭＯＳトランジスタＱ１に流れる電流Ｉｒｅｆは、
　Ｉｒｅｆ＝Ｖｒｅｆ１／Ｒｖ　　　　　　　　　　…(1)
と表わされる。既に説明したように、この電流Ｉｒｅｆが、電源電圧ＶＤＤおよび環境温度の両方に依存しない一定の電流になるように、抵抗値Ｒｖの温度依存性を打ち消すような温度特性を、参照電圧Ｖｒｅｆ１は有している。定電流Ｉｒｅｆは、ＰＭＯＳトランジスタＱ１，Ｑ２のゲート幅の比に応じた倍率で定電流Ｉｃｏｎｓｔにコピーされ、定電流Ｉｃｏｎｓｔが周波数電圧変換回路２２に供給される。

　周波数電圧変換回路２２は、電圧制御発振器２４の発振周波数に応じた制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰを制御回路２５から受け、この制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰに応じた電圧を積分回路２３に出力する。制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰの各パルス幅は、電圧制御発振器２４の出力信号ＣＫＯＵＴの周期に応じて制御回路２５によって設定される。積分回路２３と周波数電圧変換回路２２とは、並列型スイッチドキャパシタ積分回路を構成する。

　より詳細には、周波数電圧変換回路２２は、スイッチＳＷ１～ＳＷ３と、容量部ＶＣ１とを含む。積分回路２３は、オペアンプＡＰ２と、コンデンサＣ２とを含む。

　スイッチＳＷ１，ＳＷ２は、この順でＰＭＯＳトランジスタＱ２のドレインと接地ノードＧＮＤとの間に接続される。容量部ＶＣ１は、スイッチＳＷ１，ＳＷ２の接続ノードＮＤ１と接地ノードＧＮＤとの間にスイッチＳＷ２と並列に接続される。スイッチＳＷ３は、接続ノードＮＤ１と、オペアンプＡＰ２の反転入力端子（－端子）との間に接続される。オペアンプＡＰ２の非反転入力端子（＋端子）には、基準電圧発生回路２０から参照電圧Ｖｒｅｆ２が入力される。コンデンサＣ２は、オペアンプＡＰ２の反転入力端子（－端子）と出力端子との間に接続される。オペアンプＡＰ２の出力によって電圧制御発振器２４が駆動される。なお、容量部ＶＣ１の容量値は、レジスタ３から読み出されたトリミングコード１１Ｃに応じた値に設定されている。

　ここで、スイッチＳＷ１，ＳＷ２，ＳＷ３は、それぞれ制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰの論理レベルに応じて導通または非導通状態になる。たとえば、電圧制御発振器２４の出力信号ＣＫＯＵＴの４周期のうち、スイッチＳＷ１は最初の１周期の間だけオン状態になり、０．５周期の期間をおいてスイッチＳＷ３が０．５周期の間だけオン状態になり、０．５周期の期間をおいてスイッチＳＷ２が１周期の間だけオン状態になる。スイッチＳＷ１が導通状態になると、定電流Ｉｃｏｎｓｔによって容量部ＶＣ１が充電される。スイッチＳＷ２が導通状態になると、容量部ＶＣ１は放電される。スイッチＳＷ３の導通状態になると、容量部ＶＣ１の電圧（すなわち、接続ノードＮＤ１の電圧Ｖｃ）が参照電圧Ｖｒｅｆ２に等しくなるように容量部ＶＣ１が充電または放電される。

　電圧制御発振器２４の発振周波数が目標周波数に等しくなった定常状態では、スイッチＳＷ１によって容量部ＶＣ１が充電された直後に、容量部ＶＣ１の電圧Ｖｃと参照電圧Ｖｒｅｆ２とが等しくなる。上記の目標周波数は、定電流発生回路２１から出力される電流Ｉｃｏｎｓｔ（したがって、抵抗部ＶＲ１，ＶＲ２の抵抗値）と、容量部ＶＣ１の容量値とに応じて調整することができる。具体的には、マイクロコンピュータチップ１の製造後に、所望の発振周波数が得られるように抵抗部ＶＲ１の抵抗値と、容量部ＶＣ１の容量値との少なくとも一方を調整し、調整結果がトリミングコード１１Ｂ，１１Ｃとして、図１で説明したメモリ４に格納される。抵抗部ＶＲ２は、抵抗部ＶＲ１の抵抗値および容量部ＶＣ１の容量値の調整後、パッケージング工程などによってさらに発振周波数がずれたときに応力補正回路１０によって調整される。

　［抵抗部ＶＲ２の構成例］
　図３は、図２の抵抗部ＶＲ２の構成の一例を示す回路図である。図３を参照して、抵抗部ＶＲ２は、互いに直列または並列に接続された抵抗素子３３～４１と、抵抗素子３５～３８とそれぞれ並列に接続されたＮＭＯＳ（Negative-channel　Metal　Oxide　Semiconductor）トランジスタ４２～４８とを含む。図２の応力補正回路１０は、ＮＭＯＳトランジスタ４２～４８の各ゲートに制御信号（トリミングコード）１３を出力する。ＮＭＯＳトランジスタ４２～４８が導通または非導通に切替わることによって、抵抗部ＶＲ２の抵抗値が調整される。

　より詳細には、抵抗部ＶＲ２は、抵抗値が固定された主抵抗部３０と、抵抗値が可変の直列抵抗部３１および並列抵抗部３２とを含む。主抵抗部３０は、互いに直列接続された抵抗素子３３，３４を含む。直列抵抗部３１は、互いに直列接続された抵抗素子３５～３７と、これらの抵抗素子３５～３７とそれぞれ並列に接続されたＮＭＯＳトランジスタ４２～４４とを含む。並列抵抗部３２は、互いに並列接続された抵抗素子３８～４１と、これらの抵抗素子３８～４１とそれぞれ並列に接続されたＮＭＯＳトランジスタ４５～４８とを含む。なお、図３において、主抵抗部３０、直列抵抗部３１、および並列抵抗部３２に設けられた抵抗素子の個数、ならびに直列抵抗部３１および並列抵抗部３２に設けられたＮＭＯＳトランジスタの個数は、図解を容易にするために限られた個数が示されているが、実際には、調整する抵抗値の精度に応じて必要数が設けられる。

　直列抵抗部３１および並列抵抗部３２を構成する各抵抗素子の抵抗値は、主抵抗部３０を構成する各抵抗素子の抵抗値に比べて小さくする。たとえば、オンチップオシレータ２の発振周波数の変動を０．１％以下にする場合には、抵抗値の変動も０．１％以下に抑える必要がある。したがって、直列抵抗部３１および並列抵抗部３２を構成する各抵抗素子の抵抗値を、主抵抗部３０を構成する各抵抗の抵抗値に対して０．１％オーダーにする必要がある。抵抗値の粗調整を直列抵抗部３１によって行ない、抵抗値の微調整を並列抵抗部３２によって行なうのが望ましい。

　なお、抵抗部ＶＲ１の構成は、図３に示した抵抗部ＶＲ２と同様の構成にすることができる。容量部ＶＣ１は、コンデンサとＮＭＯＳトランジスタとの直列接続体を複数個並列に接続することによって構成できる。

　［抵抗体ＲＡ，ＲＢの配置］
　図４は、抵抗体ＲＡ，ＲＢの配置例を示す図である。抵抗体ＲＡ，ＲＢは、樹脂封止によって生じた応力に起因する抵抗値の変動量をモニター（監視）するために設けられている。応力による抵抗値の変動を精度良くモニターするためには、基板ＳＵＢの端部を除いた主面ＰＳ上で、最も応力が大きい領域と最も応力が小さい領域とに配置するのが望ましい。

　図５～図７で説明するように、チップ端を除いて、最も応力が大きいのはチップの中央部であり、チップの周辺ほど応力は小さくなる。最も応力が小さいはチップの４角の近傍のいずれかである。たたし、チップ端での応力はスクライブラインの影響を受けたりするので、応力の大きさはチップごとにまちまちになる。

　図４の場合、抵抗体ＲＡは、チップ端部を除いて、最も応力が大きくなるチップの中央部に設けられ、抵抗体ＲＢは、最も応力が小さくなるチップの角（チップの端部を除く）に設けられる。抵抗値を補正する対象である対象回路ＴＧ（本実施の形態の場合、オンチップオシレータ２）にかかる応力は対象回路ＴＧの設置場所に依存し、モニター用の抵抗体ＲＡに印加される応力とモニター用の抵抗体ＲＢに印加される応力との間の値になる。

　［樹脂封止による残留応力］
　半導体チップを封止するモールド用樹脂（たとえば、エポキシ樹脂）の熱膨張係数は、半導体基板の熱膨張係数よりも大きい。たとえば、単結晶シリコン基板の熱膨張係数が３．５ｐｐｍ／℃程度であるのに対して、モールド樹脂の熱膨張係数は８～１５ｐｐｍ／℃程度である。樹脂封止工程においては、樹脂封止装置に用意された金型の中に半導体チップが設置され、その金型の中にモールド樹脂が高圧で注入される。注入されたモールド樹脂は、たとえば１５０～２００℃程度に加熱されることによって硬化する。熱硬化後のモールド樹脂が室温まで冷却する間に、熱膨張係数の違いによって半導体チップの主面側に圧縮応力が発生する。以下、樹脂封止によって半導体チップに発生する圧縮応力の大きさのシミュレーション結果について説明する。

　図５は、半導体基板ＳＵＢの主面側の平面図である。図５において、矩形状の半導体基板ＳＵＢの４辺をＳＤ１～ＳＤ４とし、４頂点をＶＸ１～ＶＸ４とする。基板ＳＵＢの主面ＰＳの中心ＣＴは、対角線ＤＬ１，ＤＬ２の交点として与えられる。シミュレーションでは、中心ＣＴから辺ＳＤ１に向かう方向（Ｘ方向）に延びる直線上の各点で、辺ＳＤ１に垂直な方向の応力σ⊥と、辺ＳＤ１に平行な方向の応力σ//とを計算した。

　図６は、樹脂封止によって半導体チップに発生する圧縮応力の大きさのシミュレーション結果を示す図である。図６において、横軸は中心ＣＴからの距離を示し、縦軸は圧縮応力の大きさを示す。

　図６に示されるように、基板の端部（中心ＣＴからの距離１．０ｍｍ以上）を除いて、辺ＳＤ１に垂直な方向の圧縮応力σ⊥の大きさは中央付近が最も大きく、周辺に近づくにつれて小さくなる。辺ＳＤ１に平行な方向の圧縮応力σ//の大きさは、基板の端部を除いて、中心ＣＴからの距離によらずほぼ一定である。なお、基板の対称性から、中心ＣＴから辺ＳＤ２～ＳＤ４の各々に向かう方向についても同様の結果が得られる。

　図７は、モニター用の抵抗体ＲＡ，ＲＢの望ましい設置場所について説明するための図である。

　図６、図７を参照して、モニター用の抵抗体の一方（抵抗体ＲＡ）は、主面ＰＳの中心ＣＴからの距離が、中心ＣＴから基板ＳＵＢの端までの距離の概ね５％以内となる領域ＣＲ（点ＶＸ１３～ＶＸ１６を結ぶ四角形の内部）に配置するのが望ましい。言替えると、抵抗体ＲＡが設けられた領域内の任意の点である第１の点と主面の中心ＣＴとを結ぶ線分の長さは、主面の中心ＣＴから上記第１の点を通って基板ＳＵＢの端に至る線分の長さの５％以下である。図６で説明したように、図７の領域ＣＲでは、基板の端部を除いて圧縮応力σ⊥が最も大きい。

　モニター用の抵抗体の他方（抵抗体ＲＢ）は、主面ＰＳの中心ＣＴからの距離が、中心ＣＴから基板ＳＵＢの端までの距離の概ね６５％以上かつ９５％以内となる領域ＰＲ（点ＶＸ９～ＶＸ１２を結ぶ四角形の外部かつ点ＶＸ５～ＶＸ８を結ぶ四角形の内部）に配置するのが望ましい。言替えると、抵抗体ＲＢが設けられた領域内の任意の点である第２の点と主面の中心ＣＴとを結ぶ線分の長さは、主面の中心ＣＴから上記第２の点を通って基板ＳＵＢの端に至る線分の長さの６５％以上かつ９５％以下である。図６で説明したように、図７の領域ＰＲでは、基板の端部を除いて圧縮応力σ⊥が比較的小さい。

　特に、領域ＰＲのうちでも、対角線ＤＬ１，ＤＬ２付近（頂点ＶＸ１～ＶＸ４の近傍）の圧縮応力の大きさがより小さくなる。頂点ＶＸ１～ＶＸ４のうちどの頂点の近傍が最も小さくなるかは、チップによって異なると考えられるので、４頂点の近傍での抵抗値をモニターし、抵抗値が最も小さくなる場所を選択するのが望ましい。

　［対象回路の補正方法］
　一般に、金属や半導体などの抵抗値は、印加された応力の大きさに応じて変化する。定量的には、抵抗値の変化率が印加された応力に比例して変化する。以下の説明では簡単のために、応力をモニターするために用いられる抵抗体ＲＡのサイズ（幅、長さ、厚み）と抵抗体ＲＢのサイズとが等しいとして、抵抗値の変化率に代えて抵抗値の変化量を用いる。

　図８は、圧縮応力と抵抗値との関係を示す図である。図４、図８を参照して、初期時点において、半導体チップの中央に設けられた抵抗体ＲＡには応力Ｓａが印加され、この状態での抵抗体ＲＡの抵抗値をＲａとする。この初期時点において、半導体チップの角の近傍に設けられた抵抗体ＲＢには応力Ｓｂが印加され、この状態での抵抗体ＲＢの抵抗値をＲｂとする。そして、初期時点から現時点までの間に、抵抗体ＲＡに印加される応力がＳａ’に変化したことによって抵抗体ＲＡの抵抗値がＲａ’に変化し、抵抗体ＲＢに印加される応力がＳｂ’に変化したことによって抵抗体ＲＢの抵抗値がＲｂ’に変化したとする。初期時点から現時点までの抵抗体ＲＡの抵抗値の変化量をΔＲａとし、抵抗体ＲＢの抵抗値の変化量をΔＲｂとする。すなわち、
　ΔＲａ＝Ｒａ’－Ｒａ　　　　　　　　　　　　…(2)
　ΔＲｂ＝Ｒｂ’－Ｒｂ　　　　　　　　　　　　…(3)
のように定義する。

　簡単のために、対象回路ＴＧに設けられた抵抗体のサイズも、モニター用の抵抗体ＲＡ，ＲＢのサイズに等しいものとする。この場合に、初期時点での対象回路ＴＧに設けられた抵抗体に印加される応力をＳｔとし、この状態での抵抗体の抵抗値をＲｔとすれば、抵抗値Ｒｔは、ＲａとＲｂとの間の値である。初期時点から現時点までの間に、対象回路ＴＧに設けられた抵抗体に印加される応力がＳｔ’に変化したことによって、抵抗体の抵抗値がＲｔ’に変化したとすれば、抵抗値の変動量をΔＲｔは、
　ΔＲｔ＝Ｒｔ’－Ｒｔ　　　　　　　　　　　　…(4)
と表わされる。抵抗値の変動量ΔＲｔは、ΔＲａとΔＲｂとの間の値である。

　ここで、抵抗値の変動量は微小であるので、ΔＲｔは、抵抗体の設置場所における圧縮応力の大きさに応じた重み付けによって、ΔＲａとΔＲｂを平均化することによって近似的に得られる。すなわち、重み付けの係数をｋ，１－ｋとすれば、
　ΔＲｔ＝ｋ・ΔＲａ＋（１－ｋ）・ΔＲｂ　　　…(5)
　ｋ＝（Ｓｔ－Ｓｂ）／（Ｓａ－Ｓｂ）　　　　　…(6)
のように表わすことができる。上式（５）、（６）が成立つ場合には、図８に示すように、初期時点の値と変動後の現時点の値とがそれぞれ直線関係で表わされ、その直線の傾きが変化するにように表わされる。

　上式（６）において、応力Ｓａ，Ｓｂ，Ｓｔの値はシミュレーションによって決定することができるので、重み付け係数ｋ，１－ｋを予め決定しておくことができる。したがって、抵抗値の変動量ΔＲａ，ΔＲｂを実測することによって、上式（５）に従って対象回路ＴＧに設けられた抵抗体の変動量ΔＲｔを推定することができる。

　実際には、抵抗体ＲＡのサイズ、抵抗体ＲＢのサイズ、および対象回路ＴＧに設けられた抵抗体のサイズは異なる。抵抗体ＲＡ，ＲＢのサイズを設計上同一のサイズにしたとしても、製造プロセスに起因した特性ばらつきはウェハ面内で１５～２０％程度あり、チップ内でも数％程度あるので、抵抗体ＲＡ，ＲＢの抵抗値も通常数％程度異なる値になる。そこで、より一般的には、上式（５）に代えて、
　ΔＲｔ／Ｒｔ＝ｋ・ΔＲａ／Ｒａ＋（１－ｋ）・ΔＲｂ／Ｒｂ　…(7)
で表わされる抵抗値の変化率の関係を用いて、対象回路ＴＧに設けられた抵抗体の抵抗値の変化率を推定する。すなわち、ΔＲｔ／Ｒｔの推定値は、圧縮応力の大きさに応じた重み付けで、変化率ΔＲａ／ＲａとΔＲｂ／Ｒｂとを平均化することによって求めることができる。最終的に、上式（７）によって推定された変化率ΔＲｔ／Ｒｔで、図２の抵抗部ＶＲ１，ＶＲ２を構成する各抵抗素子の抵抗値が変化したとして、この抵抗値の変化を打ち消すように抵抗部ＶＲ２の抵抗値を設定することによって、オンチップオシレータ２の発振周波数をほぼ一定に保つことができる。

　［応力補正回路の構成］
　図９は、応力補正回路１０の構成を示す回路図である。上式（７）の計算は、以下に詳しく説明する応力補正回路１０に構成によって簡便に行なうことができる。図９を参照して、応力補正回路１０は、モニタ信号生成部５０Ａ，５０Ｂと、補正信号生成部６０とを含む。

　図１０は、図９のモニタ信号生成部５０Ａの構成をより詳しく示した回路図である。モニタ信号生成部５０Ａ，５０Ｂの構成は同一であるので、図１０にはモニタ信号生成部５０Ａの構成が代表として示されている。

　図９、図１０を参照して、モニタ信号生成部５０Ａは、ボルテッジフォロアとして用いられるオペアンプ５１Ａと、図１のレジスタ３から読み出されたトリミングコード１２Ａに応じて電流が可変となる電流源回路５２Ａとを含む。同様にモニタ信号生成部５０Ｂは、ボルテッジフォロアとして用いられるオペアンプ５１Ｂと、図１のレジスタ３から読み出されたトリミングコード１２Ｂに応じて電流が可変となる電流源回路５２Ｂとを含む。

　電流源回路５２Ａは、抵抗体ＲＡの一端に接続される接続ノード５３Ａと接地ノードＧＮＤとの間に互いに並列に接続されたＮＭＯＳトランジスタ８１～８４を含む。ＮＭＯＳトランジスタ８１～８４のゲートにはトリミングコード１２Ａが入力される。ＮＭＯＳトランジスタ８１～８４の各々は、トリミングコード１２Ａに応じて導通状態または非導通状態になることによって抵抗体ＲＡに流れる電流を変化させる。接続ノード５３Ａの電圧は、モニタ電圧Ｖｍｏｎ１として、オペアンプ５１Ａを介して出力される。

　樹脂封止による抵抗値の変動を補正する場合には、樹脂封止前の時点を初期時点として、初期時点におけるモニタ電圧Ｖｍｏｎ１が所定の設定電圧になるように、トリミングコード１２Ａを調整する。さらに、初期時点において、モニタ信号生成部５０Ｂから出力されるモニタ電圧Ｖｍｏｎ２も上記の所定の設定電圧に等しくなるように、トリミングコード１２Ｂを調整する。このように初期時点でのモニタ電圧Ｖｍｏｎ１，Ｖｍｏｎ２を等しく設定することによって、抵抗体ＲＡ，ＲＢの抵抗値の変化率を、それぞれモニタ電圧Ｖｍｏｎ１，Ｖｍｏｎ２の変化量として検出することができる。なお、ＮＭＯＳトランジスタ８１～８４の個数は、図１０では図解を容易にするために限られた個数が示されているが、実際にはモニタ電圧Ｖｍｏｎ１の精度に応じた必要数が設けられる。

　補正信号生成部６０は、抵抗素子６１～６６と、ＮＭＯＳトランジスタ７１～７５と、Ａ／Ｄ変換器（ＡＤＣ：Analog-to-Digital　Converter）と、演算部７８とを含む。

　抵抗素子６１～６６は、モニタ信号生成部５０Ａの出力ノードとモニタ信号生成部５０Ｂの出力ノードとの間に直列に接続される。

　ＮＭＯＳトランジスタ７１～７５は、抵抗素子６１～６６の接続ノードにそれぞれ対応して設けられる。各ＮＭＯＳトランジスタの一方の導通電極は対応の接続ノードに接続され、他方の導通電極はＡ／Ｄ変換器７７の入力ノードに接続される。ＮＭＯＳトランジスタ７１～７５のゲートには、図１のレジスタ３から読み出されたトリミングコード１２Ｃが入力される。トリミングコード１２Ｃに応じてＮＭＯＳトランジスタ７１～７５のいずれか１つが導通状態になることによって、直列接続された抵抗素子６１～６６のいずれか１つの接続ノードの電圧がＡ／Ｄ変換器７７に入力される。

　上記のトリミングコード１２Ｃの値は、前述の式（６）のパラメータｋに応じて予め設定される。これによって、モニタ電圧Ｖｍｏｎ１とＶｍｏｎ２とが所定の重み付け（ｋ：１－ｋ）で平均化された電圧がＡ／Ｄ変換器７７に入力される。なお、抵抗素子６１～６６の個数およびＮＭＯＳトランジスタ７１～７５の個数は、図９では図解を容易にするために限られた個数が示されているが、実際にはオンチップオシレータ２の発振周波数の精度に応じた必要数が設けられる。

　演算部７８は、Ａ／Ｄ変換器７７の出力信号を用いたデジタル演算によって、抵抗部ＶＲ１，ＶＲ２を構成する各抵抗素子の抵抗値の変化を打ち消すのに必要な抵抗部ＶＲ２の抵抗値を算出する。演算部７８は、算出した抵抗部ＶＲ２の抵抗値に対応するトリミングコード１２を出力する。

　［変形例］
　上記の実施の形態では、図２の抵抗部ＶＲ２の抵抗値が、モニター用の抵抗体ＲＡ，ＲＢの抵抗値の変化率に応じて調整された。これに代えて、オンチップオシレータ２の発振周波数が一定に保たれるように、抵抗体ＲＡ，ＲＢの抵抗値の変化率に応じて容量部ＶＣ１の容量値を調整してもよい。

　上記の実施の形態では、モニター用の抵抗体として２個の抵抗体ＲＡ，ＲＢをチップ上に配置した例を説明したが、モニター用の抵抗体の数を３個以上に増やしてもよい。モニター用の抵抗体の数を増やした場合も、各モニター用抵抗体の配置位置での応力の大きさのシミュレーション結果に基づいて、各モニター用抵抗体の抵抗値の変化率を重み付け平均することによって、対象回路に設けられた抵抗体の抵抗値の変化率を推定することができる。

　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１　マイクロコンピュータチップ、２　オンチップオシレータ、３　レジスタ、４　メモリ、５　分周回路、１０　応力補正回路、１１Ａ，１１Ｂ，１１Ｃ，１２Ａ，１２Ｂ，１２Ｃ，１３　トリミングコード、ＰＳ　主面、５０Ａ，５０Ｂ　モニタ信号生成部、５１Ａ，５１Ｂ，ＡＰ１，ＡＰ２　オペアンプ、５２Ａ，５２Ｂ　電流源回路、６０　補正信号生成部、ＣＴ　主面の中心、ＧＮＤ　接地ノード、ＶＲ１，ＶＲ２　抵抗部、ＲＡ，ＲＢ　抵抗体、ＳＵＢ　基板、ＶＣ１　容量部、ＶＤＤ　電源電圧。

Claims

　基板の主面上に形成された半導体装置であって、
　第１の抵抗体を含み、前記第１の抵抗体の抵抗値に応じて特性が変化する電気回路と、
　前記第１の抵抗体と同じ材料によって形成され、一方が他方よりも前記主面の中心寄りの位置に設けられた第２および第３の抵抗体と、
　前記第２および第３の抵抗体の抵抗値の変化量に基づいて、前記電気回路の特性を補正するための補正信号を生成する補正部とを備えた半導体装置。
　前記第２の抵抗体が設けられた領域内の任意の点である第１の点と前記主面の中心とを結ぶ線分の長さは、前記主面の中心から前記第１の点を通って前記基板の端に至る線分の長さの５％以下であり、
　前記第３の抵抗体が設けられた領域内の任意の点である第２の点と前記主面の中心とを結ぶ線分の長さは、前記主面の中心から前記第２の点を通って前記基板の端に至る線分の長さの６５％以上かつ９５％以下である、請求項１に記載の半導体装置。
　前記第２の抵抗体は、前記基板の主面側を樹脂で封止した後に、前記主面の端部を除いて、樹脂封止によって生じた応力の絶対値が前記主面上で最も大きくなる領域に設けられ、
　前記第３の抵抗体は、前記基板の主面側を樹脂で封止した後に、前記主面の端部を除いて、樹脂封止によって生じた応力の絶対値が前記主面上で最も小さくなる領域に設けられる、請求項１に記載の半導体装置。
　前記補正部は、基準時点から現時点までの前記第２の抵抗体の抵抗値の変化率と、前記基準時点から現時点までの前記第３の抵抗体の抵抗値の変化率とを所定の重み付けで平均化することによって、前記基準時点に対する現時点の前記電気回路の特性変化を補正するための補正信号を生成する、請求項１～３のいずれか１項に記載の半導体装置。
　前記補正部は、
　前記第２の抵抗体と直列に接続され、前記第２の抵抗体の端部における電圧が所定の電圧になるように、前記第２の抵抗体に流れる電流を調整可能な第１の可変電流源と、
　前記第３の抵抗体と直列に接続され、前記第３の抵抗体の端部における電圧が前記所定の電圧になるように、前記第３の抵抗体に流れる電流を調整可能な第２の可変電流源と、
　前記第２の抵抗体の前記端部の電圧と前記第３の抵抗体の前記端部の電圧とを所定の重み付けで平均化した電圧を生成し、前記平均化された電圧に基づいて前記補正信号を生成する補正信号生成部とを含む、請求項１～３のいずれか１項に記載の半導体装置。
　前記電気回路は、前記第１の抵抗体の抵抗値に応じた発振周波数で発振する発振器であり、
　前記補正部は、前記発振器の発振周波数が一定になるように、前記第１の抵抗体の抵抗値を補正する補正信号を出力する、請求項１～３のいずれか１項に記載の半導体装置。