JP2021018217A

JP2021018217A - 電圧監視回路

Info

Publication number: JP2021018217A
Application number: JP2019135850A
Authority: JP
Inventors: 東風神原; Tofu Kamihara; 勇気井上; Yuki Inoue; 浩之槇本; Hiroyuki Makimoto
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-07-24
Filing date: 2019-07-24
Publication date: 2021-02-15
Also published as: CN112305291A; US20210025922A1; US11506691B2

Abstract

【課題】監視対象電圧と判定電圧との大小関係を監視する電圧監視回路であって、基準電圧のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる電圧監視回路を提供する。【解決手段】電圧監視回路は、監視対象電圧又は前記監視対象電圧の分圧が印加される入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧を第２基準電圧に変換するリニア電源回路と、前記第２基準電圧の分圧を生成し、前記第２基準電圧の分圧を前記リニア電源回路に負帰還する帰還抵抗と、前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する比較部と、を備える。【選択図】図１

Description

本発明は、監視対象電圧と判定電圧との大小関係を監視する電圧監視回路に関する。

図９は従来の電圧監視回路の一構成例を示す図である。図９に示す電圧監視回路１１は、１チップの半導体集積回路装置に搭載される。電圧監視回路１１は、抵抗１２及び１３と、基準電圧生成回路１４と、コンパレータ１５と、入力端子Ｔ１１と、出力端子Ｔ１２と、を備える。

監視対象電圧ＭＶが入力端子Ｔ１１に印加される。抵抗１２及び１３によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１１に変換し、分圧ＶＤＩＶ１１をコンパレータ１５の非反転入力端子に供給する。

基準電圧生成回路１４は、所定の基準電圧ＶＲＥＦ１１を生成し、その基準電圧ＶＲＥＦ１１をコンパレータ１５の反転入力端子に供給する。

コンパレータ１５は、分圧ＶＤＩＶ１１と基準電圧ＶＲＥＦ１１との比較結果を示す比較信号Ｓ１１を生成し、出力端子Ｔ１２を介して電圧監視回路１１の外部に出力する。分圧ＶＤＩＶ１１が基準電圧ＶＲＥＦ１１より大きい場合、比較信号Ｓ１１はハイレベルの信号になる。一方、分圧ＶＤＩＶ１１が基準電圧ＶＲＥＦ１１より小さい場合、比較信号Ｓ１１はローレベルの信号になる。分圧ＶＤＩＶ１１と基準電圧ＶＲＥＦ１１とが等しい場合、比較信号Ｓ１１はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗１２の抵抗値をｒ１２とし、抵抗１３の抵抗値をｒ１３とすると、分圧ＶＤＩＶ１１と基準電圧ＶＲＥＦ１１とが等しければ、下記式（１）が成立する。
ＶＤＩＶ１１＝ＶＲＥＦ１１
ＭＶ×ｒ１３／（ｒ１２＋ｒ１３）＝ＶＲＥＦ１１
ＭＶ＝ＶＲＥＦ１１×（ｒ１２＋ｒ１３）／ｒ１３ …（１）

電圧監視回路１１は、監視対象電圧ＭＶと判定電圧（ＶＲＥＦ１１×（ｒ１２＋ｒ１３）／ｒ１３）との大小関係を監視し、監視結果を出力端子Ｔ１２から出力する回路である。

そして、電圧監視回路１１では、基準電圧ＶＲＥＦ１１のばらつきが判定電圧に影響を及ぼすことを抑制するために、抵抗１２及び１３それぞれをトリミングによって抵抗値を調整することができる抵抗素子としている。

なお、電圧監視回路１１と同様の回路は例えば特許文献１に開示されている。

特開２００３−７５４７７号公報（段落０００２−０００４）

電圧監視回路を使用するユーザーの中には、ユーザー側で判定電圧を任意に設定できるタイプの電圧監視回路を望む者がいる。

上述した図９に示す電圧監視回路１１は、抵抗１２及び１３のトリミングが完了した後は判定電圧を調整することができなくなるため、ユーザー側で判定電圧を任意に設定できるタイプの電圧監視回路に該当しない。

ユーザー側で判定電圧を任意に設定できるタイプの電圧監視回路として、例えば図１０に示す電圧監視回路２１を挙げることができる。

電圧監視回路２１は、１チップの半導体集積回路装置に搭載される。電圧監視回路２１は、基準電圧生成回路２２と、コンパレータ２３と、入力端子Ｔ２１と、出力端子Ｔ２２と、を備える。

抵抗Ｒ１及びＲ２は、電圧監視回路２１を搭載する１チップの半導体集積回路装置に外付け接続される。より具体的には、監視対象電圧ＭＶが抵抗Ｒ１の一端に印加され、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が入力端子Ｔ２１に接続され、抵抗Ｒ２の他端がグランド電位に接続される。

抵抗Ｒ１及びＲ２によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１に変換し、分圧ＶＤＩＶ１を入力端子Ｔ２１に供給する。入力端子Ｔ２１は分圧ＶＤＩＶ１をコンパレータ２３の非反転入力端子に供給する。

基準電圧生成回路２２は、所定の基準電圧ＶＲＥＦ２１を生成し、その基準電圧ＶＲＥＦ２１をコンパレータ２３の反転入力端子に供給する。

コンパレータ２３は、分圧ＶＤＩＶ１と基準電圧ＶＲＥＦ２１との比較結果を示す比較信号Ｓ２１を生成し、出力端子Ｔ２２を介して電圧監視回路２１の外部に出力する。分圧ＶＤＩＶ１が基準電圧ＶＲＥＦ２１より大きい場合、比較信号Ｓ２１はハイレベルの信号になる。一方、分圧ＶＤＩＶ１が基準電圧ＶＲＥＦ２１より小さい場合、比較信号Ｓ２１はローレベルの信号になる。分圧ＶＤＩＶ１と基準電圧ＶＲＥＦ２１とが等しい場合、比較信号Ｓ２１はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗Ｒ１の抵抗値をｒ１とし、抵抗Ｒ２の抵抗値をｒ２とすると、分圧ＶＤＩＶ１と基準電圧ＶＲＥＦ２１とが等しければ、下記式（２）が成立する。
ＶＤＩＶ１＝ＶＲＥＦ２１
ＭＶ×ｒ２／（ｒ１＋ｒ２）＝ＶＲＥＦ２１
ＭＶ＝ＶＲＥＦ２１×（ｒ１＋ｒ２）／ｒ２ …（２）

電圧監視回路２１は、監視対象電圧ＭＶと判定電圧（ＶＲＥＦ２１×（ｒ１＋ｒ２）／ｒ２）との大小関係を監視し、監視結果を出力端子Ｔ２２から出力する回路である。

抵抗Ｒ１及びＲ２がいわゆる外付け抵抗であるので、電圧監視回路２１では抵抗Ｒ１の抵抗値ｒ１及びＲ２の抵抗値ｒ２の選定により判定電圧を調整することができる。しかしながら、電圧監視回路２１は、基準電圧ＶＲＥＦ２１のばらつきが判定電圧に影響を及ぼすことを抑制できないという問題を有する。

本発明は、上記の状況に鑑み、監視対象電圧と判定電圧との大小関係を監視する電圧監視回路であって、基準電圧のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる電圧監視回路を提供することを目的とする。

本明細書中に開示されている電圧監視回路は、監視対象電圧又は前記監視対象電圧の分圧が印加される入力端子と、第１基準電圧を生成する基準電圧生成回路と、前記第１基準電圧を第２基準電圧に変換するリニア電源回路と、前記第２基準電圧の分圧を生成し、前記第２基準電圧の分圧を前記リニア電源回路に負帰還する帰還抵抗と、前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する比較部と、を備える構成（第１の構成）である。

上記第１の構成の電圧監視回路において、前記入力端子が第１入力端子であり、前記比較部が第１比較部であり、前記第１入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧と値が異なる前記監視対象電圧の分圧が印加される第２入力端子と、前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する第２比較部と、を備える構成（第２の構成）にしてもよい。

上記第１または第２の構成の電圧監視回路において、前記基準電圧生成回路は、デプレション型電界効果トランジスタと、エンハンスメント型電界効果トランジスタと、を備える構成（第３の構成）にしてもよい。

上記第１〜第３いずれかの構成の電圧監視回路において、前記帰還抵抗は、多結晶シリコン膜によって構成される構成（第４の構成）にしてもよい。

上記第１〜第４いずれかの構成の電圧監視回路において、前記電圧監視回路は１チップの半導体集積回路装置に搭載され、前記電圧監視回路は前記比較部での比較結果を出力する出力端子を備え、前記チップは、第１辺、第２辺、第３辺、及び第４辺を有する矩形形状であり、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第１辺に近い位置に配置され、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第２辺に近い位置に配置され、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第３辺に近い位置に配置され、前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第４辺に近い位置に配置される構成（第５の構成）にしてもよい。

上記第５の構成の電圧監視回路において、前記矩形形状の中心が前記帰還抵抗の配置位置に含まれる構成（第６の構成）にしてもよい。

上記第１〜第６いずれかの構成の電圧監視回路において、前記基準電圧生成回路及び前記リニア電源回路は前記入力端子よりも前記帰還抵抗に近い位置に配置される構成（第７の構成）にしてもよい。

本明細書中に開示されている制御装置は、制御対象を制御する制御回路と、前記監視対象電圧に基づき前記制御回路をリセットする上記第１〜第７いずれかの構成の電圧監視回路と、を備える構成（第８の構成）である。

本明細書中に開示されている車両は、上記第１〜第７いずれかの構成の電圧監視回路を備える構成（第９の構成）である。

本明細書中に開示されている電圧監視回路によれば、基準電圧のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる。

第１実施形態に係る電圧監視回路の構成を示す図基準電圧生成回路の一構成例を示す図第１実施形態の変形例を説明するための図第１実施形態の他の変形例を説明するための図第２実施形態に係る電圧監視回路の構成を示す図第２実施形態に係る電圧監視回路を搭載する１チップの半導体集積回路装置の上面模式図電圧監視回路を備える制御装置の構成例を示す図電圧監視回路が搭載される車両の外観図従来の電圧監視回路の一構成例を示す図従来の電圧監視回路の他の構成例を示す図従来の電圧監視回路の更に他の構成例を示す図

＜第１実施形態＞
図１は、第１実施形態に係る電圧監視回路の構成を示す図である。図１に示す電圧監視回路１は、１チップの半導体集積回路装置に搭載される。電圧監視回路１は、基準電圧生成回路２と、リニア電源回路３と、帰還抵抗４及び５と、コンパレータ６と、入力端子Ｔ１と、出力端子Ｔ２と、を備える。

抵抗Ｒ１及びＲ２は、電圧監視回路１を搭載する１チップの半導体集積回路装置に外付け接続される。より具体的には、監視対象電圧ＭＶが抵抗Ｒ１の一端に印加され、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が入力端子Ｔ１に接続され、抵抗Ｒ２の他端がグランド電位に接続される。

抵抗Ｒ１及びＲ２によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１に変換し、分圧ＶＤＩＶ１を入力端子Ｔ１に供給する。入力端子Ｔ１は分圧ＶＤＩＶ１をコンパレータ６の非反転入力端子に供給する。

基準電圧生成回路２は、所定の第１基準電圧ＶＲＥＦ１を生成し、その第１基準電圧ＶＲＥＦ１をリニア電源回路３に供給する。

基準電圧生成回路２の一構成例を図２に示す。図２に示す構成例の基準電圧生成回路２は、Ｎチャネル型のデプレション型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）２Ａと、Ｎチャネル型のエンハンスメント型ＭＯＳＦＥＴ２Ｂと、を備える。デプレション型ＭＯＳＦＥＴ２Ａのドレインに電源電圧ＶＤＤが印加され、エンハンスメント型ＭＯＳＦＥＴ２Ｂのソースがグランド電位に接続される。デプレション型ＭＯＳＦＥＴ２Ａのソース及びゲートとエンハンスメント型ＭＯＳＦＥＴ２Ｂのドレイン及びゲートとが共通接続され、その共通接続ノードから第１基準電圧ＶＲＥＦ１が出力される。

第１基準電圧ＶＲＥＦ１は下記式（３）で表される。ただし、Ｖ_ｔｈｎはエンハンスメント型ＭＯＳＦＥＴ２Ｂのしきい値電圧であり、Ｗ_ＤＥＰはデプレション型ＭＯＳＦＥＴ２Ａのゲート幅であり、Ｌ_ＤＥＰはデプレション型ＭＯＳＦＥＴ２Ａのゲート長であり、Ｗ_Ｎはエンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート幅であり、Ｌ_Ｎはエンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート長である。
ＶＲＥＦ１＝Ｖ_ｔｈｎ−√｛（Ｗ_ＤＥＰ×Ｌ_Ｎ）／（Ｗ_Ｎ×Ｌ_ＤＥＰ）｝ …（３）

基準電圧生成回路２は、図２に示す構成例に限定されることはなく、例えば一般的なバンドギャップ型基準電圧生成回路であってもよい。しかしながら、図２に示す構成例の基準電圧生成回路２は、一般的なバンドギャップ型基準電圧生成回路に比べて大幅に回路面積を小さくすることができる。

また、図２に示す構成例の基準電圧生成回路２は、温度特性が良好であるという特徴も有する。図２に示す構成例の基準電圧生成回路２における第１基準電圧ＶＲＥＦ１の温度に対する変化率ｄＶＲＥＦ１／ｄＴは下記式（４）で表される。ただし、Ｖ_{ｔｈＤＥＰ}はデプレション型ＭＯＳＦＥＴ２Ａのしきい値電圧であり、ｄＶ_{ｔｈＤＥＰ}／ｄＴはデプレション型ＭＯＳＦＥＴ２Ａのしきい値電圧の温度に対する変化率であり、ｄＶ_ｔｈｎ／ｄＴはエンハンスメント型ＭＯＳＦＥＴ２Ｂのしきい値電圧の温度に対する変化率である。
ｄＶＲＥＦ１／ｄＴ
＝ｄＶ_ｔｈｎ／ｄＴ−ｄＶ_{ｔｈＤＥＰ}／ｄＴ×√｛（Ｗ_ＤＥＰ×Ｌ_Ｎ）／（Ｗ_Ｎ×Ｌ_ＤＥＰ）｝
…（４）

デプレション型ＭＯＳＦＥＴ２Ａのしきい値電圧の温度に対する変化率ｄＶ_{ｔｈＤＥＰ}／ｄＴ、エンハンスメント型ＭＯＳＦＥＴ２Ｂのしきい値電圧の温度に対する変化率ｄＶ_ｔｈｎ／ｄＴはともに正であるため、デプレション型ＭＯＳＦＥＴ２Ａのゲート幅Ｗ_ＤＥＰ、デプレション型ＭＯＳＦＥＴ２Ａのゲート長Ｌ_ＤＥＰ、エンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート幅Ｗ_Ｎ、及びエンハンスメント型ＭＯＳＦＥＴ２Ｂのゲート長Ｌ_Ｎを調整することで、第１基準電圧ＶＲＥＦ１の温度に対する変化率ｄＶＲＥＦ１／ｄＴを略零にすることができる。

図１に戻って、電圧監視回路１の詳細説明を続ける。リニア電源回路３は、第１基準電圧ＶＲＥＦ１を第１基準電圧ＶＲＥＦ１より低い所定の第２基準電圧ＶＲＥＦ２に変換する。リニア電源回路３は、帰還電圧ＶＦＢ１が第１基準電圧ＶＲＥＦ１に近づくように第２基準電圧ＶＲＥＦ２を調整する。帰還電圧ＶＦＢ１の詳細については後述する。

リニア電源回路３としては、例えばＬＤＯ［low drop out］を用いることができる。リニア電源回路３にＬＤＯを用いた場合、リニア電源回路３における損失を低くすることができる。

帰還抵抗４及び５は、第２基準電圧ＶＲＥＦ２の分圧である帰還電圧ＶＦＢ１を生成し、帰還電圧ＶＦＢ１をリニア電源回路３に負帰還する。

コンパレータ６は、分圧ＶＤＩＶ１と第２基準電圧ＶＲＥＦ２との比較結果を示す比較信号Ｓ１を生成し、出力端子Ｔ２を介して電圧監視回路１の外部に出力する。分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２より大きい場合、比較信号Ｓ１はハイレベルの信号になる。一方、分圧ＶＤＩＶ１が第２基準電圧ＶＲＥＦ２より小さい場合、比較信号Ｓ１はローレベルの信号になる。分圧ＶＤＩＶ１と第２基準電圧ＶＲＥＦ２とが等しい場合、比較信号Ｓ１はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗Ｒ１の抵抗値をｒ１とし、抵抗Ｒ２の抵抗値をｒ２とし、帰還抵抗４の抵抗値をｒ４とし、帰還抵抗５の抵抗値をｒ５とすると、分圧ＶＤＩＶ１と第２基準電圧ＶＲＥＦ２とが等しければ、下記式（５）が成立する。
ＶＤＩＶ１＝ＶＲＥＦ２
ＭＶ×ｒ２／（ｒ１＋ｒ２）＝ＶＲＥＦ１×（ｒ４＋ｒ５）／ｒ５
ＭＶ＝ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２×ｒ５） …（５）

電圧監視回路１は、監視対象電圧ＭＶと判定電圧（ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２×ｒ５））との大小関係を監視し、監視結果を出力端子Ｔ２から出力する回路である。具体的には、電圧監視回路１は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力する。

抵抗Ｒ１及びＲ２がいわゆる外付け抵抗であるので、電圧監視回路１では抵抗Ｒ１の抵抗値ｒ１及びＲ２の抵抗値ｒ２の選定により判定電圧を調整することができる。さらに、電圧監視回路１では、第１基準電圧ＶＲＥＦ１のばらつきが判定電圧に影響を及ぼすことを抑制するために、帰還抵抗４及び５それぞれをトリミングによって抵抗値を調整することができる抵抗素子としている。したがって、電圧監視回路１によると、第１基準電圧ＲＥＦ１のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる。なお、帰還抵抗４及び５の面積を小さくする観点から、帰還抵抗４及び５をそれぞれ多結晶シリコン膜によって構成することが好ましい。

電圧監視回路１に設けられるリニア電源回路３並びに帰還抵抗４及び５の合計面積は図９に示す電圧監視回路１１に設けられる抵抗１２及び１３の合計面積と同程度にできるので、電圧監視回路１の総面積は図９に示す電圧監視回路１１の総面積と同程度にできる。

上記の説明では、監視対象電圧ＭＶの分圧ＶＤＩＶ１が入力端子Ｔ１に印加されるが、図３に示すように監視対象電圧ＭＶが入力端子Ｔ１に印加されてもよい。監視対象電圧ＭＶが入力端子Ｔ１に印加される状態は、抵Ｒ２の抵抗値ｒ２に対する抵抗Ｒ１の抵抗値ｒ１の比を非常に小さくした設定において監視対象電圧ＭＶの分圧ＶＤＩＶ１が入力端子Ｔ１に印加される状態と略同一である。

また、上記の説明では、電圧監視回路１は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力するが、図４に示すようにコンパレータ６の非反転入力端子と反転入力端子とを入れ替えることで、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力する仕様に変更することができる。

＜第２実施形態＞
図５は、第２実施形態に係る電圧監視回路の構成を示す図である。図５に示す電圧監視回路１’は、１チップの半導体集積回路装置に搭載される。電圧監視回路１’は、基準電圧生成回路２と、リニア電源回路３と、帰還抵抗４及び５と、コンパレータ６及び７と、入力端子Ｔ１及びＴ３と、出力端子Ｔ２及びＴ４と、を備える。なお、図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図５中の抵抗Ｒ２Ａ及び抵抗Ｒ２Ｂの合成抵抗が図１中の抵抗Ｒ２に相当する。

電圧監視回路１’は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ２から出力し、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ４から出力する。監視対象電圧ＭＶの減電圧に関する検知は第１実施形態と同様であるため、説明を省略する。以下、監視対象電圧ＭＶの過電圧に関する検知について説明する。

監視対象電圧ＭＶの分圧ＶＤＩＶ２が入力端子Ｔ３に印加される。監視対象電圧ＭＶの分圧ＶＤＩＶ２は監視対象電圧ＭＶの分圧ＶＤＩＶ１より小さい。入力端子Ｔ３は分圧ＶＤＩＶ２をコンパレータ７の反転入力端子に供給する。

コンパレータ７は、分圧ＶＤＩＶ２と第２基準電圧ＶＲＥＦ２との比較結果を示す比較信号Ｓ２を生成し、出力端子Ｔ４を介して電圧監視回路１’の外部に出力する。分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２より小さい場合、比較信号Ｓ２はハイレベルの信号になる。一方、分圧ＶＤＩＶ２が第２基準電圧ＶＲＥＦ２より大きい場合、比較信号Ｓ２はローレベルの信号になる。分圧ＶＤＩＶ２と第２基準電圧ＶＲＥＦ２とが等しい場合、比較信号Ｓ２はハイレベルの信号、ローレベルの信号のいずれであってもよい。

ここで、抵抗Ｒ１の抵抗値をｒ１とし、抵抗Ｒ２Ａ及びＲ２Ｂの合成抵抗の抵抗値をｒ２とし、抵抗Ｒ２Ｂの抵抗値をｒ２ｂとし、帰還抵抗４の抵抗値をｒ４とし、帰還抵抗５の抵抗値をｒ５とすると、分圧ＶＤＩＶ２と第２基準電圧ＶＲＥＦ２とが等しければ、下記式（６）が成立する。
ＶＤＩＶ２＝ＶＲＥＦ２
ＭＶ×ｒ２ｂ／（ｒ１＋ｒ２）＝ＶＲＥＦ１×（ｒ４＋ｒ５）／ｒ５
ＭＶ＝ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２ｂ×ｒ５） …（６）

電圧監視回路１’は、監視対象電圧ＭＶと過電圧検知用の判定電圧（ＶＲＥＦ１×（ｒ１＋ｒ２）×（ｒ４＋ｒ５）／（ｒ２ｂ×ｒ５））との大小関係を監視し、監視結果を出力端子Ｔ４から出力する回路である。具体的には、電圧監視回路１’は、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ４から出力する。

抵抗Ｒ１、Ｒ２Ａ、及びＲ２Ｂがいわゆる外付け抵抗であるので、電圧監視回路１’では抵抗Ｒ１の抵抗値ｒ１、抵抗Ｒ２Ａ及びＲ２Ｂの合成抵抗の抵抗値ｒ２、並びに抵抗Ｒ２Ｂの抵抗値ｒ２ｂの選定により過電圧検知用の判定電圧を調整することができる。したがって、電圧監視回路１’によると、減電圧検知用の判定電圧及び過電圧検知用の判定電圧の両方に関して、第１基準電圧ＶＲＥＦ１のばらつきが判定電圧に影響を及ぼすことを抑制でき且つ判定電圧を任意に設定できる。

ここで、電圧監視回路１’との比較のために、図１１に示す従来の電圧監視回路１１’について説明する。図１１に示す従来の電圧監視回路１１’は、図９に示す従来の電圧監視回路１１に抵抗１６及び１７と、コンパレータ１８と、入力端子Ｔ１３と、出力端子Ｔ１４と、を追加した構成である。

電圧監視回路１１’は、監視対象電圧ＭＶの減電圧を検知すると、ローレベルの信号を出力端子Ｔ１２から出力し、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ１４から出力する。監視対象電圧ＭＶの減電圧に関する検知は図９に示す従来の電圧監視回路１１と同様であるため、説明を省略する。以下、監視対象電圧ＭＶの過電圧に関する検知について説明する。

監視対象電圧ＭＶが入力端子Ｔ１３に印加される。抵抗１６及び１７によって構成される分圧回路は、監視対象電圧ＭＶを分圧ＶＤＩＶ１２に変換し、分圧ＶＤＩＶ１２をコンパレータ１８の反転入力端子に供給する。抵抗１６及び１７によって構成される分圧回路は、抵抗１２及び１３によって構成される分圧回路と同じ構成であるが、トリミングの実施状況が抵抗１２及び１３によって構成される分圧回路とは異なっている。その結果、分圧ＶＤＩＶ１２は分圧ＶＤＩＶ１１より小さい。

ここで、抵抗１６の抵抗値をｒ１６とし、抵抗１７の抵抗値をｒ１７とすると、分圧ＶＤＩＶ１２と基準電圧ＶＲＥＦ１１とが等しければ、下記式（７）が成立する。
ＶＤＩＶ１２＝ＶＲＥＦ１１
ＭＶ×ｒ１６／（ｒ１６＋ｒ１７）＝ＶＲＥＦ１１
ＭＶ＝ＶＲＥＦ１１×（ｒ１６＋ｒ１７）／ｒ１７ …（７）

電圧監視回路１１’は、監視対象電圧ＭＶと過電圧検知用の判定電圧（ＶＲＥＦ１１×（ｒ１６＋ｒ１７）／ｒ１７）との大小関係を監視し、監視結果を出力端子Ｔ１４から出力する回路である。具体的には、電圧監視回路１１’は、監視対象電圧ＭＶの過電圧を検知すると、ローレベルの信号を出力端子Ｔ１４から出力する。

電圧監視回路１１’において、例えば、抵抗１２及び１３によって構成される分圧回路の面積が電圧監視回路１１’の総面積の３０％であり、抵抗１６及び１７によって構成される分圧回路の面積が電圧監視回路１１’の総面積の３０％であり、分圧回路以外の部分の面積が電圧監視回路１１’の総面積の４０％である場合、図５に示す電圧監視回路１’の総面積は、図１１に示す電圧監視回路１１’ の総面積に対して３０％減少する。すなわち、第２実施形態は、第１実施形態では得られなかった従来の電圧監視回路に対する面積削減効果も得ることができる。

図６は、電圧監視回路１’を搭載する１チップの半導体集積回路装置の上面模式図である。なお、図６において図５と同一野部分には同一の符号を付す。

電圧監視回路１’を搭載する１チップの半導体集積回路装置は、矩形形状のチップ１００を備える。チップ１００は、第１辺１０１、第２辺１０２、第３辺１０３、及び第４辺１０４を備える。第１辺１０１と第３辺１０３とは互いに対向する辺であり、第２辺１０２と第４辺１０４とは互いに対向する辺である。

帰還抵抗４及び５は、チップ１００の端部を避けて配置される。換言すると、帰還抵抗４及び５は、トリミングで調整した帰還電圧ＶＦＢ１の値が応力によって設計値からずれることを抑制するために、チップ１００の中央部に配置される。帰還抵抗４及び５にかかる応力を極力小さくする観点から、図６に示すようにチップ１００の矩形形状の中心Ｃ１が帰還抵抗４及び５の配置位置に含まれることが好ましい。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、コンパレータ６及び７並びに出力端子Ｔ２及びＴ４が帰還抵抗４及び５よりも第１辺１０１に近い位置に配置される。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、入力端子Ｔ３及び出力端子Ｔ４が帰還抵抗４及び５よりも第２辺１０２に近い位置に配置される。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、基準電圧生成回路２、リニア電源回路３、並びに入力端子Ｔ１及びＴ３が帰還抵抗４及び５よりも第３辺１０３に近い位置に配置される。

帰還抵抗４及び５をチップ１００の中央部に配置するために、図６に示す配置例では、入力端子Ｔ１及び出力端子Ｔ２が帰還抵抗４及び５よりも第４辺１０４に近い位置に配置される。

また、図６に示す配置例では、基準電圧生成回路２及びリニア電源回路３が入力端子Ｔ１及びＴ３よりも帰還抵抗４及び５に近い位置に配置される。これにより、基準電圧生成回路２、リニア電源回路３、並びに帰還抵抗４及び５によって構成される回路ブロック内の配線を短くすることができる。

また、図６に示す配置例では、第２辺１０２及び第４辺１０４に平行な方向において、入力端子Ｔ１及びＴ３と出力端子Ｔ２及びＴ４との間に、基準電圧生成回路２、リニア電源回路３、帰還抵抗４及び５、並びにコンパレータ６及び７が配置される。これにより、入力端子Ｔ１及びＴ３と基準電圧生成回路２、リニア電源回路３、帰還抵抗４及び５、並びにコンパレータ６及び７によって構成される回路ブロックとの間の配線を短くでき、基準電圧生成回路２、リニア電源回路３、帰還抵抗４及び５、並びにコンパレータ６及び７によって構成される回路ブロックと出力端子Ｔ２及びＴ４との配線を短くできる。

また、図６に示す配置例では、第２辺１０２及び第４辺１０４に平行な方向において、基準電圧生成回路２、リニア電源回路３、並び帰還抵抗４及び５と出力端子Ｔ２及びＴ４との間に、コンパレータ６及び７が配置される。これにより、コンパレータ６の出力端と出力端子Ｔ２とを近づけて配置することができ、コンパレータ７の出力端と出力端子Ｔ４とを近づけて配置することができるので、コンパレータ６の出力端と出力端子Ｔ２との間の配線及びコンパレータ７の出力端と出力端子Ｔ４との間の配線を短くすることができる。

＜用途＞
上記した電圧監視回路１及び１’は、例えばリセット回路として好適に用いることができる。例えば、図７に示す制御装置は、制御対象を制御する制御回路ＣＮＴ１と、監視対象電圧に基づき制御回路ＣＮＴ１をリセットする電圧監視回路１’と、を備える。電圧監視回路１’の出力端子Ｔ２及びＴ４は制御回路ＣＮＴ１のリセット端子Ｔ５に接続される。抵抗Ｒ３の一端が制御回路ＣＮＴ１のリセット端子Ｔ５に接続され、抵抗Ｒ３の他端が制御回路ＣＮＴ１の電源端子Ｔ６に接続される。そして、電源電圧ＶＤＤが電源端子Ｔ６に印加される。電圧監視回路１’は監視対象電圧ＭＶが減電圧又は過電圧であることを検知すると、制御回路ＣＮＴ１のリセット端子Ｔ５にローレベルの信号（リセット信号）を出力する。制御回路ＣＮＴ１は、リセット端子Ｔ５にローレベルの信号（リセット信号）が供給されている間、リセット状態を維持する。制御回路ＣＮＴ１としては、例えば、組み込みコンピューティング・モジュール、ＤＳＰ（digital signal processor）、マイクロコントローラ、マイクロプロセッサ、ＦＰＧＡ（field-programmable gate array）、ＡＳＩＣ（application specific integrated circuit）等を用いることができる。

また、上記した電圧監視回路１及び１’は、例えば、図８で示す車両Ｘ１０に搭載され、車両Ｘ１０の電気系統の各電圧のいずれかを監視する回路として好適に用いることができる。

＜留意点＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１電圧監視回路
２基準電圧生成回路
２Ａデプレション型ＭＯＳＦＥＴ
２Ｂエンハンスメント型ＭＯＳＦＥＴ
３リニア電源回路
４、５帰還抵抗
６、７コンパレータ
１００チップ
１０１〜１０４第１辺〜第４辺
ＣＮＴ１制御回路
Ｒ１、Ｒ２、Ｒ２Ａ、Ｒ２Ｂ抵抗
Ｔ１、Ｔ３入力端子
Ｔ２、Ｔ４出力端子
Ｘ１０車両

Claims

監視対象電圧又は前記監視対象電圧の分圧が印加される入力端子と、
第１基準電圧を生成する基準電圧生成回路と、
前記第１基準電圧を第２基準電圧に変換するリニア電源回路と、
前記第２基準電圧の分圧を生成し、前記第２基準電圧の分圧を前記リニア電源回路に負帰還する帰還抵抗と、
前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する比較部と、
を備える、電圧監視回路。
前記入力端子が第１入力端子であり、
前記比較部が第１比較部であり、
前記第１入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧と値が異なる前記監視対象電圧の分圧が印加される第２入力端子と、
前記第２基準電圧と前記入力端子に印加される前記監視対象電圧又は前記監視対象電圧の分圧とを比較する第２比較部と、
を備える、請求項１に記載の電圧監視回路。
前記基準電圧生成回路は、デプレション型電界効果トランジスタと、エンハンスメント型電界効果トランジスタと、を備える、請求項１又は請求項２に記載の電圧監視回路。
前記帰還抵抗は、多結晶シリコン膜によって構成される、請求項１〜３のいずれか一項に記載の電圧監視回路。
前記電圧監視回路は１チップの半導体集積回路装置に搭載され、
前記電圧監視回路は前記比較部での比較結果を出力する出力端子を備え、
前記チップは、第１辺、第２辺、第３辺、及び第４辺を有する矩形形状であり、
前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第１辺に近い位置に配置され、
前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第２辺に近い位置に配置され、
前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第３辺に近い位置に配置され、
前記入力端子、前記基準電圧生成回路、前記リニア電源回路、前記比較部、及び前記出力端子の少なくとも一つが前記帰還抵抗よりも前記第４辺に近い位置に配置される、請求項１〜４のいずれか一項に記載の電圧監視回路。
前記矩形形状の中心が前記帰還抵抗の配置位置に含まれる、請求項５に記載の電圧監視回路。
前記基準電圧生成回路及び前記リニア電源回路は前記入力端子よりも前記帰還抵抗に近い位置に配置される、請求項１〜６のいずれか一項に記載の電圧監視回路。
制御対象を制御する制御回路と、
前記監視対象電圧に基づき前記制御回路をリセットする請求項１〜７のいずれか一項に記載の電圧監視回路と、
を備える、制御装置。
請求項１〜７のいずれか一項に記載の電圧監視回路を備える、車両。