WO2019026706A1

WO2019026706A1 - ゼロクロス検出回路

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Publication number: WO2019026706A1
Application number: PCT/JP2018/027792
Authority: WO
Inventors: 智名手; 陽信澤田; 夏輝山本
Original assignee: ローム株式会社
Priority date: 2017-07-31
Filing date: 2018-07-25
Publication date: 2019-02-07
Also published as: JP2024144748A; JP6953535B2; JP2023059888A; JP2022008629A; US20200158766A1; CN114660351A; JP7224414B2; CN111149005A; JP7536918B2; CN111149005B; JPWO2019026706A1; DE112018003893T5; US11181562B2

Abstract

ゼロクロス検出回路は、相互間に交流信号が印加される第１ノード及び第２ノードからそれぞれダイオードを介して入力される第１監視対象信号及び第２監視対象信号を比較して第１比較信号を生成するゼロクロス検出部と、第１比較信号から交流信号のゼロクロスを推定してゼロクロス検出信号を生成するロジック部と、を有する。ゼロクロス検出回路には、第１監視対象信号及び第２監視対象信号をゼロクロス検出部への入力に適合させる監視部を設けるとよい。ロジック部では、第１比較信号の周期をカウントし、そのカウント値を用いて交流信号のゼロクロスを推定するとよい。

Description

ゼロクロス検出回路

　本明細書中に開示されている発明は、ゼロクロス検出回路に関する。

　図５７は、ゼロクロス検出回路の一従来例を示す図である。本従来例のゼロクロス検出回路ＤＥＴは、Ｌ（ライブ）端子とＮ（ニュートラル）端子との間に印加される交流電圧Ｖａｃのゼロクロス（＝交流電圧Ｖａｃと接地電位との交差点）を検出する回路であり、家電製品にはほぼディスクリート部品（本図の例では、フォトカプラＰＣ、ｐｎｐ型バイポーラトランジスタＱａ、抵抗Ｒａ～Ｒｄ、ダイオードＤａ及びＤｂ、ツェナダイオードＺＤ、及び、キャパシタＣａの合計１１点）で搭載されている。

　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１７－９９１７８号公報

　ところで、本従来例のゼロクロス検出回路ＤＥＴには、（１）フォトカプラＰＣの消費電力が大きい、（２）ディスクリート部品の点数が多い、（３）フォトカプラＰＣの温度特性などにより検出精度が悪い、（４）高耐圧部品の信頼性が低い（洗濯機などのアプリケーションでは、抵抗Ｒａの電蝕が発生しやすい）といった課題がある。しかしながら、本従来例のゼロクロス検出回路ＤＥＴには、長年の使用実績があり、その再設計も困難であることから、これを従前のまま使用し続けているというのが現状である。

　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、フォトカプラを用いることなく交流信号のゼロクロスを検出することのできるゼロクロス検出回路を提供することを目的とする。

　本明細書中に開示されているゼロクロス検出回路は、交流信号の印加端からダイオードを介して入力される監視対象信号のピークを検出してピーク検出信号を生成するピーク検出部と、前記ピーク検出信号から前記交流信号のゼロクロスを推定してゼロクロス検出信号を生成するゼロクロス検出部と、を有する構成とされている。

　また、本明細書中に開示されているゼロクロス検出回路は、相互間に交流信号が印加される第１ノード及び第２ノードからそれぞれダイオードを介して入力される第１監視対象信号及び第２監視対象信号を比較して第１比較信号を生成するゼロクロス検出部と、前記第１比較信号から前記交流信号のゼロクロスを推定してゼロクロス検出信号を生成するロジック部と、を有する構成とされている。

　また、本明細書中に開示されているゼロクロス検出回路は、相互間に交流信号が印加される第１ノード及び第２ノードからそれぞれダイオードを介して入力される第１監視対象信号及び第２監視対象信号の少なくとも一方に応じて前記交流信号のゼロクロスを推定することによりゼロクロス検出信号を生成するロジック部と、前記第１監視対象信号及び前記第２監視対象信号の一方にオフセットを付けてそれぞれを互いに比較することにより入力停止検出信号を生成する入力停止検出部と、を有し、前記ロジック部は、前記入力停止検出信号に応じて前記ゼロクロス検出信号の論理レベルを固定する構成とされている。

　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く実施形態の詳細な説明やこれに関する添付の図面によって明らかとなる。

　本明細書中に開示されている発明によれば、フォトカプラを用いることなく交流信号のゼロクロスを検出することのできるゼロクロス検出回路を提供することが可能となる。

電子機器の第１構成例（通常整流）を示す図電子機器の第２構成例（倍電圧整流）を示す図整流方式と各部電圧との関係を示す図半導体集積回路装置の第１実施形態を示す図ＡＣ監視部の一構成例を示す図ピーク検出部の一構成例を示す図第１出力部の一構成例を示す図ゼロクロス検出処理の一例を示すタイミングチャートノイズ除去処理の一例を示すタイミングチャート半導体集積回路装置の第２実施形態を示す図ＡＣ波形判定処理の一例を示すタイミングチャートＡＣモニタ信号の正常判定例を示す図半導体集積回路装置の第３実施形態を示す図半導体集積回路装置の第４実施形態を示す図半導体集積回路装置のパッケージを示す外観図パッケージレイアウトの第１例を示す図第１チップと第２チップそれぞれの内部構成を示す図 α－α’断面を模式的に示す図パッケージレイアウトの第２例を示す図電子機器の第３構成例（通常整流）を示す図電子機器の第４構成例（倍電圧整流）を示す図半導体集積回路装置の第５実施形態を示す図ゼロクロス検出部の第１実施例を示す図ゼロクロス検出処理の第１例を示すタイミングチャートゼロクロス検出処理の第２例を示すタイミングチャートゼロクロス検出処理の第３例を示すタイミングチャートゼロクロス検出部の第２実施例を示す図ゼロクロス検出処理の第４例を示すタイミングチャートゼロクロス検出処理の第５例を示すタイミングチャートゼロクロス検出処理の第６例を示すタイミングチャート電子機器の第５構成例（通常整流、片側リレー）を示す図半導体集積回路装置の第６実施形態を示す図出力パルス停止処理の一例を示すタイミングチャートパッケージレイアウトの第３例を示す図第１チップと第２チップそれぞれの内部構成を示す図パッケージレイアウトの第４例を示す図第１チップと第２チップそれぞれの内部構成を示す図ＡＣ監視部及びＤＣ監視部の一構成例を示す図第１チップのレイアウトを示す図高耐圧領域の一構造例を示す縦断面図高耐圧領域の一構造例を示す拡大上面図第２チップのレイアウトを示す図パッケージレイアウトの第５例を示す図パッケージレイアウトの第６例を示す図半導体集積回路装置のピン配置（７ピン）を示す平面図半導体集積回路装置のピン配置（１１ピン）を示す平面図比較信号の生成動作を示す図（入力オフセットなし、信号歪みなし）比較信号の生成動作を示す図（入力オフセットなし、信号歪みあり）比較信号の生成動作を示す図（入力オフセットあり、信号歪みあり）半導体集積回路装置の第７実施形態を示す図ゼロクロス遅延時間の変動抑制処理を示す図半導体集積回路装置の第８実施形態を示す図目標ゼロクロス遅延時間の任意設定例を示す図ＡＣＯＵＴ信号の第１出力波形を示す図ＡＣＯＵＴ信号の第２出力波形を示す図半導体集積回路装置の第９実施形態を示す図ゼロクロス検出回路の一従来例を示す図

＜電子機器（第１構成例及び第２構成例）＞
　図１及び図２は、それぞれ、交流電圧Ｖ０の供給を受けて動作する電子機器の第１構成例（通常整流方式）及び第２構成例（倍電圧整流方式）を示す図である。各構成例の電子機器１０は、それぞれ、フィルタ１１と、整流部１２と、ＡＣ／ＤＣコンバータ１３と、ＤＣ／ＤＣコンバータ１４と、マイコン１５と、ドライバ１６と、モータ１７と、ゼロクロス検出回路１８と、を有する。

　フィルタ１１は、Ｌ（ライブ）端子とＮ（ニュートラル）端子との間に入力される交流電圧Ｖ０（例えばＡＣ８０Ｖ～２６４Ｖ）からノイズやサージを除去して、Ｌ１端子とＮ１端子との間に出力する。なお、フィルタ１１の前段には、フューズなどの保護素子を設けてもよい。

　整流部１２は、フィルタ１１を介して入力されるフィルタリング処理済みの交流電圧Ｖ０を通常整流または倍電圧整流して整流電圧Ｖ１（例えばＤＣ１００Ｖ～４５０Ｖ）を生成し、これをＡＣ／ＤＣコンバータ１３、モータ１７、及び、ゼロクロス検出回路１８に供給する回路ブロックであり、ダイオード１２ａ～１２ｄと、キャパシタ１２ｅ（通常整流方式）またはキャパシタ１２ｆ及び１２ｇ（倍電圧整流方式）と、を含む。

　なお、通常整流方式（図１）は、商用交流電源が２００Ｖ系であることの多い海外で主流の整流方式である。一方、倍電圧整流方式（図２）は、商用交流電源が１００Ｖ系である日本国内で主流の整流方式である。

　ダイオード１２ａのカソードとダイオード１２ｃのアノードは、いずれもＬ１端子に接続されている。ダイオード１２ｂのカソードとダイオード１２ｄのアノードは、いずれもＮ１端子に接続されている。ダイオード１２ｃ及び１２ｄそれぞれのカソードは互いに接続されており、その接続ノードは、整流電圧Ｖ１の出力端に相当する。ダイオード１２ａ及び１２ｂそれぞれのアノードは互いに接続されており、その接続ノードは、マイコン１５やゼロクロス検出回路１８と共通の接地端ＧＮＤに接続されている。このように、ダイオード１２ａ～１２ｄは、ダイオードブリッジを形成するように接続されており、フィルタリング処理済みの交流電圧Ｖ０を全波整流して整流電圧Ｖ１を生成する。

　また、整流部１２で通常整流方式が採用される場合には、図１で示したように、整流電圧Ｖ１の出力端と接地端ＧＮＤとの間に、単一のキャパシタ１２ｅが接続される。一方、整流部１２で倍電圧整流方式が採用される場合には、図２で示したように、整流電圧Ｖ１の出力端と接地端ＧＮＤとの間に、キャパシタ１２ｆ及び１２ｇが直列に接続される。なお、キャパシタ１２ｆ及び１２ｇ相互間の接続ノードは、Ｌ１端子に接続される。

　ＡＣ／ＤＣコンバータ１３は、交流電圧Ｖ０を整流して得られた整流電圧Ｖ１から所望の第１直流電圧Ｖ３（例えばＤＣ１３．０Ｖ～１８．０Ｖ）を生成し、これをＤＣ／ＤＣコンバータ１４、ドライバ１６、及び、ゼロクロス検出回路１８に出力する。

　ＤＣ／ＤＣコンバータ１４は、第１直流電圧Ｖ３から所望の第２直流電圧Ｖ４（例えばＤＣ５．０Ｖ）を生成し、これをマイコン１５などに出力する。

　マイコン１５は、第２直流電圧Ｖ４の供給を受けて動作し、ゼロクロス検出回路１８の検出結果（＝ＡＣＯＵＴ信号Ｓ１とＤＣＯＵＴ信号Ｓ２）に応じてモータ１７の駆動制御を行うように、モータ制御信号Ｓ３を生成する。

　ドライバ１６は、第１直流電圧Ｖ３の供給を受けて動作し、モータ制御信号Ｓ３に応じてモータ駆動信号Ｓ４を生成する。

　モータ１７は、整流電圧Ｖ１の供給を受けて動作し、モータ駆動信号Ｓ４に応じて回転駆動する負荷の一種である。

　ゼロクロス検出回路１８は、交流電圧Ｖ０のゼロクロス（＝交流電圧Ｖ０と接地電位との交差点）を検出する回路ブロックであり、半導体集積回路装置１００と、これに外付けされるダイオードＤ１及びキャパシタＣ１と、を有する。

　半導体集積回路装置１００は、ゼロクロス検出回路１８を形成する回路要素の少なくとも一部（詳細は後述）を集積化して成るＩＣないしＬＳＩであり、装置外部との電気的な接続を確立するための手段として、７本の外部端子（１ピン～７ピン）を有する。

　１ピン（ＡＣＯＵＴピン）は、ＡＣＯＵＴ信号Ｓ１の出力端子であり、マイコン１５に接続されている。２ピン（ＤＣＯＵＴピン）は、ＤＣＯＵＴ信号Ｓ２の出力端子であり、マイコン１５に接続されている。３ピン（ＧＮＤピン）は、接地端子であり、マイコン１５と共通の接地端ＧＮＤに接続されている。すなわち、半導体集積回路装置１００（延いてはこれを用いたゼロクロス検出回路１８）は、マイコン１５と共通の接地電圧を基準として動作する。４ピン（ＶＣＣピン）は、電源端子であり、ＡＣ／ＤＣコンバータ１３の出力端（＝第１直流電圧Ｖ３の出力端）に接続されている。なお、キャパシタＣ１は、４ピンと３ピンとの間に接続されている。

　５ピン（ＶＨＤＣピン）は、ＤＣ入力端子であり、整流部１２の出力端（＝整流電圧Ｖ１の印加端）に接続されている。６ピン（Ｎ．Ｃ．［non-connection］ピン）は、不使用端子であり、半導体集積回路装置１００の外部において、どこにも接続されていない。７ピン（ＶＨＡＣピン）は、ＡＣ入力端子であり、ダイオードＤ１のカソード（＝監視対象電圧Ｖ２の印加端に相当）に接続されている。なお、ダイオードＤ１のアノードは、Ｎ１端子（またはＬ１端子でも可）に接続されている。

　このように、本構成例のゼロクロス検出回路１８は、先の従来例（図３８）と異なり、僅か３点の実装部品（半導体集積回路装置１００、ダイオードＤ１、及び、キャパシタＣ１）だけで、交流電圧Ｖ０のゼロクロスを検出するものである。従って、待機電力の削減（１Ｗ→十数ｍＷ）、プリント基板の縮小（数百ｍｍ^２→数十ｍｍ^２）、ないしは、負荷駆動制御の精度向上といった効果を享受することができるので、市場動向や顧客ニーズに即した電子機器１０を提供することが可能となる。

　ただし、本構成例のゼロクロス検出回路１８を実現するためには、（１）フォトカプラを使用できない、（２）Ｌ－Ｎ端子間以外の監視ではゼロクロスが変動する、（３）通常整流方式と倍電圧整流方式ではゼロクロスの検出ポイントが異なる、といった技術課題を解決する必要がある。

　特に、上記の技術課題（２）及び（３）について、図面を参照しながら詳述する。図３は、整流方式と各部電圧との関係を示す図であり、上から順に、交流電圧Ｖ０、整流電圧Ｖ１、及び、監視対象電圧Ｖ２の波形が示されている。

　例えば、交流電圧Ｖ０が＋１．４１ＡＣと－１．４１ＡＣとの間で変動する正弦波形である場合において、整流部１２で通常整流方式（図１）が採用されているときには、本図の左側で示したように、整流電圧Ｖ１が＋１．４１ＡＣ近傍で脈動するＤＣ波形となり、監視対象電圧Ｖ２が＋１．４１ＡＣと０Ｖとの間で変動する半波整流波形となる。一方、整流部１２で倍電圧整流方式（図２）が採用されているときには、本図の右側で示したように、整流電圧Ｖ１が＋１．４１ＡＣ×２近傍で脈動するＤＣ波形となり、監視対象電圧Ｖ２が＋１．４１ＡＣ×２と０Ｖとの間で変動する正弦波形となる。

　このように、監視対象電圧Ｖ２は、交流電圧Ｖ０と異なる波形となり、負荷状態によっては、その波形に歪みを生じることもあり得る。すなわち、監視対象電圧Ｖ２のゼロクロスが交流電圧Ｖ０のゼロクロスから変動していることも想定される。そのため、監視対象電圧Ｖ２のゼロクロスを検出する構成では、交流電圧Ｖ０のゼロクロスを正しく検出することができないおそれがある。

　また、監視対象電圧Ｖ２のゼロクロスを検出しようとする場合、その検出ポイントは、通常整流方式なら０Ｖとの交差点となり、倍電圧整流方式なら＋１．４１ＡＣとの交差点となる。そのため、監視対象電圧Ｖ２のゼロクロスを検出する構成では、整流方式に応じて検出ポイントを切り替えなければならず、双方の整流方式に対応することが難しい。

　以下では、半導体集積回路装置１００の実施形態を例に挙げながら、これらの技術課題（１）～（３）がいずれも解決されていることを説明する。

＜半導体集積回路装置（第１実施形態）＞
　図４は、半導体集積回路装置１００の第１実施形態を示す図である。本実施形態の半導体集積回路装置１００は、ＡＣ監視部１１０と、ピーク検出部１２０と、ゼロクロス検出部１３０と、第１出力部１４０と、ＤＣ監視部１５０と、第２出力部１６０と、減電圧保護部１７０と、を集積化して成る。

　ＡＣ監視部１１０は、７ピン（ＶＨＡＣピン）に入力される監視対象電圧Ｖ２（＝交流電圧Ｖ０が印加されるＮ１端子からダイオードＤ１を介して入力される監視対象信号に相当）から、ピーク検出部１２０への入力に適合したＡＣモニタ信号Ｓａを生成する高耐圧（例えば６５０Ｖ耐圧）の回路部である。

　ピーク検出部１２０は、ＡＣモニタ信号Ｓａ（延いては監視対象電圧Ｖ２）のピークを検出してピーク検出信号Ｓｂを生成する。

　ゼロクロス検出部１３０は、ピーク検出信号Ｓｂから交流電圧Ｖ０のゼロクロスを推定してゼロクロス検出信号Ｓｃを生成するロジック回路である。

　第１出力部１４０は、ゼロクロス検出信号Ｓｃの入力を受け付けてＡＣＯＵＴ信号Ｓ１を生成し、これを１ピン（ＡＣＯＵＴピン）に出力する。

　ＤＣ監視部１５０は、５ピン（ＶＨＤＣピン）に入力される整流電圧Ｖ１からＤＣモニタ信号Ｓｘを生成する高耐圧（例えば６５０Ｖ耐圧）の回路ブロックである。

　第２出力部１６０は、ＤＣモニタ信号Ｓｘの入力を受け付けてＤＣＯＵＴ信号Ｓ２を生成し、これを２ピン（ＤＣＯＵＴピン）に出力する。

　なお、ＤＣモニタ信号ＳｘをＤＣＯＵＴ信号Ｓ２としてスルー出力する場合には、第２出力部１６０を割愛しても構わない。また、ＤＣモニタ機能自体が必要ないのであれば、ＤＣ監視部１５０、第２出力部１６０、２ピン（ＤＣＯＵＴピン）、及び、５ピン（ＶＨＤＣピン）を全て割愛することも可能である。

　減電圧保護部１７０は、４ピン（ＶＣＣ）に入力される第１直流電圧Ｖ３が下限値を下回っているときに、半導体集積回路装置１００の動作を禁止する保護機能部（いわゆるＵＶＬＯ［under　voltage　lock-out］保護部）である。

＜ＡＣ監視部＞
　図５はＡＣ監視部１１０の一構成例を示す図である。本構成例のＡＣ監視部１１０は、抵抗１１１～１１５と、ＮＭＯＳＦＥＴ［N-channel　type　metal　oxide　semiconductor　field　effect　transistor］１１６と、ＰＭＯＳＦＥＴ［P-channel　type　MOSFET］１１７と、ダイオード１１８と、を含む。

　抵抗１１１～１１５は、７ピン（ＶＨＡＣピン）と３ピン（ＧＮＤピン）との間に、図示の順序で直列に接続されている。なお、抵抗１１３と抵抗１１４との接続ノードは、ＡＣモニタ信号Ｓａの出力端に相当する。すなわち、抵抗１１１～１１５は、７ピンに入力される監視対象電圧Ｖ２を分圧してＡＣモニタ信号Ｓａを生成する分圧回路として機能する。例えば、抵抗１１１～１１３の合成抵抗値をＲｘ（例えば１０ＭΩ）とし、抵抗１１４及び１１５の合成抵抗値をＲｙ（例えば０．１ＭΩ）とすると、Ｓａ＝｛Ｒｙ／（Ｒｘ＋Ｒｙ）｝×Ｖ２（≒０．０１×Ｖ２）となる。

　また、本図の例では、抵抗１１１～１１５のうち、抵抗１１２及び抵抗１１５の各抵抗値をトリミング等により調整することができる。従って、上記の分圧比｛Ｒｙ／（Ｒｘ＋Ｒｙ）｝を任意に設定することが可能となる。

　なお、抵抗１１１～１１５としては、１００Ｖ以上の耐圧（例えば６５０Ｖ耐圧）を持つポリシリコン抵抗を用いることが望ましい。特に、抵抗１１１～１１５の集積化に際しては、抵抗１１１～１１５を介する経路（横方向）の高耐圧化だけでなく、抵抗１１１～１１５と半導体基板との間（縦方向）の高耐圧化も必要となる。そこで、ＡＣ監視部１１０が集積化される半導体基板には、その他の領域よりも基板厚さ方向（縦方向）の耐圧が高い高耐圧領域を形成し、その高耐圧領域上に抵抗１１１～１１５を形成することが望ましい。上記の高耐圧領域としては、高耐圧化の実績が豊富なＬＤＭＯＳＦＥＴ［lateral　double-diffused　MOSFET］領域を流用することができる。

　ＮＭＯＳＦＥＴ１１６のドレインは、７ピンに接続されている。ＮＭＯＳＦＥＴ１１６のソース、ゲート、及び、バックゲートは、全て３ピンに接続されている。ＰＭＯＳＦＥＴ１１７のドレインは、３ピンに接続されている。ＰＭＯＳＦＥＴ１１７のソース、ゲート、及び、バックゲートは、全てＡＣモニタ信号Ｓａの出力端に接続されている。ダイオード１１８のカソードは、ＰＭＯＳＦＥＴ１１７のバックゲートに接続されている。ＰＭＯＳＦＥＴ１１７のドレインとダイオード１１８のアノードは、いずれも３ピンに接続されている。このように接続されたＮＭＯＳＦＥＴ１１６、ＰＭＯＳＦＥＴ１１７、及び、ダイオード１１８は、いずれも静電保護素子として機能する。

　なお、ＡＣ監視部１１０は、分圧回路を用いた本構成例に限定されるものではなく、例えば、監視対象電圧Ｖ２を所定のサンプリングレートでサンプリングし、そのサンプリング値をＡＣモニタ信号Ｓａとしてピーク検出部１２０に出力する構成としても構わない。

　また、ＤＣ監視部１５０は、基本的に、ＡＣ監視部１１０と同様の構成とすればよい。すなわち、上記した説明文のうち、「７ピン（ＶＨＡＣピン）」を「５ピン（ＶＨＤＣピン）」と読み替え、「ＡＣモニタ信号Ｓａ」を「ＤＣモニタ信号Ｓｘ」と読み替えれば、ＤＣ監視部１５０の構成及び動作を理解することができる。

＜ピーク検出部＞
　図６は、ピーク検出部１２０の一構成例を示す図である。本図に示したように、本構成例のピーク検出部１２０は、抵抗１２１及び１２２と、キャパシタ１２３及び１２４と、コンパレータ１２５と、を含む。

　抵抗１２１の第１端は、ＡＣモニタ信号Ｓａの入力端に接続されている。抵抗１２１の第２端は、抵抗１２２の第１端、キャパシタ１２３の第１端、及び、コンパレータ１２５の非反転入力端（＋）に接続されている。抵抗１２２の第２端は、キャパシタ１２４の第１端とコンパレータ１２５の反転入力端（－）に接続されている。キャパシタ１２３及び１２４それぞれの第２端は、いずれも３ピン（ＧＮＤピン）に接続されている。コンパレータ１２５の出力端は、ピーク検出信号Ｓｂの出力端に相当する。

　なお、抵抗１２１（例えば２ＭΩ）とキャパシタ１２３（例えば１０ｐＦ）は、ＡＣモニタ信号Ｓａに重畳するノイズ成分を除去することにより、第１ＡＣモニタ信号Ｓａ１を生成するＲＣフィルタとして機能する。

　一方、抵抗１２２（例えば４．７ＭΩ）とキャパシタ１２４（例えば２０ｐＦ）は、第１ＡＣモニタ信号Ｓａ１に所定の遅延を与えることにより、第２ＡＣモニタ信号Ｓａ２を生成する遅延部として機能する。

　コンパレータ１２５は、第１ＡＣモニタ信号Ｓａ１（遅延なし）と第２ＡＣモニタ信号Ｓａ２（遅延あり）とを比較することにより、ピーク検出信号Ｓｂを生成する。ピーク検出信号Ｓｂは、第１ＡＣモニタ信号Ｓａ１が第２ＡＣモニタ信号Ｓａ２よりも高いときにハイレベルとなり、第１ＡＣモニタ信号Ｓａ１が第２ＡＣモニタ信号Ｓａ２よりも低いときにローレベルとなる。このようにして生成されるピーク検出信号Ｓｂは、監視対象電圧Ｖ２にピークが生じてから若干遅れてローレベルに立ち下がる。この点については、後ほど具体例を挙げて詳述する。

　なお、本図の回路構成は、あくまで一例であり、監視対象電圧Ｖ２（ないしはＡＣモニタ信号Ｓａ）のピークを適切に検出することができる限り、いかなる回路構成を採用しても構わない。

＜第１出力部＞
　図７は第１出力部１４０の一構成例を示す図である。本構成例の第１出力部１４０は、インバータ１４１及び１４２と、ＮＭＯＳＦＥＴ１４３と、抵抗１４４と、を含む。インバータ１４１の入力端は、ゼロクロス検出信号Ｓｃの入力端に接続されている。インバータ１４１の出力端は、インバータ１４２の入力端に接続されている。インバータ１４２の出力端は、ＮＭＯＳＦＥＴ１４３のゲートに接続されている。抵抗１４４の第１端は、電源端（例えばＤＣ５Ｖ）に接続されている。抵抗１４４の第２端とＮＭＯＳＦＥＴ１４３のドレインは、いずれも１ピン（ＡＣＯＵＴピン）に接続されている。ＮＭＯＳＦＥＴ１４３のソースとバックゲートは、いずれも３ピン（ＧＮＤピン）に接続されている。

　本構成例の第１出力部１４０において、ゼロクロス検出信号Ｓｃがハイレベルであるときには、ＮＭＯＳＦＥＴ１４３がオンするので、１ピンから出力されるＡＣＯＵＴ信号Ｓ１がローレベルとなる。一方、ゼロクロス検出信号Ｓｃがローレベルであるときには、ＮＭＯＳＦＥＴ１４３がオフするので、ＡＣＯＵＴ信号Ｓ１がハイレベルとなる。

　このように、オープンドレイン形式の第１出力部１４０で生成されるＡＣＯＵＴ信号Ｓ１は、基本的に、ゼロクロス検出信号Ｓｃの論理反転信号となる。

＜ゼロクロス検出処理＞
　図８は、ゼロクロス検出部１３０におけるゼロクロス検出処理の一例を示すタイミングチャートであり、上から順に、交流電圧Ｖ０、整流電圧Ｖ１、監視対象電圧Ｖ２（またはＡＣモニタ信号Ｓａと考えてもよい）、第１ＡＣモニタ信号Ｓａ１及び第２ＡＣモニタ信号Ｓａ２、ピーク検出信号Ｓｂ、並びに、ゼロクロス検出信号Ｓｃが描写されている。以下では、整流部１２で通常整流方式（図１）が採用されている場合の挙動を例に挙げて、詳細な説明を行う。

　交流電圧Ｖ０の波形は、所定の周期で正負が切り替わる正弦波形である。なお、本図の例では、時刻ｔ１、ｔ５、ｔ９のそれぞれにおいて、交流電圧Ｖ０に負から正へのゼロクロスが生じている一方、時刻ｔ３、ｔ７、ｔ１１のそれぞれにおいて、交流電圧Ｖ０に正から負へのゼロクロスが生じている。また、本図の例では、時刻ｔ２、ｔ６、ｔ１０のそれぞれにおいて、交流電圧Ｖ０に正側のピークが生じている一方、時刻ｔ４、ｔ８、ｔ１２のそれぞれにおいて、交流電圧Ｖ０に負側のピークが生じている。

　整流電圧Ｖ１の波形は、交流電圧Ｖ０の全波整流波形（細い破線を参照）のピーク近傍で脈動するＤＣ波形となる。

　監視対象電圧Ｖ２（ないしＡＣモニタ信号Ｓａ）の波形は、整流部１２で通常整流方式（図１）が採用されている場合には、基本的に、交流電圧Ｖ０の半波整流波形となる。すなわち、交流電圧Ｖ０が正値であるときには、監視対象電圧Ｖ２も正値となる一方、交流電圧Ｖ０が負値となっても、監視対象電圧Ｖ２が０Ｖを下回ることはない。

　なお、監視対象電圧Ｖ２の波形は、細い破線（理想）と太い実線（現実）を重ねて示したように、負荷状態などに応じて歪みを生じることがある。そのため、監視対象電圧Ｖ２のゼロクロスを検出しても、交流電圧Ｖ０のゼロクロスを正しく検出することは難しい。

　一方、本願の発明者らは、鋭意研究の末、監視対象電圧Ｖ２のピークタイミングは、負荷状態などに依らず、交流電圧Ｖ０のピークタイミングとほぼ一致する、言い換えれば、交流電圧Ｖ０と監視対象電圧Ｖ２との間で、両者の位相を一致することができるタイミングは、それぞれのピークタイミングのみである、という知見を得るに至り、当該知見に基づいて、監視対象電圧Ｖ２のピークタイミングから交流電圧Ｖ０のゼロクロスを推定することのできる新規な演算アルゴリズムを創作するに至った。以下では、図８の説明を続けながら、上記の演算アルゴリズムについて具体的に述べる。

　第１ＡＣモニタ信号Ｓａ１（太い実線）と、これを遅延させた第２ＡＣモニタ信号Ｓａ２（太い破線）は、監視対象電圧Ｖ２のピークタイミング（例えば時刻ｔ２）から、所定の遅延時間Δが経過した時点（例えば時刻ｔｘ）で互いに交差する。本図に即して具体的に述べると、第１ＡＣモニタ信号Ｓａ１と第２ＡＣモニタ信号Ｓａ２との高低関係は、時刻ｔｘの前後で、Ｓａ１＞Ｓａ２からＳａ１＜Ｓａ２に切り替わる。その結果、ピーク検出信号Ｓｂは、時刻ｔｘにおいて、ハイレベルからローレベルに立ち下がる。

　すなわち、ピーク検出信号Ｓｂの立下りエッジは、監視対象電圧Ｖ２のピークタイミング（延いては、交流電圧Ｖ０の正側ピークタイミング）を示していると言える。そこで、ゼロクロス検出部１３０は、ピーク検出信号Ｓｂの立下りエッジを順次検出することにより、ピーク検出信号Ｓｂの周期Ｔ（例えば、本図の時刻ｔｘから時刻ｔｙまで）をカウントし、そのカウント値を用いて交流電圧Ｖ０のゼロクロスを推定する。

　より具体的に述べると、ゼロクロス検出部１３０は、交流電圧Ｖ０の周期と位相が一定であるという前提の下、ピーク検出信号Ｓｂの周期Ｔを参考にして、ゼロクロス検出信号Ｓｃの立上りタイミング及び立下りタイミングを決定する。

　例えば、ゼロクロス検出部１３０は、ピーク検出信号Ｓｂがローレベルに立ち下がった時点（例えば時刻ｔｙ）から、それ以前に取得済みの周期Ｔに応じた待機時間Ｔ１（例えば、Ｔ１＝（１／４）×Ｔ－Δ）のカウントを開始し、待機時間Ｔ１が経過した時点で、ゼロクロス検出信号Ｓｃをローレベルからハイレベルに立ち上げる。このゼロクロス検出信号Ｓｃの立上りタイミングは、交流電圧Ｖ０が正から負に切り替わるタイミング（すなわち正から負へのゼロクロス）とほぼ一致する。

　また、ゼロクロス検出部１３０は、ピーク検出信号Ｓｂがローレベルに立ち下がった時点（例えば時刻ｔｙ）から、待機時間Ｔ１よりも長い待機時間Ｔ２（例えば、Ｔ２＝（３／４）×Ｔ－Δ）が経過した時点で、ゼロクロス検出信号Ｓｃをハイレベルからローレベルに立ち下げる。このゼロクロス検出信号Ｓｃの立下りタイミングは、交流電圧Ｖ０が負から正に切り替わるタイミング（すなわち負から正へのゼロクロス）とほぼ一致する。

　なお、待機時間Ｔ１及びＴ２の決定に用いられる周期Ｔのカウント値としては、一周期前のカウント値を用いてもよいし、数周期分の平均カウント値を用いてもよい。また、待機時間Ｔ１及びＴ２の決定に用いられる遅延時間Δ（＝真のピークタイミングとピーク検出信号Ｓｂのパルスエッジタイミングとのずれ）は、遅延部（抵抗１２２及びキャパシタ１２４）の回路特性から既知である。ただし、上記の遅延時間Δを無視して、その補正を行うことなくゼロクロス検出信号Ｓｃの立上りタイミング及び立下りタイミングを決定することも可能である。

　また、本図では、通常整流時（図１）におけるゼロクロス検出処理を例示したが、倍電圧整流時（図２）におけるゼロクロス検出処理についても、監視対象電圧Ｖ２（ないしＡＣモニタ信号Ｓａ）の波形が異なる以外、上記と全く同様のゼロクロス検出処理を行うことができる。すなわち、上記で説明した新規な演算アルゴリズムであれば、通常整流方式（図１）と倍電圧整流方式（図２）の双方に対応することが可能となる。

　ただし、本図のゼロクロス検出処理は、あくまで一例であり、ピーク検出信号Ｓｂからゼロクロス検出信号Ｓｃのパルスエッジを適切に生成することができる限り、いかなる演算アルゴリズムを採用しても構わない。

＜ノイズ除去処理＞
　次に、実際のアプリケーション上において、ピーク検出信号Ｓｂへの重畳が想定されるノイズを除去するための手法について、図面を参照しながら詳細に説明する。図９は、ゼロクロス検出部１３０におけるノイズ除去処理の一例を示すタイミングチャートであり、上から順に、ＡＣモニタ信号Ｓａ、ピーク検出信号Ｓｂ、及び、ゼロクロス検出信号Ｓｃが描写されている。なお、以下では、説明の便宜上、遅延時間Δを無視して考える。

　本図の例では、時刻ｔ２２及びｔ２５において、ＡＣモニタ信号Ｓａがピークとなっており、これに伴いピーク検出信号Ｓｂがハイレベルからローレベルに立ち下がっている。従って、ピーク検出信号Ｓｂの立下りエッジを基準として、ゼロクロス検出信号Ｓｃの立上りタイミング及び立下りタイミングを決定することにより、交流電圧Ｖ０のゼロクロスを正しく推定することが可能となる。この点については、先にも説明した通りである。

　ただし、電子機器１０では、モータ１７の逆起電圧などに起因して、ＡＣモニタ信号Ｓａに意図しないノイズ（本図ではノイズＮ１～Ｎ３）が重畳する。なお、ノイズＮ１は、ＡＣモニタ信号Ｓａがゼロ値からピーク値まで上昇している間（＝時刻ｔ２１～ｔ２２）に重畳している。一方、ノイズＮ２は、ＡＣモニタ信号Ｓａがゼロ値に維持されている間（＝時刻ｔ２３～ｔ２４）に重畳している。また、ノイズＮ３は、ＡＣモニタ信号Ｓａがピーク値からゼロ値まで低下している間（＝時刻ｔ２５～ｔ２６）に重畳している。

　このようなノイズＮ１～Ｎ３が重畳すると、ピーク検出信号Ｓｂが意図しない論理レベルに切り替わってしまうので、ＡＣモニタ信号Ｓａのピークを正しく検出することができなくなる。そこで、ゼロクロス検出部１３０は、ピーク検出信号Ｓｂの論理レベルが切り替わった後、所定のマスク期間（例えば１６００μｓ）に亘って、切替後の論理レベルが維持されなければ、その論理レベルの切り替わりを無視する。

　例えば、時刻ｔ２１～ｔ２２では、ノイズＮ１に起因してピーク検出信号Ｓｂがローレベルに立ち下がっているが、すぐにハイレベルに立ち上がっていることから、この立下りエッジは無視される。すなわち、ゼロクロス検出部１３０は、時刻ｔ２１～ｔ２２において、ピーク検出信号Ｓｂがハイレベルに維持されているものとして取り扱う。

　同様に、時刻ｔ２３～ｔ２４では、ノイズＮ２に起因してピーク検出信号Ｓｂがローレベルに立ち下がっているが、これもすぐにハイレベルに立ち上がっていることから、この立下りエッジも無視されている。すなわち、ゼロクロス検出部１３０は、時刻ｔ２３～ｔ２４において、ピーク検出信号Ｓｂがハイレベルに維持されているものとして取り扱う。

　一方、時刻ｔ２５～ｔ２６では、ノイズＮ３に起因してピーク検出信号Ｓｂがハイレベルに立ち上がっているが、これもすぐにローレベルに立ち上がっていることから、この立上りエッジは無視されている。すなわち、ゼロクロス検出部１３０は、時刻ｔ２５～ｔ２６において、ピーク検出信号Ｓｂがローレベルに維持されているものとして取り扱う。

　なお、上記のノイズ除去処理を行う主体は、必ずしもゼロクロス検出部１３０に限定されるものではなく、ピーク検出信号Ｓｂの入力を受け付けて何らかの信号処理を行う前には、当該ノイズ除去処理を済ませておくことが有用である。

　また、ピーク検出部１２０とゼロクロス検出部１３０との間には、アナログノイズフィルタやデジタルノイズフィルタ（ＦＩＲ［finite　impulse　response］フィルタなど）を設けても構わない。

＜半導体集積回路装置（第２実施形態）＞
　図１０は、半導体集積回路装置１００の第２実施形態を示す図である。本実施形態の半導体集積回路装置１００は、第１実施形態（図４）をベースとしつつ、比較部１８０と、ＡＣ波形判定部１９０と、をさらに有している（本図では、ＡＣ監視部１１０、第１出力部１４０、ＤＣ監視部１５０、第２出力部１６０、及び、減電圧保護部１７０の描写を割愛）。そこで、第１実施形態と同様の構成要素については、図４と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

　比較部１８０は、４つのコンパレータ１８１～１８４を含み、ＡＣモニタ信号Ｓａと複数の閾値Ｖｔｈ１～Ｖｔｈ４（ただし、Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４）とをそれぞれ比較して複数の比較信号Ｓｄ１～Ｓｄ４を生成する。

　より具体的に述べると、コンパレータ１８１は、非反転入力端（＋）に入力されるＡＣモニタ信号Ｓａと、反転入力端（－）に入力される閾値Ｖｔｈ１を比較して比較信号Ｓｄ１を生成する。従って、比較信号Ｓｄ１は、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ１よりも高いときにハイレベルとなり、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ１よりも低いときにローレベルとなる。

　コンパレータ１８２は、非反転入力端（＋）に入力されるＡＣモニタ信号Ｓａと、反転入力端（－）に入力される閾値Ｖｔｈ２を比較して比較信号Ｓｄ２を生成する。従って、比較信号Ｓｄ２は、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ２よりも高いときにハイレベルとなり、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ２よりも低いときにローレベルとなる。

　コンパレータ１８３は、非反転入力端（＋）に入力されるＡＣモニタ信号Ｓａと、反転入力端（－）に入力される閾値Ｖｔｈ３を比較して比較信号Ｓｄ３を生成する。従って、比較信号Ｓｄ３は、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ３よりも高いときにハイレベルとなり、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ３よりも低いときにローレベルとなる。

　コンパレータ１８４は、非反転入力端（＋）に入力されるＡＣモニタ信号Ｓａと、反転入力端（－）に入力される閾値Ｖｔｈ４を比較して比較信号Ｓｄ４を生成する。従って、比較信号Ｓｄ４は、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ４よりも高いときにハイレベルとなり、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ４よりも低いときにローレベルとなる。

　なお、比較部１８０は、４チャネルに限定されるものではなく、チャネル数は任意（２以上）である。

　ＡＣ波形判定部１９０は、比較信号Ｓｄ１～Ｓｄ４それぞれの立上りエッジ及び立下りエッジについて、それぞれが発生したか否かを記憶しており、ゼロクロス検出信号Ｓｃの一周期中に少なくとも一つの比較信号Ｓｄ１～Ｓｄ４で立上りエッジと立下りエッジの双方が生じたか否かを検出して波形判定信号Ｓｅを生成する。波形判定信号Ｓｅは、ＡＣモニタ信号Ｓａの波形が正常であるときに正常判定時の論理レベル（例えばローレベル）となり、ＡＣモニタ信号Ｓａの波形が異常であるときに異常判定時の論理レベル（例えばハイレベル）となる。

　なお、ＡＣ波形判定部１９０は、比較信号Ｓｄ１～Ｓｄ４それぞれの論理レベルが所定期間（例えば４０μｓ）に亘って維持されたときに初めて、当該論理レベルを有効なものと認識する。このような構成であれば、比較信号Ｓｄ１～Ｓｄ４のノイズやチャタリングを無視することができるので、正しいＡＣ波形判定処理を実施することが可能となる。

　ゼロクロス検出部１３０は、波形判定信号Ｓｅが異常判定時の論理レベル（例えばハイレベル）であるときに、ゼロクロス検出信号Ｓｃの生成または出力を停止する。例えば、交流電源の瞬停時において、ＡＣモニタ信号Ｓａの波形が異常となったときには、ゼロクロス検出信号Ｓｃの生成または出力が停止される。従って、マイコン１５は、交流電圧Ｖ０の異常発生を速やかに認識して、モータ１７の駆動を遅滞なく停止することができるので、電子機器１０の安全性や信頼性を高めることが可能となる。

＜ＡＣ波形判定処理＞
　図１１は、ＡＣ波形判定部１９０におけるＡＣ波形判定処理の一例を示すタイミングチャートであり、上から順に、ＡＣモニタ信号Ｓａ、ピーク検出信号Ｓｂ、ゼロクロス検出信号Ｓｃ、比較信号Ｓｄ１～Ｓｄ４、及び、波形判定信号Ｓｅが描写されている。

　時刻ｔ３１～ｔ３２において、ＡＣモニタ信号Ｓａは、正常に入力されており、所定の検出期間Ｔｄｅｔ（＝ゼロクロス検出信号Ｓｃの一周期に相当）において、ゼロ値（＜Ｖｔｈ１）からピーク値（＞Ｖｔｈ４）まで上昇した後、再びゼロ値まで低下している。その結果、比較信号Ｓｄ１～Ｓｄ４の全てにおいて、立上りエッジと立下りエッジの双方が生じている。従って、ＡＣモニタ信号Ｓａの波形が正常であると判定され、波形判定信号Ｓｅがローレベル（＝正常判定時の論理レベル）とされる。

　一方、時刻ｔ３２～ｔ３３では、ＡＣモニタ信号Ｓａがゼロ値からピーク値まで上昇して再び低下に転じた直後に交流電源の瞬停が生じた結果、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ４よりも高い電圧値に維持されている。なお、消費電力の大きいフォトカプラを用いる従来構成（図２０）では、交流電源の瞬停が生じると、負荷への電力供給も遅滞なく停止していたので、特段の問題は生じなかったが、フォトカプラを用いない本構成では、監視対象電圧Ｖ２が放電されないので、図示のような状態となり得る。

　このとき、何らかの要因により監視対象電圧Ｖ２（延いてはＡＣモニタ信号Ｓａ）が周期的に変動すると、交流電源からの電力供給が遮断されているにも関わらず、ＡＣモニタ信号Ｓａのピークが誤検出されてしまい、ゼロクロス検出信号Ｓｃが出力され続ける。その結果、マイコン１５は、交流電源から電力が供給されていると誤判定してしまうので、残存する電力でモータ１７が回り続ける、といった不具合を生じるおそれがある。

　これに対して、比較部１８０とＡＣ波形判定部１９０を有する構成では、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ４よりも高い電圧値に維持されていると、比較信号Ｓｄ１～Ｓｄ４の全てがハイレベルに張り付くので、ＡＣモニタ信号Ｓａの波形が異常であると判定され、波形判定信号Ｓｅがハイレベル（＝異常判定時の論理レベル）に立ち上げられる。その結果、時刻ｔ３３以降、ゼロクロス検出信号Ｓｃの生成及び出力が停止されるので、マイコン１５は、交流電源の瞬停を速やかに認識して、モータ１７の駆動を遅滞なく停止することが可能となる。

　なお、監視対象電圧Ｖ２の放電が緩やかに進んだ結果、上記の検出期間Ｔｄｅｔよりも長い周期で、ＡＣモニタ信号Ｓａの立上りエッジ及び立下りエッジを生じる場合がある。しかし、上記の検出期間Ｔｄｅｔをゼロクロス検出信号Ｓｃの一周期に設定しておけば、このようなパルスエッジをもって、ＡＣモニタ信号Ｓａの波形が正常であると誤判定されるおそれはなくなる。

　図１２は、ＡＣモニタ信号Ｓａの正常判定例を示す図であり、上から順に、ＡＣモニタ信号Ｓａと比較信号Ｓｄ１～Ｓｄ４が描写されている。

　本図の左側には、図１１の時刻ｔ３１～ｔ３２と同様、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ１～Ｖｔｈ４の全てを跨ぐように変動する様子が示されている。この場合には、比較信号Ｓｄ１～Ｓｄ４の全てで周期的なパルスエッジが生じるので、ＡＣモニタ信号Ｓａが正常であると判定される。

　一方、本図の中央には、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ１及びＶｔｈ２だけを跨ぐように変動する様子（ここでは、半波整流波形のピーク値が閾値Ｖｔｈ３を下回っている様子）が示されている。この場合には、比較信号Ｓｄ３及びＳｄ４がローレベルに張り付くものの、比較信号Ｓｄ１及びＳｄ２の双方に周期的なパルスエッジが生じるので、ＡＣモニタ信号Ｓａが正常であると判定される。

　また、本図の右側には、ＡＣモニタ信号Ｓａが閾値Ｖｔｈ２～Ｖｔｈ４を跨ぐように変動する様子（ここでは、交流波形の下側ピーク値が閾値Ｖｔｈ１を上回っている様子）が示されている。この場合には、比較信号Ｓｄ１がハイレベルに張り付くものの、比較信号Ｓｄ２～Ｓｄ４のそれぞれに周期的なパルスエッジが生じるので、ＡＣモニタ信号Ｓａが正常であると判定される。

　このように、比較部１８０を複数チャネルとしておくことにより、様々な正常波形を持つＡＣモニタ信号Ｓａについて、適切なＡＣ波形判定処理を実施することが可能となる。

　また、上記のＡＣ波形判定処理については、必ずしも、ピーク検出検出処理やゼロクロス検出処理と組み合わせて実施する必要はなく、それ単独で実施することも可能である。

＜半導体集積回路装置（第３実施形態）＞
　図１３は、半導体集積回路装置１００の第３実施形態を示す図である。本実施形態の半導体集積回路装置１００は、第１実施形態（図４）をベースとしつつ、ＡＣ／ＤＣコンバータ１３をさらに集積化して成る点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図４と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

　半導体集積回路装置１００は、ＡＣ／ＤＣコンバータ１３を構成する回路要素のうち、抵抗１３ａ及び１３ｂと、エラーアンプ１３ｃと、コンパレータ１３ｄと、ＲＳフリップフロップ１３ｅと、レベルシフタ１３ｆと、ＮＭＯＳＦＥＴ１３ｇとを集積化して成る。

　また、半導体集積回路装置１００には、ＡＣ／ＤＣコンバータ１３の集積化に伴い、外部端子（Ｘピン）が追加されている。なお、Ｘピンには、ＡＣ／ＤＣコンバータ１３を構成する回路要素のうち、コイル１３ｈとダイオード１３ｉが外付けされている。具体的に述べると、コイル１３ｈの第１端とダイオード１３ｉのカソードは、Ｘピンに接続されている。コイル１３ｈの第２端は、第１直流電圧Ｖ３の出力端に接続されている。ダイオード１３ｉのアノードは、３ピン（ＧＮＤピン）に接続されている。

　半導体集積回路装置１００の内部において、抵抗１３ａ及び１３ｂは、４ピン（ＶＣＣピン）と３ピン（ＧＮＤピン）との間に直列接続されており、互いの接続ノードから帰還信号ＦＢ（＝第１直流電圧Ｖ３の分圧電圧）を出力する分圧回路として機能する。

　エラーアンプ１３ｃは、非反転入力端（＋）に入力される帰還信号ＦＢと、反転入力端（－）に入力される所定の基準信号ＲＥＦとの差分に応じて誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還信号ＦＢと基準信号ＲＥＦとの差分が大きいほど高くなり、帰還信号ＦＢと基準信号ＲＥＦとの差分が小さいほど低くなる。

　コンパレータ１３ｄは、非反転入力端（＋）に入力される鋸波状（または三角波状）のスロープ信号ＳＬＰと、反転入力端（－）に入力される誤差信号ＥＲＲとを比較してリセット信号ＲＳＴを生成する。リセット信号ＲＳＴは、スロープ信号ＳＬＰが誤差信号ＥＲＲよりも高いときにハイレベルとなり、スロープ信号ＳＬＰが誤差信号ＥＲＲよりも低いときにローレベルとなる。

　ＲＳフリップフロップ１３ｅは、セット端（Ｓ）に入力されるセット信号ＳＥＴ（＝所定のスイッチング周波数で発振する矩形波状のクロック信号）と、リセット端（Ｒ）に入力されるリセット信号ＲＳＴの双方に応じてパルス幅変調信号ＰＷＭの論理レベルを決定し、これを出力端（Ｑ）から出力する。例えば、パルス幅変調信号ＰＷＭは、セット信号ＳＥＴがハイレベルに立ち上がったときにハイレベルにセットされ、リセット信号ＲＳＴがハイレベルに立ち上がったときにローレベルにリセットされる。

　レベルシフタ１３ｆは、パルス幅変調信号ＰＷＭ（Ｈ＝Ｖ３、Ｌ＝ＧＮＤ）をレベルシフトして駆動信号ＤＲＶ（Ｈ＝Ｖｓ＋α、Ｌ＝Ｖｓ、ただしＶｓはＸピンに現れるＮＭＯＳＦＥＴ１３ｇのソース電圧）を生成する。

　ＮＭＯＳＦＥＴ１３ｇは、５ピン（ＶＨＤＣピン）とＸピンとの間に接続されており、駆動信号ＤＲＶに応じてオン／オフされる出力スイッチ素子である。

　このように、半導体集積回路装置１００にＡＣ／ＤＣコンバータ１３をワンパッケージ化することにより、部品点数の削減を図ることが可能となる。

　なお、本実施形態では、第１実施形態（図４）をベースとする例を挙げたが、第２実施形態（図１０）をベースとしても構わない。

＜半導体集積回路装置（第４実施形態）＞
　図１４は、半導体集積回路装置１００の第４実施形態を示す図である。本実施形態の半導体集積回路装置１００は、第３実施形態（図１３）をベースとしつつ、ＤＣ／ＤＣコンバータ１４をさらに集積化して成る点に特徴を有する。なお、本実施形態の半導体集積回路装置１００には、ＤＣ／ＤＣコンバータ１４の集積化に伴い、第２直流電圧Ｖ４を出力するための外部端子（Ｙピン）が追加されている。このように、ＡＣ／ＤＣコンバータ１３だけでなく、ＤＣ／ＤＣコンバータ１４をワンパッケージ化することにより、部品点数の更なる削減を図ることが可能となる。

＜パッケージ＞
　図１５は、半導体集積回路装置１００のパッケージを示す外観図である。本図では、パッケージの長辺から２方向に外部端子が導出されたＳＯＰ［small　outline　package］が例示されている。

　１ピン（ＡＣＯＵＴピン）、２ピン（ＤＣＯＵＴピン）、３ピン（ＧＮＤピン）、４ピン（ＶＣＣピン）は、いずれも、整流電圧Ｖ１や監視対象電圧Ｖ２が印加されない低耐圧端子（１ピンと２ピンは５Ｖ耐圧、３ピンと４ピンは３０Ｖ耐圧）であり、パッケージの第１辺に並べられている。

　一方、５ピン（ＶＨＤＣピン）と７ピン（ＶＨＡＣピン）は、それぞれ、整流電圧Ｖ１と監視対象電圧Ｖ２が印加される高耐圧端子（７００Ｖ耐圧）であり、パッケージの第２辺に並べられている。このようなピン配置を行うことにより、１ピン～４ピンと、５ピン及び７ピンとの沿面距離を稼ぐことができるので、両ピン間の絶縁性確保が容易となる。

　なお、７ピン（ＶＨＡＣピン）と６ピン（Ｎ．Ｃ．ピン）との間では、本来設けられるべき外部端子が間引かれている。従って、７ピンとこれに隣接する６ピンとの端子間距離は、１ピン～４ピン相互間の端子間距離よりも大きい。また、不使用の６ピンを無視して考えると、当然のことながら、５ピンと７ピンとの端子間距離は、１ピン～４ピン相互間の端子間距離よりも大きい。このようなピン配置を行うことにより、第２辺に並べられたピン同士の絶縁性についても十分に確保することが可能となる。

＜パッケージレイアウト（第１例）＞
　図１６は、パッケージレイアウトの第１例を示す図（ＸＺ平面図）である。本図の半導体集積回路装置１００では、第１チップ１００ａと第２チップ１００ｂがアイランド１００ｃ上に実装されている。

　まず、第１チップ１００ａ及び第２チップ１００ｂそれぞれの内部構成について、図面を参照しながら詳細に説明する。図１７は、第１チップ１００ａ及び第２チップ１００ｂそれぞれの内部構成を示す図であり、ここでは、第１実施形態（図４）をベースとした一例が示されている。

　第１チップ１００ａには、ＡＣ監視部１１０とＤＣ監視部１５０が集積化されている。また、第１チップ１００ａには、チップ外部との電気的な接続を確立するための手段として、パッドＰ１～Ｐ５が設けられている。第１チップ１００ａの内部において、パッドＰ１は、ＤＣ監視部１５０の入力端に接続されている。パッドＰ２は、ＡＣ監視部１１０の入力端に接続されている。パッドＰ３は、ＤＣ監視部１５０の出力端に接続されている。パッドＰ４は、ＡＣ監視部１１０の出力端に接続されている。パッドＰ５は、接地ラインに接続されている。

　一方、第２チップ１００ｂには、ピーク検出部１２０と、ゼロクロス検出部１３０と、第１出力部１４０と、第２出力部１６０と、減電圧保護部１７０とが集積化されている。また、第２チップ１００ｂには、チップ外部との電気的な接続を確立するための手段として、パッドＰ６～Ｐ１２が設けられている。第２チップ１００ｂの内部において、パッドＰ６は、第２出力部１６０の入力端に接続されている。パッドＰ７は、ピーク検出部１２０の入力端に接続されている。パッドＰ８は、接地ラインに接続されている。パッドＰ９は、減電圧保護部１７０の入力端（＝電源ライン）に接続されている。パッドＰ１０は、接地ラインに接続されている。パッドＰ１１は、第２出力部１６０の出力端に接続されている。パッドＰ１２は、第１出力部１４０の出力端に接続されている。

　なお、第２実施形態（図１０）をベースとする場合には、比較部１８０やＡＣ波形判定部１９０も第２チップ１００ｂに集積化すればよい。

　図１６に戻って、パッケージレイアウトの説明を続ける。パッドＰ１は、ワイヤＷ１を介して５ピン（ＶＨＤＣピン）に接続されている。パッドＰ２は、ワイヤＷ２を介して７ピン（ＶＨＡＣピン）に接続されている。パッドＰ３は、ワイヤＷ３を介してパッドＰ６に接続されている。パッドＰ４は、ワイヤＷ４を介してパッドＰ７に接続されている。パッドＰ５は、ワイヤＷ５を介してパッドＰ８に接続されている。パッドＰ９は、ワイヤＷ６を介して４ピン（ＶＣＣピン）に接続されている。パッドＰ１０は、ワイヤＷ７を介して３ピン（ＧＮＤピン）に接続されている。パッドＰ１１は、ワイヤＷ８を介して２ピン（ＤＣＯＵＴピン）に接続されている。パッドＰ１２は、ワイヤＷ９を介して１ピン（ＡＣＯＵＴピン）に接続されている。

　なお、パッケージ内部のフレーム面積に着目すると、１ピン（ＡＣＯＵＴピン）、４ピン（ＶＣＣピン）、５ピン（ＶＨＤＣピン）、及び、７ピン（ＶＨＡＣピン）は、いずれも、２ピン（ＤＣＯＵＴピン）、３ピン（ＧＮＤピン）、及び、６ピン（Ｎ．Ｃ．ピン）よりも大きい。

　すなわち、Ｘ方向（＝紙面左右方向）に着目すると、１ピン（ＡＣＯＵＴピン）及び４ピン（ＶＣＣピン）は、２ピン（ＤＣＯＵＴピン）及び３ピン（ＧＮＤピン）よりも突出する部分を有する。同様に、５ピン（ＶＨＤＣピン）及び７ピン（ＶＨＡＣピン）は、６ピン（Ｎ．Ｃ．ピン）よりも突出する部分を有する。

　また、Ｚ方向（＝紙面上下方向）に着目すると、１ピン（ＡＣＯＵＴピン）及び４ピン（ＶＣＣピン）は、その一部がアイランド１００ｃと重なる。同様に、５ピン（ＶＨＤＣピン）及び７ピン（ＶＨＡＣピン）は、その一部がアイランド１００ｃと重なる。

　さらに、１ピン（ＡＣＯＵＴピン）と７ピン（ＶＨＡＣピン）との間、並びに、４ピン（ＶＣＣピン）と５ピン（ＶＨＤＣピン）との間には、それぞれ、アイランド１００ｃを支える支持フレーム１００ｅ及び１００ｆが形成されている。

　なお、本図のパッケージレイアウトでは、アイランド１００ｃ上において、第１チップ１００ａが第２辺寄り（＝５ピン～７ピンに近い側）に配置されており、第２チップ１００ｂが第１辺寄り（＝１ピン～４ピンに近い側）に配置されている。このようなパッケージレイアウトを採用することにより、ワイヤＷ１～Ｗ９をできるだけ短く敷設することが可能となる。

　次に、半導体集積回路装置１００を１チップ構成ではなく、２チップ構成とする理由について説明する。高電圧を取り扱うＡＣ監視部１１０及びＤＣ監視部１５０と、低電圧を取り扱う上記以外の回路部（１２０～１４０、１６０、１７０）を仮に１チップ構成とした場合には、高耐圧プロセス領域と低耐圧プロセス領域との間に緩衝領域を設ける必要がある。そのため、チップサイズが非常に大きくなるので大幅なコストアップが招かれる。

　一方、半導体集積回路装置１００を２チップ構成とすれば、第１チップ１００ａと第２チップ１００ｂそれぞれに緩衝領域を設ける必要がなくなるので、チップサイズの縮小が可能となり、結果的に低コスト化を図ることができる。また、第１チップ１００ａと第２チップ１００ｂが分離されているので、耐圧的にも非常に有利となる。

　次に、第１チップ１００ａの接地ルートについて説明する。３ピン（ＧＮＤピン）は、４ピン（ＶＣＣピン）から２ピン（ＤＣＯＵＴピン）ないし１ピン（ＡＣＯＵＴピン）へのノイズ伝播を遮るシールド部材として、２ピン（ＤＣＯＵＴピン）と４ピン（ＶＣＣピン）との間に配置されている。そのため、第１チップ１００ａのパッドＰ５（＝接地パッド）から３ピン（ＧＮＤピン）へ直接的にワイヤボンディングを行おうとすると、第２チップ１００ｂのパッドＰ１１から２ピン（ＤＣＯＵＴピン）へのワイヤＷ８、または、第パッドＰ１２から１ピン（ＡＣＯＵＴピン）へのワイヤＷ９と必ず干渉してしまう。

　そこで、第１チップ１００ａのパッドＰ５（＝接地パッド）は、３ピン（ＧＮＤピン）に直接ボンディングされておらず、ワイヤＷ５を介して第２チップ１００ｂのパッドＰ８にボンディングされている。先出の図１７で示したように、パッドＰ８は、第２チップ１００ｂの内部に敷設されたＧＮＤラインを経由して、第２チップ１００ｂのパッドＰ１０（＝接地パッド）に接続されており、更には、ワイヤＷ７を介して３ピン（ＧＮＤピン）に接続されている。従って、第１チップ１００ａの接地ラインは、パッドＰ５、ワイヤＷ５、パッドＰ８、第２チップ１００ｂの内部に敷設された接地ライン、パッドＰ１０、及び、ワイヤＷ７を介して、３ピン（ＧＮＤ）に接続されることになる。このような接地ルートであれば、ワイヤＷ８またはＷ９との干渉を生じずに済む。

　図１８は、図１６のα－α’断面を模式的に示す図である。半導体集積回路装置１００をα－α’線に沿って切断すると、本図で示したように、７ピン（ＶＨＡＣピン）から、ワイヤＷ２、第１チップ１００ａのパッドＰ２及びＰ４、ワイヤＷ４、第２チップ１００ｂのパッドＰ７及びＰ１２、並びに、ワイヤＷ９を介して、１ピン（ＡＣＯＵＴピン）に至る信号経路が形成されていることが分かる。

　また、本図から、第１チップ１００ａと第２チップ１００ｂは、いずれも共通のアイランド１００ｃ上に配置されており、モールド樹脂１００ｄで封止されていることも明確に理解することができる。

　さらに、本図から、半導体集積回路装置１００の外部端子がプリント基板２００の銅配線２１０に半田２２０で実装されている様子も明らかとなっている。

＜パッケージレイアウト（第２例）＞
　図１９は、パッケージレイアウトの第２例を示す図である。本図で示すように、第１チップ１００ａと第２チップ１００ｂのＺ軸方向に沿った位置関係については、先出の第１例（図１６）と逆にしても構わない。

　より具体的に述べると、第１例（図１６）では、アイランド１００ｃ上において、第１チップ１００ａが紙面上寄りに配置され、第２チップ１００ｂが紙面下寄りに配置されているが、第２例（図１９）では、同アイランド１００ｃ上において、第１チップ１００ａが紙面下寄りに配置され、第２チップ１００ｂが紙面上寄りに配置されている。

　なお、上記したチップ配置の変更を行う場合には、ピンとパッドとのワイヤボンディング処理に支障が生じないように、図示のように、ピンの機能やパッドの配置を適宜変更することが望ましい。

　また、パッケージ内部におけるフレーム面積に着目すると、１ピン（ＶＣＣピン）、４ピン（ＡＣＯＵＴピン）、５ピン（ＶＨＡＣピン）、及び、７ピン（ＶＨＤＣピン）は、いずれも、２ピン（ＧＮＤピン）、３ピン（ＤＣＯＵＴピン）、及び、６ピン（Ｎ．Ｃ．ピン）よりも大きい。

　すなわち、Ｘ方向（＝紙面左右方向）に着目すると、１ピン（ＶＣＣピン）及び４ピン（ＡＣＯＵＴピン）は、２ピン（ＧＮＤピン）及び３ピン（ＤＣＯＵＴピン）よりも突出する部分を有する。同様に、５ピン（ＶＨＡＣピン）及び７ピン（ＶＨＤＣピン）は、６ピン（Ｎ．Ｃ．ピン）よりも突出する部分を有する。

　また、Ｚ方向（＝紙面上下方向）に着目すると、１ピン（ＶＣＣピン）及び４ピン（ＡＣＯＵＴピン）は、その一部がアイランド１００ｃと重なる。同様に、５ピン（ＶＨＡＣピン）及び７ピン（ＶＨＤＣピン）は、その一部がアイランド１００ｃと重なる。

　さらに、１ピン（ＶＣＣピン）と７ピン（ＶＨＤＣピン）との間、並びに、４ピン（ＡＣＯＵＴピン）と５ピン（ＶＨＡＣピン）との間には、それぞれ、アイランド１００ｃを支える支持フレーム１００ｅ及び１００ｆが形成されている。

＜電子機器（第３構成例及び第４構成例）＞
　図２０及び図２１は、それぞれ、電子機器１０の第３構成例（通常整流方式）及び第４構成例（倍電圧整流方式）を示す図である。各構成例の電子機器１０は、それぞれ、先の第１構成例（図１）及び第２構成例（図２）をベースとしつつ、ゼロクロス検出回路１８の構成に変更が加えられている点と、入力リアクトル１９を有する点で相違している。

　そこで、第１構成例及び第２構成例と同様の構成要素については、図１及び図２と同一の符号を付すことで重複した説明を割愛し、以下では、第３構成例及び第４構成例の特徴部分について重点的に説明する。

　ゼロクロス検出回路１８は、先にも述べたように、交流電圧Ｖ０のゼロクロスを検出する回路ブロックであり、半導体集積回路装置３００と、これに外付けされるダイオードＤ１１及びＤ１２と、キャパシタＣ１１と、を有する。

　半導体集積回路装置３００は、ゼロクロス検出回路１８を形成する回路要素の少なくとも一部（詳細は後述）を集積化して成るＩＣないしＬＳＩであり、装置外部との電気的な接続を確立するための手段として、７本の外部端子（１ピン～７ピン）を有する。

　１ピン（ＡＣＯＵＴピン）は、ＡＣＯＵＴ信号Ｓ１の出力端子であり、マイコン１５に接続されている。２ピン（Ｎ．Ｃ．ピン）は、不使用端子であり、半導体集積回路装置３００の外部において、どこにも接続されていない。３ピン（ＧＮＤピン）は、接地端子であり、マイコン１５と共通の接地端ＧＮＤに接続されている。すなわち、半導体集積回路装置３００（延いてはこれを用いたゼロクロス検出回路１８）は、マイコン１５と共通の接地電圧を基準として動作する。４ピン（ＶＣＣピン）は、電源端子であり、ＡＣ／ＤＣコンバータ１３の出力端（＝第１直流電圧Ｖ３の出力端）に接続されている。なお、キャパシタＣ１１は、４ピンと３ピンとの間に接続されている。

　５ピン（Ｎ．Ｃ．ピン）は、不使用端子であり、半導体集積回路装置３００の外部において、どこにも接続されていない。６ピン（ＶＨＡＣ２ピン）は、第２ＡＣ入力端子であり、ダイオードＤ１２のカソード（＝監視対象電圧Ｖ１２の印加端に相当）に接続されている。ダイオードＤ１２のアノードは、Ｌ１端子（＝第２ノードに相当）に接続されている。７ピン（ＶＨＡＣ１ピン）は、第１ＡＣ入力端子であり、ダイオードＤ１１のカソード（＝監視対象電圧Ｖ１１の印加端に相当）に接続されている。ダイオードＤ１１のアノードは、Ｎ１端子（＝第１ノードに相当）に接続されている。

　なお、整流部１２が通常整流方式（図２０）を採用している場合には、Ｌ１端子及びＮ１端子それぞれに現れる端子電圧が等価となる。従って、ダイオードＤ１１及びＤ１２それぞれのアノード接続先を互いに入れ替えても何ら支障はない。

　また、ダイオードＤ１１及びＤ１２それぞれのアノード接続先は、必ずしもＬ１端子及びＮ１端子に限定されるものではなく、入力リアクトル１９の前段または後段を問わず、その両端間に交流電圧Ｖ０が印加される任意のノードから監視対象電圧Ｖ１１及びＶ１２を引き出すことが可能である。

　入力リアクトル１９は、入力力率の改善や高調波の低減、ないしは、モータ騒音の低減などを目的として設けられている。なお、本図では、フィルタ１１の前段（Ｌ端子側）に入力リアクトル１９を設けた例を挙げたが、その位置はこれに限定されるものではなく、Ｎ端子側に設けてもよいし、或いは、フィルタ１１の後段に設けてもよい。

＜半導体集積回路装置（第５実施形態）＞
　図２２は、半導体集積回路装置３００の第５実施形態を示す図である。本図で示したように、本実施形態の半導体集積回路装置３００は、ＡＣ監視部３１０と、ゼロクロス検出部３２０と、ロジック部３３０と、第１出力部３４０と、比較部３５０と、減電圧保護部３６０と、を集積化して成る。

　ＡＣ監視部３１０は、７ピン（ＶＨＡＣ１ピン）に入力される監視対象電圧Ｖ１１と６ピン（ＶＨＡＣ２ピン）に入力される監視対象電圧Ｖ１２から、それぞれ、ゼロクロス検出部３２０への入力に適合したＡＣモニタ信号ＳＡ１及びＳＡ２を生成する高耐圧（例えば６５０Ｖ耐圧）の回路部である。なお、監視対象電圧Ｖ１１及びＶ１２は、それぞれ、相互間に交流電圧Ｖ０が印加されるＮ１端子及びＬ１端子からダイオードＤ１１及びＤ１２を介して入力される第１監視対象信号及び第２監視対象信号に相当する。

　ゼロクロス検出部３２０は、ＡＣモニタ信号ＳＡ１及びＳＡ２を互いに比較して比較信号ＳＢを生成する。

　ロジック部３３０は、比較信号ＳＢから交流電圧Ｖ０のゼロクロスを推定してゼロクロス検出信号ＳＣを生成する。また、ロジック部３３０は、比較信号ＳＤの検出結果に応じてゼロクロス検出信号ＳＣの生成または出力を停止する機能（＝ＡＣ波形判定機能）も備えている。このＡＣ波形判定機能は、先に説明したＡＣ波形判定部１９０の機能と基本的に同様であるので、ここでの重複した説明は割愛する。

　第１出力部３４０は、ゼロクロス検出信号ＳＣの入力を受け付けてＡＣＯＵＴ信号Ｓ１を生成し、これを１ピン（ＡＣＯＵＴピン）に出力する。なお、第１出力部３４０は、基本的に、図７の第１出力部１４０と同様の構成とすればよい。すなわち、図７の「ゼロクロス検出信号Ｓｃ」を「ゼロクロス検出信号ＳＣ」と読み替えれば、第１出力部３４０の構成及び動作を理解することができる。

　比較部３５０は、ＡＣモニタ信号ＳＡ１と複数の閾値とをそれぞれ比較して複数の比較信号ＳＤを生成する。なお、比較部３５０は、基本的に、図１０の比較部１８０と同様の構成とすればよい。すなわち、図１０の「ＡＣモニタ信号Ｓａ」を「ＡＣモニタ信号ＳＡ１」と読み替え、「比較信号Ｓｄ１～Ｓｄ４」を「比較信号ＳＤ」と読み替えれば、比較部３５０の構成及び動作を理解することができる。ＡＣモニタ信号ＳＡ１と比較される複数の閾値については、瞬間停止検出用の閾値だけでなく、例えば、ＵＶＬＯ検出用の閾値を設けることも可能である。

　減電圧保護部３６０は、４ピン（ＶＣＣ）に入力される第１直流電圧Ｖ３が下限値を下回っているときに、半導体集積回路装置３００の動作を禁止する保護機能部（いわゆるＵＶＬＯ保護部）である。

＜ゼロクロス検出部（第１実施例）＞
　図２３は、ゼロクロス検出部３２０の第１実施例を示す図である。本実施例のゼロクロス検出部３２０は、非反転入力端（＋）に入力されるＡＣモニタ信号ＳＡ１と、反転入力端（－）に入力されるＡＣモニタ信号ＳＡ２とを比較して比較信号ＳＢを生成するコンパレータ３２１を含む。比較信号ＳＢは、ＳＡ１＞ＳＡ２であるときにハイレベルとなり、ＳＡ１＜ＳＡ２であるときにローレベルとなる。

　ゼロクロス検出部３２０の前段に設けられるＡＣ監視部３１０は、抵抗３１１～３１４を含む。抵抗３１１及び３１２は、７ピン（ＶＨＡＣ１）と３ピン（ＧＮＤ）との間に直列接続されており、相互間の接続ノードからＡＣモニタ信号ＳＡ１（＝監視対象電圧Ｖ１１の分圧電圧に相当）を出力する。抵抗３１３及び１３４は、６ピン（ＶＨＡＣ２）と３ピン（ＧＮＤ）との間に直列接続されており、相互間の接続ノードからＡＣモニタ信号ＳＡ２（＝監視対象電圧Ｖ１２の分圧電圧に相当）を出力する。

　なお、本図では、説明を簡単とするために、ＡＣ監視部３１０の構成要素として、抵抗３１１～３１４のみを挙げたが、実際には、図５のＡＣ監視部１１０と同じく、各種の静電保護素子を含むとよい。

＜ゼロクロス検出処理（第１例～第３例）＞
　続いて、半導体集積回路装置３００のゼロクロス検出処理について述べる。図２４は、ゼロクロス検出処理の第１例を示すタイミングチャートであり、上から順番に、交流電圧Ｖ０、監視対象電圧Ｖ１１及びＶ１２、並びに、ＡＣＯＵＴ信号Ｓ１が描写されている。特に、本図では、交流電圧Ｖ０のゼロクロスで監視対象電圧Ｖ１１及びＶ１２が互いに交差する理想状態が描写されている。

　半導体集積回路装置３００は、交流電圧Ｖ０の両端電圧（＝Ｎ１端子及びＬ１端子の端子電圧）をそれぞれ監視対象電圧Ｖ１１及びＶ１２として疑似的に監視し、それらの比較結果に応じてＡＣＯＵＴ信号Ｓ１の論理レベルを切り替える。本図に即して述べると、ＡＣＯＵＴ信号Ｓ１は、Ｖ１１＞Ｖ１２であるときにハイレベルとなり、Ｖ１１＜Ｖ１２であるときにローレベルとなる。

　この場合、ＡＣＯＵＴ信号Ｓ１の立上りタイミングは、交流電圧Ｖ０が負から正に切り替わるタイミング（すなわち負から正へのゼロクロス）とほぼ一致する（時刻ｔ４１、ｔ４３、ｔ４５を参照）。一方、ＡＣＯＵＴ信号Ｓ１の立下りタイミングは、交流電圧Ｖ０が正から負に切り替わるタイミング（すなわち正から負へのゼロクロス）とほぼ一致する（時刻ｔ４２、ｔ４４、ｔ４６を参照）。

　図２５は、ゼロクロス検出処理の第２例を示すタイミングチャートであり、上から順番に、交流電圧Ｖ０、ＡＣモニタ信号ＳＡ１（実線）及びＳＡ２（破線）、並びに、比較信号ＳＢが描写されている。なお、本図では、整流部１２で倍電圧整流方式（図２１）が採用されている場合の挙動を示している。

　本図で示したように、実際の電子機器１０では、入力リアクトル１９の影響により、ＡＣモニタ信号ＳＡ１及びＳＡ２の波形が大きく歪む。特に、ＡＣモニタ信号ＳＡ１の上昇速度は、負荷Ｚに応じて変動しやすいので、比較信号ＳＢの立上りタイミングは、大きくばらつくことがある。一方、ＡＣモニタ信号ＳＡ１の低下速度は、負荷Ｚに依らず変動しにくいので、比較信号ＳＢの立下りタイミングは、ばらつきが比較的小さい。

　これを鑑みると、ロジック部３３０では、比較信号ＳＢの立下りタイミング（＝ＡＣモニタ信号ＳＡ１の低下に伴い、ＳＡ１＞ＳＡ２からＳＡ１＜ＳＡ２に切り替わるタイミング）を検知し、これを基準として交流電圧Ｖ０のゼロクロスを推定することが望ましい。

　図２６は、ゼロクロス検出処理の第３例を示すタイミングチャートであり、上から順番に、交流電圧Ｖ０、ＡＣモニタ信号ＳＡ１（実線）及びＳＡ２（破線）、比較信号ＳＢ、エッジ検出信号ＥＤＧＥ（＝ロジック部３３０の内部信号）、並びに、ゼロクロス検出信号ＳＣが描写されている。なお、本図では、整流部１２で倍電圧整流方式（図２１）が採用されている場合の挙動を示している。

　時刻ｔ５１～ｔ５５のそれぞれで示したように、ロジック部３３０の内部では、比較信号ＳＢの立下りタイミング毎に、エッジ検出信号ＥＤＧＥのパルス生成が行われる。そして、ロジック部３３０は、エッジ検出信号ＥＤＧＥのパルス間隔（＝比較信号ＳＢの周期Ｔ）をカウントし、そのカウント値を用いて交流電圧Ｖ０のゼロクロスを推定する。

　より具体的に述べると、ロジック部３３０は、交流電圧Ｖ０の周期と位相が一定であるという前提の下、比較信号ＳＢの周期Ｔを参考にして、ゼロクロス検出信号ＳＣの立上りタイミング及び立下りタイミングを決定する。

　例えば、ロジック部３３０は、比較信号ＳＢがローレベルに立ち下がった時点（例えば時刻ｔ５３）で、ゼロクロス検出信号ＳＣをハイレベルからローレベルに立ち下げる。このゼロクロス検出信号ＳＣの立下りタイミングは、交流電圧Ｖ０が負から正に切り替わるタイミング（すなわち負から正へのゼロクロス）とほぼ一致する。

　また、ロジック部３３０は、比較信号ＳＢがローレベルに立ち下がった時点から、それ以前に取得済みの周期Ｔに応じた待機時間Ｔ３（例えばＴ３＝Ｔ／２）のカウントを開始し、待機時間Ｔ３が経過した時点で、ゼロクロス検出信号ＳＣをローレベルからハイレベルに立ち上げる。このゼロクロス検出信号ＳＣの立上りタイミングは、交流電圧Ｖ０が正から負に切り替わるタイミング（すなわち正から負へのゼロクロス）とほぼ一致する。

＜ゼロクロス検出部（第２実施例）＞
　図２７は、ゼロクロス検出部３２０の第２実施例を示す図である。本実施例のゼロクロス検出部３２０は、先の第１実施例（図２３）をベースとしつつ、コンパレータ３２２をさらに含む。コンパレータ３２２は、非反転入力端（＋）に入力されるＡＣモニタ信号ＳＡ１と、反転入力端（－）に入力される所定の閾値ＶＴＨ（例えばＶＴＨ＝２０ｍＶ）とを比較して比較信号ＳＢ２を生成する。比較信号ＳＢ２は、ＳＡ１＞ＶＴＨであるときにハイレベルとなり、ＳＡ１＜ＶＴＨであるときにローレベルとなる。

　以下では、コンパレータ３２２の導入意義について、半導体集積回路装置３００のゼロクロス検出処理を参照しながら説明する。

＜ゼロクロス検出処理（第４例～第６例）＞
　図２８は、ゼロクロス検出処理の第４例を示すタイミングチャートであり、上から順に交流電圧Ｖ０、ＡＣモニタ信号ＳＡ１（実線）及びＳＡ２（破線）、比較信号ＳＢ及びＳＢ２、エッジ検出信号ＥＤＧＥ、並びに、ゼロクロス検出信号ＳＣが描写されている。なお、本図では、整流部１２で倍電圧整流方式（図２１）が採用されている場合の挙動を示している。

　本図で示したように、ＡＣモニタ信号ＳＡ１及びＳＡ２が共に０Ｖ近傍まで低下したときには、比較信号ＳＢの論理レベルが不定となり、チャタリングを生じるおそれがある。

　そこで、ロジック部３３０は、ＡＣモニタ信号ＳＡ１が所定の閾値ＶＴＨを下回ったときには、比較信号ＳＢに代えて比較信号ＳＢ２の周期Ｔをカウントし、そのカウント値を用いて交流電圧Ｖ０のゼロクロスを推定する。

　具体的に述べると、時刻ｔ６１～ｔ６５のそれぞれで示すように、ロジック部３３０の内部では、比較信号ＳＢ２の立下りタイミング毎に、エッジ検出信号ＥＤＧＥのパルス生成が行われる。そして、ロジック部３３０は、エッジ検出信号ＥＤＧＥのパルス間隔（＝比較信号ＳＢ２の周期Ｔ）をカウントし、そのカウント値を用いて交流電圧Ｖ０のゼロクロスを推定する。

　例えば、ロジック部３３０は、比較信号ＳＢ２がローレベルに立ち下がった時点（例えば時刻ｔ６３）で、ゼロクロス検出信号ＳＣをハイレベルからローレベルに立ち下げる。このゼロクロス検出信号ＳＣの立下りタイミングは、交流電圧Ｖ０が負から正に切り替わるタイミング（すなわち負から正へのゼロクロス）とほぼ一致する。

　また、ロジック部３３０は、比較信号ＳＢ２がローレベルに立ち下がった時点から、それ以前に取得済みの周期Ｔに応じた待機時間Ｔ３（例えばＴ３＝Ｔ／２）のカウントを開始し、待機時間Ｔ３が経過した時点で、ゼロクロス検出信号ＳＣをローレベルからハイレベルに立ち上げる。このゼロクロス検出信号ＳＣの立上りタイミングは、交流電圧Ｖ０が正から負に切り替わるタイミング（すなわち正から負へのゼロクロス）とほぼ一致する。

　図２９及び図３０は、それぞれ、ゼロクロス検出処理の第５例及び第６例を示すタイミングチャートであり、上から順番に、交流電圧Ｖ０、ＡＣモニタ信号ＳＡ１（実線）及びＳＡ２（破線）、比較信号ＳＢ及びＳＢ２、エッジ検出信号ＥＤＧＥ、並びに、ゼロクロス検出信号ＳＣが描写されている。なお、各図では、整流部１２で倍電圧整流方式（図２１）が採用されている場合の挙動を示している。

　両図で示したように、ロジック部３３０には、比較信号ＳＢ２のチャタリング対策としてマスク機能が設けられている。具体的に述べると、ロジック部３３０は、比較信号ＳＢ２がハイレベルからローレベルに立ち下がった後、所定のマスク期間Ｔｍに亘って比較信号ＳＢがローレベルに維持されなければ、比較信号ＳＢ２の立下りエッジを無視する。

　このようなマスク機能を設けたことにより、比較信号ＳＢ２のチャタリングが生じた場合であっても、エッジ検出信号ＥＤＧＥに不必要なパルスが生成されないので、交流電圧Ｖ０のゼロクロス検出処理に支障を来さずに済む。

　なお、マスク期間Ｔｍの長さは、ロジック部３３０の内部で適切に調整するとよい。また、待機時間Ｔ３のカウント開始タイミングについては、比較信号ＳＢ２の立下りタイミングに代えて、エッジ検出信号ＥＤＧＥのパルス生成タイミングとしてもよい。その場合には、待機時間Ｔ３を（Ｔ／２－Ｔｍ）に設定することにより、ゼロクロス検出信号ＳＣの立上りタイミングを交流電圧Ｖ０のゼロクロスに合わせ込むことができる。

＜電子機器（第５構成例）＞
　図３１は、電子機器１０の第５構成例（通常整流方式、片側リレー）を示す図である。本構成例の電子機器１０は、先の第３構成例（図２０）をベースとしつつ、Ｎ端子側にリレースイッチ２０を有する点で相違している。そこで、第３構成例と同様の構成要素については、図２０と同一の符号を付すことで重複した説明を割愛し、以下では、第５構成例の特徴部分について重点的に説明する。

　本図で示したように、本構成例の電子機器１０では、電源遮断時にリレースイッチ２０がオフされてＮ端子が開放される。このとき、Ｌ１端子とＮ１端子との間が完全に絶縁されていれば、Ｌ１端子に交流電圧Ｖ０が印加され続けても、Ｎ１端子がハイインピーダンス状態に維持されるので、監視対象電圧Ｖ１１及びＶ１２が同電位となることはない。

　しかしながら、実際には、Ｌ１端子とＮ１端子との間に何らかのリーク経路（＝抵抗成分Ｒ）が存在する。そのため、リレースイッチ２０がオフされた後には、監視対象電圧Ｖ１１及びＶ１２が同電位（同位相）となってしまうので、比較信号ＳＢにチャタリングが生じて、ＡＣＯＵＴ信号Ｓ１に意図しないパルス出力を生じるおそれがある。

　なお、本図では、整流部１２が通常整流方式を採用している場合を例に挙げたが、整流部１２が倍電圧整流方式を採用している場合であっても、上記同様の不具合を生じ得る。

＜半導体集積回路装置（第６実施形態）＞
　図３２は、半導体集積回路装置３００の第６実施形態を示す図である。本実施形態の半導体集積回路装置３００は、先出の第５実施形態（図２２）をベースとしつつ、入力停止検出部３７０をさらに有している。そこで、第５実施形態と同様の構成要素については、図２２と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

　入力停止検出部３７０は、オフセット電源３７１とコンパレータ３７２を含む。

　オフセット電源３７１は、ＡＣモニタ信号ＳＡ１を所定のオフセット電圧Ｖｏｆｓ（例えばＶｏｆｓ＝２０Ｖ～４０Ｖ）だけ引き上げてコンパレータ３７２に出力する。

　コンパレータ３７２は、非反転入力端（＋）に入力されるオフセット済みのＡＣモニタ信号（ＳＡ１＋Ｖｏｆｓ）と、反転入力端（－）に入力されるＡＣモニタ信号ＳＡ２とを比較して入力停止検出信号ＳＥを生成する。従って、入力停止検出信号ＳＥは、（ＳＡ１＋Ｖｏｆｓ）＞ＳＡ２であるときにハイレベルとなり、（ＳＡ１＋Ｖｏｆｓ）＜ＳＡ２であるときにローレベルとなる。

　すなわち、リレースイッチ２０がオフされた後、ＡＣモニタ信号ＳＡ１及びＳＡ２が同位相（ないしは同電位）になると、常に（ＳＡ１＋Ｖｏｆｓ）＞ＳＡ２となるので、入力停止検出信号ＳＥがローレベルに立ち下がらなくなる。

　ロジック部３３０は、入力停止検出信号ＳＥがハイレベルに維持されていることを検出してゼロクロス検出信号ＳＣをハイレベルに固定する。その結果、比較信号ＳＢに意図しないチャタリングが生じたとしても、ＡＣＯＵＴ信号Ｓ１をローレベルに固定することができる。従って、リレースイッチ２０がオフされた後、ＡＣＯＵＴ信号Ｓ１のパルス出力を確実に停止させることが可能となる。

　なお、ロジック部３３０は、入力停止検出信号ＳＥがハイレベルに立ち上がった後も、所定のマスク期間Ｔｍａｓｋ（＞Ｔ）に亘って、入力停止検出信号ＳＥがハイレベルに維持されなければ、その立上りを無視する構成とされている。

　このような構成とすることにより、ＡＣモニタ信号ＳＡ１及びＳＡ２の高低関係が周期的に反転している限り、ゼロクロス検出信号ＳＣがハイレベルに固定されることはないので、ＡＣＯＵＴ信号Ｓ１の通常出力動作に支障を来すことはない。

＜出力パルス停止処理＞
　図３３は、電源遮断時における出力パルス停止処理の一例を示すタイミングチャートであり、上から順に、ＡＣモニタ信号ＳＡ１（実線）及びＳＡ２（破線）、ゼロクロス検出信号ＳＣ、並びに、入力停止検出信号ＳＥが描写されている。

　時刻ｔ９１以前には、リレースイッチ２０がオンされている。従って、ＡＣモニタ信号ＳＡ１及びＳＡ２の高低関係が周期的に反転しており、ゼロクロス検出信号ＳＣ及び入力停止検出信号ＳＥには、それぞれ、周期的なパルスが生成されている。なお、先にも述べたように、入力停止検出信号ＳＥがマスク期間Ｔｍａｓｋ（＞Ｔ）に亘ってハイレベルに維持されない限り、ゼロクロス検出信号ＳＣがハイレベルに固定されることはない。

　時刻ｔ９１において、リレースイッチ２０がオフされると、ＡＣモニタ信号ＳＡ１及びＳＡ２が同位相になるので、入力停止検出信号ＳＥがローレベルに立ち下がらなくなる。ただし、この時点ではマスク期間Ｔｍａｓｋが経過していないので、ゼロクロス検出信号ＳＣがハイレベルに固定されることはない。

　その後、入力停止検出信号ＳＥがハイレベルに維持されたまま、時刻ｔ９２において、マスク期間Ｔｍａｓｋが経過すると、ＡＣモニタ信号ＳＡ１及びＳＡ２が同位相であるという判断の下、ゼロクロス検出信号ＳＣがハイレベルに固定される。従って、ＡＣＯＵＴ信号Ｓ１のパルス出力を確実に停止させることが可能となる。

　なお、本実施形態の半導体集積回路装置３００は、第５実施形態（図２２）をベースとしているが、入力停止検出部３７０を導入するに際して、ゼロクロス検出手法は、一切不問である。例えば、図３２のゼロクロス検出部３２０及びロジック部３３０については、これらを図４のピーク検出部１２０及びゼロクロス検出部１３０に置き換えることも可能である。なお、このような置換を行う場合には、ピーク検出部１２０にＡＣモニタ信号ＳＡ１及びＳＡ２の一方のみ（例えばＡＣモニタ信号ＳＡ１）を入力すればよい。

＜パッケージレイアウト（第３例）＞
　図３４は、半導体集積回路装置３００におけるパッケージレイアウトの第３例を示す図（ＸＺ平面図）である。本図の半導体集積回路装置３００では、第１チップ３００ａと第２チップ３００ｂがアイランド３００ｃ上に実装されている。

　まず、第１チップ３００ａ及び第２チップ３００ｂそれぞれの内部構成について、図面を参照しながら詳細に説明する。図３５は、第１チップ３００ａ及び第２チップ３００ｂそれぞれの内部構成を示す図であり、ここでは、第５実施形態（図２２）をベースとした一例が示されている。

　第１チップ３００ａには、ＡＣ監視部３１０が集積化されている。また、第１チップ３００ａには、チップ外部との電気的な接続を確立するための手段として、パッドＰ２１～Ｐ２５が設けられている。第１チップ３００ａの内部において、パッドＰ２１は、ＡＣ監視部３１０の第１入力端（＝監視対象電圧Ｖ１１の入力端に相当）に接続されている。パッドＰ２２は、ＡＣ監視部３１０の第２入力端（＝監視対象電圧Ｖ１２の入力端に相当）に接続されている。パッドＰ２３は、ＡＣ監視部３１０の第１出力端（＝ＡＣモニタ信号ＳＡ１の出力端に相当）に接続されている。パッドＰ２４は、ＡＣ監視部３１０の第２出力端（＝ＡＣモニタ信号ＳＡ２の出力端に相当）に接続されている。パッドＰ２５は、接地ラインに接続されている。

　一方、第２チップ３００ｂには、ゼロクロス検出部３２０と、ロジック部３３０と、第１出力部３４０と、比較部３５０と、減電圧保護部３６０とが集積化されている。また、第２チップ３００ｂには、チップ外部との電気的な接続を確立するための手段として、パッドＰ２６～Ｐ３１が設けられている。第２チップ３００ｂの内部において、パッドＰ２６は、ゼロクロス検出部３２０の第１入力端（＝ＡＣモニタ信号ＳＡ１の入力端に相当）に接続されている。パッドＰ２７は、ゼロクロス検出部３２０の第２入力端（＝ＡＣモニタ信号ＳＡ２の入力端に相当）に接続されている。パッドＰ２８は、接地ラインに接続されている。パッドＰ２９は、減電圧保護部３６０の入力端（＝電源ライン）に接続されている。パッドＰ３０は、接地ラインに接続されている。パッドＰ３１は、第１出力部３４０の出力端に接続されている。

　なお、第６実施形態（図３２）をベースとする場合には、入力停止検出部３７０も第２チップ３００ｂに集積化すればよい。

　図３４に戻り、パッケージレイアウトの説明を続ける。パッドＰ２１は、ワイヤＷ２１を介して７ピン（ＶＨＡＣ１ピン）に接続されている。パッドＰ２２は、ワイヤＷ２２を介して６ピン（ＶＨＡＣ２ピン）に接続されている。パッドＰ２３は、ワイヤＷ２３を介してパッドＰ２６に接続されている。パッドＰ２４は、ワイヤＷ２４を介してパッドＰ２７に接続されている。パッドＰ２５は、ワイヤＷ２５を介してパッドＰ２８に接続されている。パッドＰ２９は、ワイヤＷ２６を介して４ピン（ＶＣＣピン）に接続されている。パッドＰ３０は、ワイヤＷ２７を介して３ピン（ＧＮＤピン）に接続されている。パッドＰ３１は、ワイヤＷ２８を介して１ピン（ＡＣＯＵＴピン）に接続されている。

　なお、パッケージ内部のフレーム面積に着目すると、１ピン（ＡＣＯＵＴピン）、４ピン（ＶＣＣピン）、５ピン（Ｎ．Ｃ．ピン）、及び、７ピン（ＶＨＡＣ１ピン）は、いずれも２ピン（Ｎ．Ｃ．ピン）、３ピン（ＧＮＤピン）、及び、６ピン（ＶＨＡＣ２ピン）よりも大きい。

　すなわち、Ｘ方向（＝紙面左右方向）に着目すると、１ピン（ＡＣＯＵＴピン）及び４ピン（ＶＣＣピン）は、２ピン（Ｎ．Ｃ．ピン）及び３ピン（ＧＮＤピン）よりも突出する部分を有する。同様に、５ピン（Ｎ．Ｃ．ピン）及び７ピン（ＶＨＡＣ１ピン）は、６ピン（ＶＨＡＣ２ピン）よりも突出する部分を有する。

　また、Ｚ方向（＝紙面上下方向）に着目すると、１ピン（ＡＣＯＵＴピン）及び４ピン（ＶＣＣピン）は、その一部がアイランド３００ｃと重なる。同様に、５ピン（Ｎ．Ｃ．ピン）及び７ピン（ＶＨＡＣ１ピン）は、その一部がアイランド３００ｃと重なる。

　さらに、１ピン（ＡＣＯＵＴピン）と７ピン（ＶＨＡＣ１ピン）との間、並びに、４ピン（ＶＣＣピン）と５ピン（Ｎ．Ｃ．ピン）との間には、それぞれ、アイランド３００ｃを支える支持フレーム３００ｅ及び３００ｆが形成されている。

　なお、各チップの相対位置、２チップ構成の利点、及び、第１チップ３００ａの接地ルートについては、先出の第１例（図１６）や第２例（図１９）で述べた通りであるので、重複した説明は割愛する。

＜パッケージレイアウト（第４例）＞
　図３６は、半導体集積回路装置３００におけるパッケージレイアウトの第４例を示す図（ＸＺ平面図）である。本図の半導体集積回路装置３００では、先の第３例（図３４）と同じく、第１チップ３００ａと第２チップ３００ｂがアイランド３００ｃ上に実装されている。また、本図の半導体集積回路装置３００では、ＤＣ監視部（詳細は後述）の内蔵に伴い、パッケージのピン数が「７」から「１１」に増設されている。

　まず、第１チップ３００ａ及び第２チップ３００ｂそれぞれの内部構成について、図面を参照しながら詳細に説明する。図３７は、第１チップ３００ａ及び第２チップ３００ｂそれぞれの内部構成を示す図であり、ここでは、第５実施形態（図２２）をベースとしつつ、ＤＣ監視部３８０と第２出力部３９０を追加した構成が示されている。

　なお、第１チップ３００ａ及び第２チップ３００ｂそれぞれの内部構成は、基本的に、先の図３５と同様である。そこで、以下では、図３５からの変更点を中心に説明する。

　第１チップ３００ａには、ＤＣ監視部３２０が新たに集積化されている。ＤＣ監視部３８０は、９ピン（ＶＨＤＣピン）に入力される整流電圧Ｖ１からＤＣモニタ信号Ｓｘを生成する高耐圧（例えば６５０Ｖ耐圧）の回路ブロックであり、第１～第４実施形態のＤＣ監視部１５０に相当する。

　また、第１チップ３００ａには、ＤＣ監視部３８０の集積化に伴い、パッドＰ３２及びＰ３３が増設されている。第１チップ３００ａの内部において、パッドＰ３２は、ＤＣ監視部３８０の入力端に接続されている。パッドＰ３３は、ＤＣ監視部３８０の出力端に接続されている。

　一方、第２チップ３００ｂには、第２出力部３９０が新たに集積化されている。第２出力部３９０は、ＤＣモニタ信号Ｓｘの入力を受け付けてＤＣＯＵＴ信号Ｓ２を生成し、これを４ピン（ＤＣＯＵＴピン）に出力する回路ブロックであり、第１～第４実施形態の第２出力部１６０に相当する。

　また、第２チップ３００ｂには、第２出力部３９０の集積化に伴い、パッドＰ３４及びＰ３５が増設されている。第２チップ３００ｂの内部において、パッドＰ３４は、第２出力部３９０の入力端に接続されている。パッドＰ３５は、第２出力部３９０の出力端に接続されている。

　図３６に戻り、パッケージレイアウトの説明を続ける。パッドＰ２１は、ワイヤＷ２１を介して１１ピン（ＶＨＡＣ１ピン）に接続されている。パッドＰ２２は、ワイヤＷ２２を介して１０ピン（ＶＨＡＣ２ピン）に接続されている。パッドＰ２３は、ワイヤＷ２３を介してパッドＰ２６に接続されている。パッドＰ２４は、ワイヤＷ２４を介してパッドＰ２７に接続されている。パッドＰ２５は、ワイヤＷ２５を介してパッドＰ２８に接続されている。パッドＰ２９は、ワイヤＷ２６を介して７ピン（ＶＣＣピン）に接続されている。パッドＰ３０は、ワイヤＷ２７を介して５ピン（ＧＮＤピン）に接続されている。パッドＰ３１は、ワイヤＷ２８を介して３ピン（ＡＣＯＵＴピン）に接続されている。パッドＰ３２は、ワイヤＷ２９を介して９ピン（ＶＨＤＣピン）に接続されている。パッドＰ３３は、ワイヤＷ３０を介してパッドＰ３４に接続されている。パッドＰ３５は、ワイヤＷ３１を介して４ピン（ＤＣＯＵＴピン）に接続されている。

　なお、パッケージ内部のフレーム面積に着目すると、２ピン（Ｎ．Ｃ．ピン）と６ピン（Ｎ．Ｃ．ピン）は、いずれも、３ピン（ＡＣＯＵＴピン）、４ピン（ＤＣＯＵＴピン）及び５ピン（ＧＮＤピン）よりも大きい。

　すなわち、Ｘ方向（＝紙面左右方向）に着目すると、２ピン（Ｎ．Ｃ．ピン）及び６ピン（Ｎ．Ｃ．ピン）は、３ピン（ＡＣＯＵＴピン）、４ピン（ＤＣＯＵＴピン）、及び、５ピン（ＧＮＤピン）よりも突出する部分を有する。

　また、Ｚ方向（＝紙面上下方向）に着目すると、２ピン（Ｎ．Ｃ．ピン）並びに６ピン（Ｎ．Ｃ．ピン）は、アイランド１００ｃと重なる部分を持たない。これと同様に、１ピン（Ｎ．Ｃ．ピン）、７ピン（ＶＣＣピン）、８ピン（Ｎ．Ｃ．ピン）、及び、１１ピン（ＶＨＡＣ１ピン）も、アイランド１００ｃと重なる部分を持たない。

　さらに、１ピン（Ｎ．Ｃ．ピン）と１１ピン（ＶＨＡＣ１ピン）との間、並びに、７ピン（ＶＣＣピン）と８ピン（Ｎ．Ｃ．ピン）との間には、それぞれ、アイランド３００ｃを支える支持フレーム３００ｅ及び３００ｆが形成されている。

＜ＡＣ監視部及びＤＣ監視部＞
　図３８は、先出の図３７におけるＡＣ監視部３１０及びＤＣ監視部３８０の一構成例を示す図である。本構成例のＡＣ監視部３１０は、抵抗３１１ａ～３１５ａ及び３１１ｂ～３１５ｂと、ＮＭＯＳＦＥＴ３１６ａ及び３１６ｂと、ＰＭＯＳＦＥＴ３１７ａ及び３１８ｂと、フューズ３１８ａ及び３１８ｂと、を含む。

　抵抗３１１ａ～３１５ａは、パッドＰ２１（ＶＨＡＣ１パッド）とパッドＰ２５（ＧＮＤパッド）との間に、図示の順序で直列に接続されている。なお、抵抗３１３ａと抵抗３１４ａとの接続ノードは、パッドＰ２３（ＡＣＩＮ１パッド）に接続されている。すなわち、抵抗３１１ａ～３１５ａは、パッドＰ２１に入力される監視対象電圧Ｖ１１（＝第１監視対象信号）を分圧してＡＣモニタ信号ＳＡ１を生成する分圧回路として機能する。

　一方、抵抗３１１ｂ～３１５ｂは、パッドＰ２２（ＶＨＡＣ２パッド）とパッドＰ２５（ＧＮＤパッド）との間に、図示の順序で直列に接続されている。抵抗３１３ｂと抵抗３１４ｂとの接続ノードは、パッドＰ２４（ＡＣＩＮ２パッド）に接続されている。すなわち、抵抗３１１ｂ～３１５ｂは、パッドＰ２２に入力される監視対象電圧Ｖ１２（＝第２監視対象信号）を分圧してＡＣモニタ信号ＳＡ２を生成する分圧回路として機能する。

　なお、抵抗３１１ａ～３１５ａ及び抵抗３１１ｂ～３１５ｂのうち、抵抗３１１ａ及び抵抗３１１ｂは、第１帰還抵抗に相当する。また、抵抗３１２ａ～３１５ａ及び抵抗３１２ｂ～１３５ｂは、第２帰還抵抗に相当する。特に、第２帰還抵抗のうち、抵抗３１２ａ及び３１５ａ、並びに、抵抗３１２ｂ及び３１５ｂそれぞれの抵抗値は、フューズ３１８ａ及び３１８ｂを用いたトリミングにより任意に調整することが可能である。

　ＮＭＯＳＦＥＴ３１６ａのドレインは、パッドＰ２１に接続されている。ＮＭＯＳＦＥＴ３１６ａのソース、ゲート、及び、バックゲートは、パッドＰ２５に接続されている。ＰＭＯＳＦＥＴ３１７ａのドレインは、パッドＰ２５に接続されている。ＰＭＯＳＦＥＴ３１７ａのソース、ゲート、及び、バックゲートは、パッドＰ２３に接続されている。

　ＮＭＯＳＦＥＴ３１６ｂのドレインは、パッドＰ２２に接続されている。ＮＭＯＳＦＥＴ３１６ｂのソース、ゲート、及び、バックゲートは、パッドＰ２５に接続されている。ＰＭＯＳＦＥＴ３１７ｂのドレインは、パッドＰ２５に接続されている。ＰＭＯＳＦＥＴ３１７ｂのソース、ゲート、及び、バックゲートは、パッドＰ２２に接続されている。

　このように接続されたＮＭＯＳＦＥＴ３１６ａ及び３１６ｂ、並びに、ＰＭＯＳＦＥＴ３１７ａ及び３１７ｂは、いずれも静電保護素子として機能する。

　一方、本構成例のＤＣ監視部３８０は、抵抗３８１～３８５と、ＮＭＯＳＦＥＴ３８６と、ＰＭＯＳＦＥＴ３８７と、フューズ３８８と、を含む。

　抵抗３８１～３８５は、パッドＰ３２（ＶＨＤＣパッド）とパッドＰ２５（ＧＮＤパッド）との間に、図示の順序で直列に接続されている。なお、抵抗３８３と抵抗３８４との接続ノードは、パッドＰ３３（ＤＣＩＮパッド）に接続されている。すなわち、抵抗３８１～３８５は、パッドＰ３２に入力される整流電圧Ｖ１（＝第３監視対象信号）を分圧してＤＣモニタ信号Ｓｘを生成する分圧回路として機能する。

　なお、抵抗３８１～３８５のうち、抵抗３８１が第１帰還抵抗に相当し、抵抗３８２～３８５が第２帰還抵抗に相当する。特に、第２帰還抵抗のうち、抵抗３８２及び３８５の各抵抗値は、フューズ３８８を用いたトリミングにより任意に調整することができる。

　ＮＭＯＳＦＥＴ３８６のドレインは、パッドＰ３２に接続されている。ＮＭＯＳＦＥＴ３８６のソース、ゲート、及び、バックゲートは、パッドＰ２５に接続されている。ＰＭＯＳＦＥＴ３８７のドレインは、パッドＰ２５に接続されている。ＰＭＯＳＦＥＴ３８７のソース、ゲート、及び、バックゲートは、パッドＰ３３に接続されている。

　このように接続されたＮＭＯＳＦＥＴ３８６ａとＰＭＯＳＦＥＴ３８７（及びこれらに付随するボディダイオード）は、静電保護素子として機能する。

＜チップレイアウト（第１チップ）＞
　図３９は、第１チップ３００ａのレイアウトを示す図である。なお、第１チップ３００ａに敷設される配線については、煩雑を避けるためにその図示を省略している。また、以下では、便宜上、紙面の上下左右方向を、第１チップ３００ａの平面視における上下左右方向として定義することにより、パッドや素子の位置関係を説明する。

　第１チップ３００ａは、その平面視において、短辺（右辺及び左辺）と長辺（上辺及び下辺）との比がほぼ等しい矩形状（厳密には、やや横長の矩形状）に切り出されている。

　第１チップ３００ａの平面視において、領域Ａ１（＝第１チップ３００ａのほぼ左半分に相当する領域）には、３つの高耐圧領域４００Ｘ～４００Ｚ（詳細は後述）が第１チップ３００ａの上下方向に並べて形成されている。高耐圧領域４００Ｘ～４００Ｚには、それぞれ、抵抗３１１ａとパッドＰ２１（ＶＨＡＣ１）のペア、抵抗３１１ｂとパッドＰ２２（ＶＨＡＣ２）のペア、及び、抵抗３８１とパッドＰ３２（ＶＨＤＣ）のペアが形成されている。

　一方、第１チップ３００ａの平面視において、領域Ａ２（＝第１チップ３００ａのほぼ右半分に相当する領域）には、パッドＰ２３～Ｐ２５及びＰ３３、抵抗３１２ａ～３１５ａ、３１２ｂ～３１５ｂ及び３８２～３８５、ＮＭＯＳＦＥＴ３１６ａ、３１６ｂ及び３８６、ＰＭＯＳＦＥＴ３１７ａ、３１７ｂ及び３８７、並びに、フューズ３１８ａ、３１８ｂ及び３８８が形成されている。

　パッドＰ２３～Ｐ２５及びＰ３３は、第１チップ３００ａの平面視において、第１チップ３００ａの上下方向中央よりもやや上辺寄り（＝高耐圧領域４００Ｙ及び４００Ｚの境界線を右方向に伸ばした延長線上）で、第１チップ３００ａの左右方向に並べて形成されている。なお、各パッドの配列順序については、例えば、紙面の左側から順に、パッドＰ３３（ＤＣＩＮ）、Ｐ２４（ＡＣＩＮ２）、Ｐ２３（ＡＣＩＮ１）及びＰ２５（ＧＮＤ）と並ぶように配列すればよい。また、パッドＰ２３及びＰ２５のパッド間距離は、パッドＰ２３及びＰ２４のパッド間距離、並びに、パッドＰ２４及びＰ３３のパッド間距離よりも広げておくとよい。

　抵抗３１２ａ～３１５ａは、第１チップ３００ａの平面視において、パッドＰ２３～Ｐ２５及びＰ３３よりも第１チップ３００ａの下辺寄りとなる位置であって、かつ、高耐圧領域４００Ｘの右辺に隣接する位置（より詳細には、高耐圧領域４００Ｘの上下方向中央よりもやや上辺寄りとなる位置）に形成されている。また、紙面左右方向に着目すると、抵抗３１２ａ～３１５ａは、第１チップ３００ａの平面視において、パッドＰ３３（ＤＣＩＮ）の左辺とほぼ面一になる位置から、パッドＰ２３（ＡＣＩＮ１）の左辺とほぼ面一になる位置まで形成されている。

　抵抗３１２ｂ～３１５ｂは、第１チップ３００ａの平面視において、パッドＰ２３～Ｐ２５及びＰ３３よりも第１チップ３００ａの下辺寄りとなる位置（より詳細には、パッドＰ２３～Ｐ２５及びＰ３３と抵抗３１２ａ～３１５ａに挟まれる位置）であって、かつ、高耐圧領域４００Ｙの右辺に隣接する位置（より詳細には、高耐圧領域４００Ｙの下辺寄りとなる位置）に形成されている。また、紙面左右方向に着目すると、抵抗３１２ｂ～３１５ｂは、第１チップ３００ａの平面視において、抵抗３１２ａ～３１５ａと同じく、パッドＰ３３（ＤＣＩＮ）の左辺とほぼ面一になる位置から、パッドＰ２３（ＡＣＩＮ１）の左辺とほぼ面一になる位置まで形成されている。

　抵抗３８２～３８５は、第１チップ３００ａの平面視において、パッドＰ２３～Ｐ２５及びＰ３３よりも第１チップ３００ａの上辺寄りとなる位置であって、かつ、高耐圧領域４００Ｚの右辺に隣接する位置（より詳細には、高耐圧領域４００Ｚの上辺寄りとなる位置）に形成されている。また、紙面左右方向に着目すると、抵抗３８２～３８５は、第１チップ３００ａの平面視において、抵抗３１２ａ～３１５ａ及び３１２ｂ～３１５ｂと同じく、パッドＰ３３（ＤＣＩＮ）の左辺とほぼ面一になる位置から、パッドＰ２３（ＡＣＩＮ１）の左辺とほぼ面一になる位置まで形成されている。

　なお、抵抗３１２ａ及び３１５ａ、抵抗３１２ｂ及び３１５ｂ、並びに、抵抗３８２及び３８５は、それぞれ複数の単位抵抗を含み、フューズ３１８ａ、３１８ｂ及び３８８を用いることにより、その接続状態（直列数や並列数）を任意に切り替えることができる。

　ＮＭＯＳＦＥＴ３１６ａ、３１６ｂ及び３８６は、第１チップ３００ａの平面視において、第１チップ３００ａの上下方向に並べて形成されている。本図に即して述べると、ＮＭＯＳＦＥＴ３１６ａは、パッドＰ２５の下側に設けられており、ＮＭＯＳＦＥＴ３１６ｂは、パッドＰ２５の上側に設けられている。また、ＮＭＯＳＦＥＴ３８６は、ＮＭＯＳＦＥＴ３１６ｂのさらに上側（＝第１チップ３００ａの右上隅）に設けられている。

　ＰＭＯＳＦＥＴ３１７ａは、第１チップ３００ａの平面視において、パッドＰ２３と第１チップ３００ａの下辺とのほぼ中間となる位置に設けられている。一方、ＰＭＯＳＦＥＴ３１７ｂは、第１チップ３００ａの平面視において、パッドＰ３３と高耐圧領域４００Ｙにより挟まれる位置に設けられている。また、ＰＭＯＳＦＥＴ３８７は、第１チップ３００ａの平面視において、パッドＰ３３と高耐圧領域４００Ｚにより挟まれる位置に設けられている。なお、ＰＭＯＳＦＥＴ３１７ｂ及び３８７は、第１チップ３００ａの上下方向に並べて形成されている。

　フューズ３１８ａ、３１８ｂ及び３８８は、第１チップ３００ａの平面視において、第１チップ３００ａの上下方向に並べて形成されている。本図に即して述べると、フューズ３１８ａは、ＰＭＯＳＦＥＴ３１７ａと第１チップ３００ａの下辺との間に設けられており、フューズ３１８ｂは、パッドＰ２３とＰＭＯＳＦＥＴ３１７ａとの間に設けられている。また、フューズ３８８は、パッドＰ２３と第１チップ３００ａの上辺との間に設けられている。なお、フューズ３１８ａ、３１８ｂ及び３８８は、それぞれ、複数のフューズ素子を含むフューズ素子群として理解することができる。

　なお、高電圧が印加される抵抗３１１ａ、３１１ｂ及び３８１としては、１００Ｖ以上の耐圧（例えば６５０Ｖ耐圧）を持つポリシリコン抵抗を用いることが望ましい。特に、上記各抵抗の集積化に際しては、各抵抗を介する経路（横方向）の高耐圧化だけでなく、各抵抗と半導体基板との間（縦方向）の高耐圧化も必要となる。

　そこで、ＡＣ監視部３１０及びＤＣ監視部３８０がそれぞれ集積化される第１チップ３００ａには、その他の領域よりも基板厚さ方向（縦方向）の耐圧が高い３つの高耐圧領域４００Ｘ～４００Ｚを形成し、それぞれの高耐圧領域４００Ｘ～４００Ｚ上に、抵抗３１１ａ及び３１１ｂ、並びに、抵抗３８１を形成することが望ましい。

　なお、上記３つの高耐圧領域４００Ｘ～４００Ｚとしては、高耐圧化の実績が豊富なＬＤＭＯＳＦＥＴ［lateral　double-diffused　MOSFET］領域を流用することができる。以下では、ＬＤＭＯＳＦＥＴ領域の構造について、具体的に説明する。

＜高耐圧領域（ＬＤＭＯＳＦＥＴ領域）＞
　図４０及び図４１は、それぞれ、第１チップ３００ａ（特に、高耐圧領域４００Ｘ～４００Ｚそれぞれの中央部に位置する帰還抵抗の形成領域周辺）の一構造例を示す縦断面図及び上面図である。なお、図４０の縦断面図は、図４１のα１－α２断面を模式的に示したものである。

　本図の第１チップ３００ａは、ｐ型半導体基板４１０を有し、これに高耐圧領域４００（＝先出の高耐圧領域４００Ｘ～４００Ｚに相当）として用いられるＬＤＭＯＳＦＥＴ領域が形成されている。より具体的に述べると、ｐ型半導体基板４１０には、高耐圧領域４００の中央部において、低濃度ｎ型半導体領域４１１とこれを取り囲む高濃度ｐ型半導体領域４１２が形成されている。なお、高耐圧領域４００における基板厚み方向の耐圧は、低濃度ｎ型半導体領域４１１の不純物濃度を下げたり厚みを増すほど高くなる。

　低濃度ｎ型半導体領域４１１には、高濃度ｎ型半導体領域４１３が形成されており、高濃度ｐ型半導体領域４１２には、高濃度ｎ型半導体領域４１４が形成されている。これらの高濃度ｎ型半導体領域４１３及び４１４は、それぞれ、ＬＤＭＯＳＦＥＴのドレイン領域（Ｄ）及びソース領域（Ｓ）に相当する。なお、図４１で示したように、高耐圧領域４００には、その平面視において同心環状のドレイン領域（Ｄ）とソース領域（Ｓ）が交互に複数形成されている。

　また、低濃度ｎ型半導体領域４１１の外縁表層には、高濃度ｎ型半導体領域４１３を取り囲むように、フィールド酸化膜４１５が形成されている。また、ｐ型半導体基板４１０の表層には、高濃度ｎ型半導体領域４１４とフィールド酸化膜４１５との間に亘り、ゲート酸化膜４１６が形成されている。なお、ゲート酸化膜４１６上には、ポリシリコンを素材とするゲート領域４１７が形成されている。

　また、フィールド酸化膜４１５上には、電界分布（＝等電位線の間隔）を均等化して耐圧破壊を防止するための手段として、ポリシリコンを素材とするフィールドプレート４１８が形成されている。

　また、フィールド酸化膜４１５の直下には、フィールド酸化膜４１５と低濃度ｎ型半導体領域４１１との間に寄生容量を形成するための手段として、低濃度ｐ型半導体領域４１９が形成されている。このような構成とすることにより、寄生容量の保持電圧分だけ、基板厚み方向の耐圧を高めることができる。

　さらに、高濃度ｎ型半導体領域４１４（＝最内周のドレイン領域（Ｄ）に相当）に囲まれた低濃度ｎ型半導体領域４１１の中央部表層には、フィールド酸化膜４０２が形成されており、帰還抵抗４０１（＝抵抗３１１ａまたは３１１ｂ、若しくは、抵抗３８１）は、このフィールド酸化膜４０２上に形成されている。なお、帰還抵抗４０１は、ゲート領域４１７やフィールドプレート４１８と同一のポリシリコン層を用いて形成すればよい。

　また、本図の例では、帰還抵抗４０１の両端部がそれぞれビアを介して第１メタル層１Ｍに接続されており、さらには、第１メタル層１Ｍがビアを介して第２メタル層２Ｍに接続されている。例えば、パッド４０３（＝パッドＰ２１またはＰ２２、若しくは、パッドＰ３２）は、上記の第２メタル層２Ｍに形成すればよい。ただし、メタル層の積層数については、何らこれに限定されるものではなく、１層のみであってもよいし３層以上であってもよい。

　また、帰還抵抗４０１は、図４１で示したように、複数本の単位抵抗４０１（１）～４０１（ｍ）（ただしｍ≧２）を組み合わせて形成するとよい。例えば、単位抵抗１本当たりの抵抗値が１ＭΩである場合において、帰還抵抗４０１の合成抵抗を１０ＭΩとしたければ、１０本の単位抵抗を直列に接続すればよい。

　このように、高耐圧領域４００としてＬＤＭＯＳＦＥＴ領域（例えば６００Ｖ耐圧）を流用を流用することにより、帰還抵抗４０１とｐ型半導体基板４１０との間の高耐圧化を実現することができる。

＜チップレイアウト（第２チップ）＞
　図４２は、第２チップ３００ｂのレイアウトを示す図である。以下では、便宜上、紙面の上下左右方向を、第２チップ３００ｂの平面視における上下左右方向として定義することにより、パッドや回路ブロックの位置関係を説明する。

　なお、本図では、図３７で説明済みのパッドＰ２６～Ｐ３１及びＰ３４～Ｐ３５に加えて、新たに、チップテスト用のパッドＰ４１～Ｐ４９が描写されている。パッドＰ４１～Ｐ４９について簡単に説明する。パッドＰ４１（ＳＣＡＮＩＮ）、パッドＰ４２（ＳＣＡＮＭＯＤＥ）、パッドＰ４３（ＳＣＡＮＣＬＫ）、パッドＰ４４（ＳＣＡＮＲＳＴ）、パッドＰ４５（ＳＣＡＮＥＮ）、及び、パッドＰ４９（ＳＣＡＮＯＵＴ）は、スキャンパステスト用のパッド群（テスト信号入力パッド、モード切替信号入力パッド、クロック信号入力パッド、リセット信号入力パッド、イネーブル信号入力パッド、及び、テスト信号出力パッド）である。パッドＰ４６（ＴＳＤ）は、温度保護信号出力パッドである。パッドＰ４７（ＶＣＬＡ）は、アナログ回路のテスト電圧印加パッドである。パッドＰ４８（ＶＣＬＤ）は、デジタル回路のテスト電圧印加パッドである。

　第２チップ３００ｂは、その平面視において、右辺及び左辺が上辺及び下辺よりも長い縦長の矩形状に切り出されている。

　第２チップ３００ｂの平面視において、第２チップ３００ｂの左辺近傍には、紙面上側から順に、パッドＰ３４（ＤＣＩＮ）、パッドＰ２７（ＡＣＩＮ２）、パッドＰ２６（ＡＣＩＮ１）、パッドＰ２８（ＧＮＤ）、パッドＰ３１（ＡＣＯＵＴ）、及び、パッドＰ４９（ＳＣＡＮＯＵＴ）が上下方向に並べて形成されている。

　一方、第２チップ３００ｂの平面視において、第２チップ３００ｂの右辺近傍には、紙面上側から順に、パッドＰ４１（ＳＣＡＮＩＮ）、パッドＰ４２（ＳＣＡＮＭＯＤＥ）、パッドＰ４３（ＳＣＡＮＣＬＫ）、パッドＰ４４（ＳＣＡＮＲＳＴ）、パッドＰ４５（ＳＣＡＮＥＮ）、パッドＰ４６（ＴＳＤ）、パッドＰ４７（ＶＣＬＡ）、及び、パッドＰ４８（ＶＣＬＤ）が上下方向に並べて形成されている。

　また、第２チップ３００ｂの平面視において、第２チップ３００ｂの下辺近傍には、紙面左側から順に、パッドＰ３５（ＤＣＯＵＴ）、パッドＰ３０（ＧＮＤ）、及び、パッドＰ２９（ＶＣＣ）が左右方向に並べて形成されている。

　パッドＰ２６及びＰ２７は、互いに隣接して設けるとよい。パッドＰ２７及びＰ３４のパッド間距離は、パッドＰ２６及びＰ２７のパッド間距離よりも広げるとよい。パッドＰ２６（ＡＣＩＮ１）とパッドＰ３１（ＡＣＯＵＴ）との間には、パッドＰ２８（ＧＮＤ）を設けるとよい。パッドＰ２９（ＶＣＣ）とパッドＰ３５（ＤＣＯＵＴ）との間には、パッドＰ３０（ＧＮＤ）を設けるとよい。パッドＰ２６～Ｐ２８、Ｐ３１及びＰ３４～Ｐ３５の直下には、それぞれ、静電保護素子（２８ＶＰＤまたはＥＢＺ）が形成されている。パッドＰ４１とパッドＰ４２との間、及び、パッドＰ４３とパッドＰ４４との間には、それぞれ、ＴＥＳＴブロック（テスト回路）が形成されている。

　第２チップ３００ｂの平面視において、パッドＰ２６～Ｐ２８、Ｐ３１及びＰ３４の近傍領域（＝パッド形成領域を除き、第２チップ３００ｂの左側１／４程度、上側３／４程度を占める領域）には、ＡＣＤＥＴブロック（＝比較部３５０に相当）、ＡＣＭＯＮブロック（＝ＺＥＲＯＤＥＴブロックの前段に設けられたＲＣフィルタであり、図３７では明示されず）、ＺＥＲＯＤＥＴブロック（＝ゼロクロス検出部３２０に相当）、ＺＥＲＯＤＥＴ０２Ｖブロック（＝入力停止検出部３７０に相当）、及び、ＡＣＯＵＴブロック（＝第１出力部３４０に相当）が形成されている。

　ＡＣＭＯＮブロック、ＺＥＲＯＤＥＴブロック、及び、ＺＥＲＯＤＥＴ０２Ｖブロックは、いずれもパッドＰ２６に隣接する位置からパッドＰ３１に隣接する位置まで縦長の領域に形成されている。また、ＡＣＭＯＮブロック、ＺＥＲＯＤＥＴブロック、及び、ＺＥＲＯＤＥＴ０２Ｖブロックは、第２チップ３００ｂの左右方向に並べて形成されている。

　ＡＣＤＥＴブロックは、ＡＣＭＯＮブロック、ＺＥＲＯＤＥＴブロック、及び、ＺＥＲＯＤＥＴ０２Ｖブロックそれぞれの上辺と、第２チップ３００ｂの上辺との間に挟まれた領域に形成されている。なお、ＡＣＤＥＴブロックの面積は、ＡＣＭＯＮブロック、ＺＥＲＯＤＥＴブロック、ＺＥＲＯＤＥＴ０２Ｖブロックそれぞれの面積よりも大きい。

　ＡＣＯＵＴブロックは、ＡＣＭＯＮブロック、ＺＥＲＯＤＥＴブロック、及び、ＺＥＲＯＤＥＴ０２Ｖブロックそれぞれの下辺から、第２チップ３００ｂの左辺に至る屈曲形状の領域に形成されている。すなわち、ＡＣＯＵＴブロックの一部は、パッドＰ３１とパッドＰ４９に挟まれた領域に形成されている。

　ＤＣＯＵＴブロックは、パッドＰ３５（ＤＣＯＵＴ）の近傍領域（＝パッドＰ３５、パッドＰ３０、及び、パッドＰ４９に囲まれた横長の領域）に形成されている。ＤＣＯＵＴブロックの面積は、ＡＣＯＵＴブロックの面積よりも大きい。

　ＬＯＧＩＣブロック（＝先出のロジック部３３０に相当）は、第２チップ３００ｂの右上領域（＝パッド形成領域を除き、第２チップ３００ｂの右側３／４程度、上側４／７程度を占める領域）に形成されている。ＬＯＧＩＣブロックの面積は、その他いずれのブロックの面積よりも大きい。

　第２チップ３００ｂの平面視において、上記の各ブロック（ＡＣＤＥＴ、ＡＣＭＯＮ、ＺＥＲＯＤＥＴ、ＺＥＲＯＤＥＴ０２Ｖ、ＡＣＯＵＴ、ＤＣＯＵＴ，及び、ＬＯＧＩＣ）が形成されていない領域（＝第２チップ３００ｂの右側３／４程度、下側３／７程度を占める領域）には、バンドギャップ基準電圧を生成するＢＧＲブロック、バンドギャップ基準電圧から内部基準電圧を生成するＶＲＥＦＡＭＰブロック、内部基準電圧を監視するＶＲＥＦＤＥＴブロック（＝減電圧保護部３６０に相当）、内部基準電流を生成するＩＲＥＦブロック、ＬＯＧＩＣブロックにクロック信号を供給するＯＳＣブロック、及び、ＬＯＧＩＣブロックの動作設定を行うＦＵＳＥブロックが形成されている。

＜パッケージレイアウト（第５例）＞
　図４３は、半導体集積回路装置３００におけるパッケージレイアウトの第５例を示す図（ＸＺ平面図）である。本図の半導体集積回路装置３００では、図３４のパッケージレイアウト（第３例）をベースとしつつ、図３９の第１チップ３００ａと、図４２の第２チップ３００ｂがアイランド３００ｃ上に実装されている。

　具体的に述べると、本図では、図３９の第１チップ３００ａが時計回り（または反時計回り）に１８０°回転された状態で、アイランド３００ｃの右上領域に実装されている。また、本図では、図４２の第２チップ３００ｂが時計回りに９０°回転された状態で、アイランド３００ｃの左下領域に実装されている。

　パッドＰ２１（ＶＨＡＣ１）は、ワイヤＷ２１を介して７ピン（ＶＨＡＣ１）の先端側に接続されている。パッドＰ２２（ＶＨＡＣ２）は、ワイヤＷ２２を介して６ピン（ＶＨＡＣ２）に接続されている。パッドＰ２３（ＡＣＩＮ１）は、ワイヤＷ２３を介してパッドＰ２６（ＡＣＩＮ１）に接続されている。パッドＰ２４（ＡＣＩＮ２）は、ワイヤＷ２４を介してパッドＰ２７（ＡＣＩＮ２）に接続されている。パッドＰ２５（ＧＮＤ）は、ワイヤＷ２５を介してパッドＰ２８（ＧＮＤ）に接続されている。パッドＰ３３（ＤＣＩＮ）は、ワイヤＷ３０を介してパッドＰ３４（ＤＣＩＮ）に接続されている。パッドＰ２９（ＶＣＣ）は、ワイヤＷ２６を介して４ピン（ＶＣＣ）の先端側に接続されている。パッドＰ３０（ＧＮＤ）は、ワイヤＷ２７を介して３ピン（ＧＮＤ）に接続されている。パッドＰ３１（ＡＣＯＵＴ）は、ワイヤＷ２８を介して１ピン（ＡＣＯＵＴ）の先端側に接続されている。

　なお、本図の半導体集積回路装置３００では、ＤＣ電圧モニタ機能が用いられていないので、パッドＰ３２（ＶＨＤＣ）及びＰ３５（ＤＣＯＵＴ）は、いずれのピンにも接続されていない。一方、パッドＰ３３（ＤＣＩＮ）とパッドＰ３４（ＤＣＩＮ）との間は、ワイヤＷ３０を介して接続されている。従って、例えば、先出の図３７に倣い、パッドＰ３２（ＶＨＤＣ）と未使用の５ピンとの間をワイヤＷ２９で接続し、パッドＰ３５（ＤＣＯＵＴ）と未使用の２ピンとの間をワイヤＷ３０で接続しさえすれば、ＤＣ電圧モニタ機能を利用することができるようになる。

　また、第１チップ３００ａのパッドＰ２３～Ｐ２５及びＰ３３と、第２チップ３００ｂのパッドＰ２６～Ｐ２８及びＰ３４は、それぞれ対応する順序で、紙面左右方向（Ｘ軸方向）に並べられている。従って、各パッド間のワイヤＷ２３～Ｗ２５及びＷ３０を交差せずに最短距離で敷設することができる。

　また、第１チップ３００ａのパッドＰ２１～Ｐ２２及びＰ３２は、７ピン（ＶＨＡＣ１ピン）、６ピン（ＶＨＡＣ２ピン）、及び、５ピン（ＤＣ電圧モニタ機能を用いる場合にはＶＨＤＣピンとなるピン）にそれぞれ対応する順序で、紙面上下方向（Ｚ軸方向）に並べられている。従って、ピン－パッド間のワイヤＷ２１～Ｗ２２（及びＤＣ電圧モニタ機能を用いる場合にはワイヤＷ２９）を交差させずに最短距離で敷設することができる。

　同様に、第２チップ３００ｂのパッドＰ２９～Ｐ３０及びＰ３５は、４ピン（ＶＣＣピン）、３ピン（ＧＮＤピン）、及び、２ピン（ＤＣ電圧モニタ機能を用いる場合にはＤＣＯＵＴピンとなるピン）にそれぞれ対応する順序で、紙面上下方向（Ｚ軸方向）に並べられている。従って、ピン－パッド間のワイヤＷ２６～Ｗ２７（及びＤＣ電圧モニタ機能を用いる場合にはワイヤＷ２９）を交差させずに最短距離で敷設することができる。

　なお、チップテスト用のパッドＰ４１～Ｐ４９は、半導体集積回路装置３００へのパッケージング後に用いられることがないので、いずれのピンにも接続されていない。

　また、パッケージ内部のフレーム面積に着目すると、１ピン（ＡＣＯＵＴピン）、４ピン（ＶＣＣピン）、５ピン（Ｎ．Ｃ．ピン）、及び、７ピン（ＶＨＡＣ１ピン）は、いずれも２ピン（Ｎ．Ｃ．ピン）、３ピン（ＧＮＤピン）、及び、６ピン（ＶＨＡＣ２ピン）よりも大きい。

＜パッケージレイアウト（第６例）＞
　図４４は、半導体集積回路装置３００におけるパッケージレイアウトの第６例を示す図（ＸＺ平面図）である。本図の半導体集積回路装置３００では、図３６のパッケージレイアウト（第４例）をベースとしつつ、先の第５例（図４３）と同じく、図３９の第１チップ３００ａと、図４２第２チップ３００ｂがアイランド３００ｃ上に実装されている。

　具体的に述べると、本図では、図３９の第１チップ３００ａが時計回り（または反時計回り）に１８０°回転された状態で、アイランド３００ｃの左右中央上側領域（＝図４３と比べてアイランド３００ｃの左右中央寄りにスライドされた位置）に実装されている。また、本図では、図４２の第２チップ３００ｂが時計回りに９０°回転された状態で、アイランド３００ｃの左下領域（＝図４３と比べてアイランド３００ｃの上下中央寄りにスライドされた位置）に実装されている。

　パッドＰ２１（ＶＨＡＣ１）は、ワイヤＷ２１を介して１１ピン（ＶＨＡＣ１）に接続されている。パッドＰ２２（ＶＨＡＣ２）は、ワイヤＷ２２を介して１０ピン（ＶＨＡＣ２）に接続されている。パッドＰ３２（ＶＨＤＣ）は、ワイヤＷ２９を介して９ピン（ＶＨＤＣ）に接続されている。パッドＰ２３（ＡＣＩＮ１）は、ワイヤＷ２３を介してパッドＰ２６（ＡＣＩＮ１）に接続されている。パッドＰ２４（ＡＣＩＮ２）は、ワイヤＷ２４を介してパッドＰ２７（ＡＣＩＮ２）に接続されている。パッドＰ２５（ＧＮＤ）は、ワイヤＷ２５を介してパッドＰ２８（ＧＮＤ）に接続されている。パッドＰ３３（ＤＣＩＮ）は、ワイヤＷ３０を介してパッドＰ３４（ＤＣＩＮ）に接続されている。パッドＰ２９（ＶＣＣ）は、ワイヤＷ２６を介して７ピン（ＶＣＣ）の先端側に接続されている。パッドＰ３０（ＧＮＤ）は、ワイヤＷ２７を介して５ピン（ＧＮＤ）に接続されている。パッドＰ３５（ＤＣＯＵＴ）は、ワイヤＷ３１を介して４ピン（ＤＣＯＵＴ）に接続されている。パッドＰ３１（ＡＣＯＵＴ）は、ワイヤＷ２８を介して３ピン（ＡＣＯＵＴ）の先端側に接続されている。

　なお、第１チップ３００ａのパッドＰ２３～Ｐ２５及びＰ３３と、第２チップ３００ｂのパッドＰ２６～Ｐ２８及びＰ３４は、それぞれ対応する順序で、紙面左右方向（Ｘ軸方向）に並べられている。従って、各パッド間のワイヤＷ２３～Ｗ２５及びＷ３０を交差せずに最短距離で敷設することができる。この点については、先の図４３と同様である。

　また、第１チップ３００ａのパッドＰ２１～Ｐ２２及びＰ３２は、１１ピン（ＶＨＡＣ１ピン）、１０ピン（ＶＨＡＣ２ピン）、及び、９ピン（ＶＨＤＣピン）にそれぞれ対応する順序で、紙面上下方向（Ｚ軸方向）に並べられている。従って、ピン－パッド間のワイヤＷ２１～Ｗ２２及びＷ２９を交差させずに最短距離で敷設することができる。

　同様に、第２チップ３００ｂのパッドＰ２９～Ｐ３０及びＰ３５は、７ピン（ＶＣＣピン）、５ピン（ＧＮＤピン）、及び、４ピン（ＤＣＯＵＴピン）にそれぞれ対応する順序で、紙面上下方向（Ｚ軸方向）に並べられている。従って、ピン－パッド間のワイヤＷ２６～Ｗ２７及びＷ３１を交差させずに最短距離で敷設することができる。

　なお、チップテスト用のパッドＰ４１～Ｐ４９は、半導体集積回路装置３００へのパッケージング後に用いられることがないので、いずれのピンにも接続されていない。この点についても、先の図４３と同様である。

　また、パッケージ内部のフレーム面積に着目すると、２ピン（Ｎ．Ｃ．ピン）と６ピン（Ｎ．Ｃ．ピン）は、いずれも、３ピン（ＡＣＯＵＴピン）、４ピン（ＤＣＯＵＴピン）及び５ピン（ＧＮＤピン）よりも大きい。

＜ピン配置＞
　図４５は、７ピンパッケージ（図４３）を採用した半導体集積回路装置３００のピン配置を示す平面図である。パッケージの左辺には、紙面の上側から順に、１ピン（ＡＣＯＵＴ）、２ピン（Ｎ．Ｃ．）、３ピン（ＧＮＤ）、及び、４ピン（ＶＣＣ）がそれぞれ導出されている。一方、パッケージの右辺には、紙面の下側から順に、５ピン（Ｎ．Ｃ．）、６ピン（ＶＨＡＣ２）、及び、７ピン（ＶＨＡＣ１）がそれぞれ導出されている。

　なお、それぞれ高電圧が印加される７ピン（ＶＨＡＣ１）と６ピン（ＶＨＡＣ２）との端子間距離ｗ１１は、１ピン～４ピン相互間の端子間距離ｗ１２、及び、５ピンと６ピンとの端子間距離ｗ１３よりも広げておくことが望ましい。例えば、本図の例では、６ピンと７ピンとの間に本来設けられるべき外部端子（＝２ピンと対向するピン）を間引くことにより、６ピンと７ピンとの端子間距離ｗ１１が広げられている。

　また、パッケージの左辺から導出される１ピン～４ピンの長さと、パッケージの右辺から導出される５ピン～７ピンの長さは、必ずしも同一である必要はなく、例えば、本図で示したように、５ピン～７ピンを１ピン～４ピンよりも長く導出してもよい。

　図４６は、１１ピンパッケージ（図４４）を採用した半導体集積回路装置３００のピン配置を示す平面図である。本図の例において、パッケージの左辺には、紙面の上側から順に、１ピン（Ｎ．Ｃ．）、２ピン（Ｎ．Ｃ．）、３ピン（ＡＣＯＵＴ）、４ピン（ＤＣＯＵＴ）、５ピン（ＧＮＤ）、６ピン（Ｎ．Ｃ．）、及び、７ピン（ＶＣＣ）がそれぞれ導出されている。一方、パッケージの右辺には、紙面の下側から順に、８ピン（Ｎ．Ｃ．ピン）、９ピン（ＶＨＤＣ）、１０ピン（ＶＨＡＣ２）、及び、１１ピン（ＶＨＡＣ１）がそれぞれ導出されている。

　なお、それぞれ高電圧が印加される１１ピン（ＶＨＡＣ１）と１０ピン（ＶＨＡＣ２）との端子間距離ｗ２１、１０ピン（ＶＨＡＣ２）と９ピン（ＶＨＤＣ）との端子間距離ｗ２２、及び、９ピン（ＶＨＤＣ）と８ピン（Ｎ．Ｃ．）との端子間距離ｗ２３は、１ピン～７ピン相互間の端子間距離ｗ２４よりも広げておくことが望ましい。例えば、本図の例では、８ピンと９ピンとの間、９ピンと１０ピンとの間、並びに、１０ピンと１１ピンとの間に本来設けられるべき外部端子（＝２ピン、４ピン、及び、６ピンとそれぞれ対向するピン）を間引くことにより、８ピンと９ピンとの端子間距離ｗ２３、９ピンと１０ピンとの端子間距離ｗ２２、及び、１０ピンと１１ピンとの端子間距離ｗ２１がそれぞれ広げられている。

　また、パッケージの左辺から導出される１ピン～７ピンの長さと、パッケージの右辺から導出される８ピン～１１ピンの長さは、必ずしも同一である必要はなく、例えば、本図で示したように、８ピン～１１ピンを１ピン～７ピンよりも短く導出してもよい。

　また、１ピン～１１ピンは、それぞれの根元が細くなるように形成するとよい。

＜入力オフセットと信号遅延＞
　次に、ゼロクロス検出部３２０の入力オフセットと信号遅延について、図４７～図４９を参照しつつ検討する。図４７～図４９は、それぞれ、ゼロクロス検出部３２０における比較信号ＳＢの生成動作を示す図であり、紙面上側から順に、ＡＣモニタ信号ＳＡ１（実線）及びＳＡ２（破線）と比較信号ＳＢが描写されている。

　なお、図４７～図４９は、それぞれ、第１条件（入力オフセットなし、信号歪みなし）での挙動、第２条件（入力オフセットなし、信号歪みあり）での挙動、並びに、第３条件（入力オフセットあり、信号歪みあり）での挙動を示している。

　図４７で示すように、ＡＣモニタ信号ＳＡ１及びＳＡ２に歪みを生じにくいアプリケーション（＝モータを小電流で駆動するドライヤなど）では、ゼロクロス検出部３２０に入力オフセットを付けなくても、比較信号ＳＢのチャタリングを生じにくい。そのため、ゼロクロス検出部３２０には信号遅延がなく、ＡＣモニタ信号ＳＡ１及びＳＡ２が交差する毎に、比較信号ＳＢの論理レベルが遅滞なく切り替わる。

　一方、図４８で示すように、ＡＣモニタ信号ＳＡ１及びＳＡ２に歪みを生じやすいアプリケーション（＝モータを大電流で駆動する洗濯機など）では、ゼロクロス検出部３２０に入力オフセットを付けていないと、ゼロクロスタイミングの近傍で比較信号ＳＢにチャタリングを生じるおそれがある。

　なお、図４９で示すように、ゼロクロス検出部３２０に入力オフセット（例えばＡＣモニタ信号ＳＡ１を正側にシフトさせる入力オフセットＳＡ１＿ｏｆｓ）を付けておけば、ＡＣモニタ信号ＳＡ１及びＳＡ２に歪みが生じても、比較信号ＳＢのチャタリングを回避することができる。ただし、ゼロクロス検出部３２０に入力オフセットを付けると、比較信号ＳＢの論理切替タイミング（延いてはゼロクロスタイミングの検出結果）が遅延時間Ｔｄだけ遅れてしまう。

　特に、遅延時間Ｔｄは、ＶＨＡＣ１ピンに印加される監視対象電圧Ｖ１１（延いては交流電圧Ｖ０）に対する依存性を持つことが知られており、アプリケーションの動作に支障を来すおそれもある。以下では、このような不具合を解決するための新規な実施形態について提案する。

＜半導体集積回路装置（第７実施形態）＞
　図５０は、半導体集積回路装置３００の第７実施形態を示す図である。本実施形態の半導体集積回路装置３００は、先出の図３７（＝第５実施形態（図２２）＋ＤＣモニタ機能＋１１ピンパッケージ）をベースとしつつ、遅延調整部５１０と制御部５２０をさらに有している。そこで、既出の構成要素については、図３７と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

　遅延調整部５１０は、ロジック部３３０の後段に設けられており、制御部５２０から指示される遅延調整量Ｔｄ＿ａｄｊに応じて、ゼロクロス検出信号ＳＣの遅延時間Ｔｄ（以下では、ゼロクロス遅延時間Ｔｄと呼ぶ）を調整する。

　制御部５２０は、比較部３５０から出力される複数の比較信号ＳＤ（＝監視対象電圧Ｖ１１の波高値、延いては、交流電圧Ｖ０の波高値を反映した論理信号）に基づいて遅延調整量Ｔｄ＿ａｄｊを設定する。また、制御部５２０は、複数の比較信号ＳＤに基づいてゼロクロス検出部３２０の入力オフセットＳＡ１＿ｏｆｓを切り替える機能も備えている。

　図５１は、遅延調整部５１０及び制御部５２０によるゼロクロス遅延時間Ｔｄの変動抑制処理を示す図であり、紙面上側から順に、ゼロクロス遅延時間Ｔｄ、遅延調整量Ｔｄ＿ａｄｊ、及び、入力オフセットＳＡ１＿ｏｆｓが描写されている。

　なお、本図の横軸は、端子電圧ＶＨＡＣ１の波高値（＝ＶＨＡＣ１ピンに印加される監視対象電圧Ｖ１１の波高値、延いては、交流電圧Ｖ０の波高値に相当）を示しており、これと比較される閾値電圧ＶｔｈＨ、ＶｔｈＭ、ＶｔｈＬについては、ＶｔｈＨ＞ＶｔｈＭ＞ＶｔｈＬが成立しているものとする。

　また、ゼロクロス遅延時間Ｔｄについて、実線Ｌ１は、遅延調整量Ｔｄ＿ａｄｊ及び入力オフセットＳＡ１＿ｏｆｓの切替制御を実施する場合の挙動を示している。一方、破線Ｌ２は、遅延調整量Ｔｄ＿ａｄｊ及び入力オフセットＳＡ１＿ｏｆｓの切替制御を実施しない場合（常にＴｄ＿ａｄｊ＝０、かつ、ＳＡ１＿ｏｆｓ＝＋ＯＦＳである場合）の挙動を示している。また、一点鎖線Ｌ３は、入力オフセットＳＡ１＿ｏｆｓを付与しない場合（常にＴｄ＿ａｄｊ＝０、かつ、ＳＡ１＿ｏｆｓ＝０である場合）の挙動を示している。

　遅延調整量Ｔｄ＿ａｄｊ及び入力オフセットＳＡ１＿ｏｆｓの切替制御を実施しない場合、ゼロクロス遅延時間Ｔｄは、破線Ｌ２で示すように、端子電圧ＶＨＡＣ１が低下するほど増大し、所定の目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔから乖離していく。

　これに対して、遅延調整量Ｔｄ＿ａｄｊ及び入力オフセットＳＡ１＿ｏｆｓの切替制御を実施する場合には、実線Ｌ１で示すように、ゼロクロス遅延時間Ｔｄが所定の目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔ（ないしはその近傍値）に維持される。

　本図に即して具体的に述べると、例えば、ＶｔｈＨ＜ＶＨＡＣ１となる電圧範囲（Ｉ）では、Ｔｄ＿ａｄｊ＝０（遅延調整なし）、かつ、ＳＡ１＿ｏｆｓ＝＋ＯＦＳ（入力オフセットあり）に設定される。この電圧範囲（Ｉ）では、ゼロクロス遅延時間Ｔｄが調整されないので、実線Ｌ１が破線Ｌ２と同じ挙動を示す。すなわち、ゼロクロス遅延時間Ｔｄは、端子電圧ＶＨＡＣ１が低下するほど増大し、目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔから乖離していく。ただし、電圧範囲（Ｉ）では、目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔからの乖離度がさほど大きくないので、特段の支障は生じない。

　一方、ＶｔｈＭ＜ＶＨＡＣ１＜ＶｔｈＨとなる電圧範囲（ＩＩ）では、Ｔｄ＿ａｄｊ＝－ＡＤＪ１（遅延調整小）、かつ、ＳＡ１＿ｏｆｓ＝＋ＯＦＳ（入力オフセットあり）に設定される。すなわち、遅延調整済みのゼロクロス遅延時間Ｔｄ（実線Ｌ１）は、Ｔｄ＝Ｔｄ０－ＡＤＪ１（ただし、Ｔｄ０は遅延未調整時のゼロクロス遅延時間（破線Ｌ２））として表される。

　また、ＶｔｈＬ＜ＶＨＡＣ１＜ＶｔｈＭとなる電圧範囲（ＩＩＩ）では、Ｔｄ＿ａｄｊ＝－ＡＤＪ２（遅延調整大）、かつ、ＳＡ１＿ｏｆｓ＝＋ＯＦＳ（入力オフセットあり）に設定される。すなわち、遅延調整済みのゼロクロス遅延時間Ｔｄ（実線Ｌ１）は、Ｔｄ＝Ｔｄ０－ＡＤＪ２（ただしＡＤＪ２＞ＡＤＪ１）として表される。

　もちろん、遅延調整済みのゼロクロス遅延時間Ｔｄ（実線Ｌ１）も、遅延未調整時のゼロクロス遅延時間Ｔｄ０（破線Ｌ２）と同じく、端子電圧ＶＨＡＣ１に依存して変動するが、遅延調整量Ｔｄ＿ａｄｊだけ負側にシフトされているので、目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔからの乖離度が小さく抑えられる。

　さらに、ＶＨＡＣ１＜ＶｔｈＬとなる電圧範囲（ＩＶ）では、Ｔｄ＿ａｄｊ＝０（遅延調整なし）、かつ、ＳＡ１＿ｏｆｓ＝０（入力オフセットなし）に設定される。このように、遅延調整を行っても目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔからの乖離を所望の範囲内に抑え切れない電圧範囲（ＩＶ）では、入力オフセットＳＡ１＿ｏｆｓの付与自体が停止される。その結果、ゼロクロス検出部３２０での信号遅延がなくなり、ゼロクロス遅延時間Ｔｄが目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔから乖離しなくなる。

　なお、ＡＣモニタ信号ＳＡ１及びＳＡ２に歪みを生じにくいアプリケーションでは、端子電圧ＶＨＡＣ１の波高値に依ることなく、遅延補正量Ｔｄ＿ａｄｊと入力オフセットＳＡ１＿ｏｆｓをいずれもゼロ値に固定し、一点鎖線Ｌ３で示すように、ゼロクロス遅延時間Ｔｄを目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔに維持すればよい。

＜半導体集積回路装置（第８実施形態）＞
　図５２は、半導体集積回路装置３００の第８実施形態を示す図である。本実施形態の半導体集積回路装置３００は、先出の第７実施形態（図５０）をベースとしつつ、６ピンが遅延設定端子ＤＳＥＴとして用いられている。そこで、既出の構成要素については、図５０と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

　半導体集積回路装置３００の内部において、内部基準電圧ＶＲＥＦの印加端と遅延設定端子ＤＳＥＴとの間には、内部抵抗５３１（抵抗値：Ｒ１）が接続されている。また、半導体集積回路装置３００の外部において、遅延設定端子ＤＳＥＴと接地端との間には、外部抵抗５３２（抵抗値：Ｒ２）が接続されている。従って、遅延設定端子ＤＳＥＴには、内部基準電圧ＶＲＥＦを所定の分圧比α（＝Ｒ２／（Ｒ１＋Ｒ２））で分圧した端子電圧ＶＤＳＥＴ（＝α×ＶＲＥＦ）が現れる。

　制御部５２０は、端子電圧ＶＤＳＥＴ（＝遅延設定信号に相当）に応じて目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔを任意に設定する機能を備えている。

　図５３は、目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔの任意設定例を示す図である。なお、本図の横軸は端子電圧ＶＤＳＥＴを示しており、これと比較される閾値電圧ＶＨ、ＶＭ、ＶＬについては、ＶＲＥＦ＞ＶＨ＞ＶＭ＞ＶＬ（例えば、ＶＲＥＦ＝３．０Ｖ、ＶＨ＝２．５Ｖ、ＶＭ＝１．０Ｖ、ＶＬ＝０．３Ｖ）が成立しているものとする。

　本図に即して具体的に述べると、ＶＨ＜ＶＤＳＥＴとなる電圧範囲（ｉ）では、Ｔｄ＿ｔａｒｇｅｔ＝０に設定される。なお、端子電圧ＶＤＳＥＴが電圧範囲（ｉ）に収まるようにするためには、例えば、遅延設定端子ＤＳＥＴをオープンとすればよい（ＶＤＳＥＴ≒３．０Ｖ）。

　また、ＶＭ＜ＶＤＳＥＴ＜ＶＨとなる電圧範囲（ｉｉ）では、Ｔｄ＿ｔａｒｇｅｔ＝－２Ｘ（例えばＸ＝２００［μｓ］）に設定される。なお、端子電圧ＶＤＳＥＴが電圧範囲（ｉｉ）に収まるようにするためには、例えば、２８０ｋΩの内部抵抗５３１に対して、３３０ｋΩの外部抵抗５３２を接続すればよい（ＶＤＳＥＴ≒１．６Ｖ）。

　また、ＶＬ＜ＶＤＳＥＴ＜ＶＭとなる電圧範囲（ｉｉｉ）では、Ｔｄ＿ｔａｒｇｅｔ＝－１Ｘに設定される。なお、端子電圧ＶＤＳＥＴが電圧範囲（ｉｉｉ）に収まるようにするためには、例えば、２８０ｋΩの内部抵抗５３１に対して、６８ｋΩの外部抵抗５３２を接続すればよい（ＶＤＳＥＴ≒０．６Ｖ）。

　また、ＶＤＳＥＴ＜ＶＬとなる電圧範囲（ｉｖ）では、Ｔｄ＿ｔａｒｇｅｔ＝＋１Ｘに設定される。なお、端子電圧ＶＤＳＥＴが電圧範囲（ｉｖ）に収まるようにするためには例えば、遅延端子ＤＳＥＴをＧＮＤショートすればよい（ＶＤＳＥＴ≒０Ｖ）。

　ところで、ロジック部３３０では、先にも述べたように、前周期におけるＡＣモニタ信号ＳＡ１及びＳＡ２の交差タイミングを検出して、次周期におけるゼロクロス検出信号ＳＣのタイミング制御が行われる（図２６などを参照）。従って、上記のように目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔを負値（＜０）に設定することも可能である。

　なお、目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔの任意設定機能（第８実施形態）については、必ずしもゼロクロス遅延時間Ｔｄの変動抑制機能（第７実施形態）と組み合わせて導入する必要はなく、それぞれを独立に導入することも可能である。

　また、本実施形態では、端子電圧ＶＤＳＥＴに応じて目標ゼロクロス遅延時間Ｔｄ＿ｔａｒｇｅｔを４段階に切り替える例を挙げたが、その切替段数については任意である。

＜ＡＣＯＵＴ出力波形＞
　次に、ＡＣＯＵＴ信号Ｓ１の出力波形について考察する。ＡＣＯＵＴ信号Ｓ１の出力形式は、交流電圧Ｖ０のゼロクロスタイミング毎に論理レベルが交互に切り替わる矩形波型（図５４）であってもよいし、或いは、交流電圧Ｖ０のゼロクロスタイミング毎に所定のパルス幅ｔｗを持つトリガパルスが生成されるエッジ型（図５５）であってもよい。

＜半導体集積回路装置（第９実施形態）＞
　図５６は、半導体集積回路装置３００の第９実施形態を示す図である。本実施形態の半導体集積回路装置３００は、先出の図３７（＝第５実施形態（図２２）＋ＤＣモニタ機能＋１１ピンパッケージ）をベースとしつつ、２ピンが出力モード設定端子ＭＯＤＥとして用いられている。そこで、既出の構成要素については、図３７と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

　ロジック部３３０は、出力モード設定端子ＭＯＤＥへの入力信号に応じて、ＡＣＯＵＴ信号Ｓ１の出力形式を矩形波型（図５４）とエッジ型（図５５）の一方に切り替える機能を備えている。なお、出力モード設定端子ＭＯＤＥへの入力信号は、アナログ信号であってもよいし、デジタル信号であってもよい。

　また、上記の第７実施形態（図５０）、第８実施形態（図５２）、及び、第９実施形態（図５６）では、いずれも図３７をベースとした例を挙げたが、その他の実施形態をベースとしても構わない。例えば、第７～第９実施形態を採用するに際して、ＤＣモニタ機能の有無やパッケージのピン数などは一切不問である。

＜総括＞
　以下では、本明細書中に開示されている種々の実施形態について、総括的に述べる。

　例えば、本明細書中に開示されているゼロクロス検出回路は、交流信号の印加端からダイオードを介して入力される監視対象信号のピークを検出してピーク検出信号を生成するピーク検出部と、前記ピーク検出信号から前記交流信号のゼロクロスを推定してゼロクロス検出信号を生成するゼロクロス検出部と、を有する。

　なお、上記構成から成るゼロクロス検出回路は、前記監視対象信号を前記ピーク検出部への入力に適合させる監視部をさらに有するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ゼロクロス検出部は、前記ピーク検出信号の周期をカウントし、そのカウント値を用いて前記交流信号のゼロクロスを推定するとよい。

　また、上記構成から成るゼロクロス検出回路は、前記監視対象信号と複数の閾値とを比較して複数の比較信号を生成する比較部と、前記ゼロクロス検出信号の一周期中に少なくとも一つの比較信号で立上りエッジと立下りエッジの双方が生じたか否かを検出して波形判定信号を生成する波形判定部と、をさらに有するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ゼロクロス検出部は、前記波形判定信号が異常判定時の論理レベルであるときに、前記ゼロクロス検出信号の生成または出力を停止するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ゼロクロス検出部は、前記ピーク検出信号の論理レベルが切り替わった後、所定期間に亘って切替後の論理レベルが維持されなければ、その論理レベルの切り替わりを無視するとよい。

　また、例えば、本明細書中に開示されているゼロクロス検出回路は、相互間に交流信号が印加される第１ノード及び第２ノードからそれぞれダイオードを介して入力される第１監視対象信号及び第２監視対象信号を比較して第１比較信号を生成するゼロクロス検出部と、前記第１比較信号から前記交流信号のゼロクロスを推定してゼロクロス検出信号を生成するロジック部と、を有する。

　なお、上記構成から成るゼロクロス検出回路は、前記第１監視対象信号及び前記第２監視対象信号を前記ゼロクロス検出部への入力に適合させる監視部をさらに有するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ロジック部は、前記第１比較信号の周期をカウントし、そのカウント値を用いて前記交流信号のゼロクロスを推定するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ゼロクロス検出部は、前記第１監視対象信号と所定の閾値とを比較して第２比較信号をさらに生成し、前記ロジック部は、前記第１監視対象信号が前記閾値を下回ったときには、前記第１比較信号に代えて前記第２比較信号の周期をカウントし、そのカウント値を用いて前記交流信号のゼロクロスを推定するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ロジック部は、前記第２比較信号の論理レベルが切り替わった後、所定期間に亘って切替後の論理レベルが維持されなければ、その論理レベルの切り替わりを無視するとよい。

　また、上記構成から成るゼロクロス検出回路は、前記交流信号の波高値に基づいて遅延調整量を設定する制御部と、前記遅延調整量に応じて前記ゼロクロス検出信号の遅延時間を調整する遅延調整部と、をさらに有するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記制御部は、前記交流信号の波高値が低いほど前記遅延調整量を増大するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記制御部は、前記交流信号の波高値に基づいて前記ゼロクロス検出部の入力オフセットを切り替えるとよい。

　また、上記構成から成るゼロクロス検出回路において、前記制御部は、前記交流信号の波高値が所定の閾値よりも低いときに前記遅延調整量及び前記入力オフセットをいずれもゼロ値に設定するとよい。

　また、上記構成から成るゼロクロス検出回路は、前記第１監視対象信号またはその分圧信号と複数の閾値とをそれぞれ比較して複数の比較信号を生成する比較部をさらに有し、前記制御部は、前記交流信号の波高値を反映した論理値を持つ前記複数の比較信号の入力を受け付けるとよい。

　また、上記構成から成るゼロクロス検出回路において、前記制御部は、前記交流信号の波高値に依ることなく前記遅延補正量と前記入力オフセットをいずれもゼロ値に固定する機能を備えるとよい。

　また、上記構成から成るゼロクロス検出回路は、遅延設定信号に応じて前記ゼロクロス検出信号の遅延時間を設定する制御部をさらに有するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記遅延設定信号は、外付け抵抗の抵抗値に応じた電圧値を持つアナログ信号であり、前記制御部は、前記アナログ信号と閾値との比較結果に応じて前記遅延時間を段階的に切り替えるとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ゼロクロス検出信号は、前記交流信号のゼロクロスタイミング毎に論理レベルが交互に切り替わる矩形波型、若しくは、前記交流信号のゼロクロスタイミング毎に所定のパルス幅を持つトリガパルスが生成されるエッジ型であるとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ロジック部は、出力モード設定信号に応じて、前記ゼロクロス検出信号の出力形式を前記矩形波型と前記エッジ型の一方に切り替えるとよい。

　また、例えば、本明細書中に開示されているゼロクロス検出回路は、相互間に交流信号が印加される第１ノード及び第２ノードからそれぞれダイオードを介して入力される第１監視対象信号及び第２監視対象信号の少なくとも一方に応じて前記交流信号のゼロクロスを推定することによりゼロクロス検出信号を生成するロジック部と、前記第１監視対象信号及び前記第２監視対象信号の一方にオフセットを付けてそれぞれを互いに比較することにより入力停止検出信号を生成する入力停止検出部と、を有し、前記ロジック部は、前記入力停止検出信号に応じて前記ゼロクロス検出信号の論理レベルを固定する。

　なお、上記構成から成るゼロクロス検出回路において、前記ロジック部は、前記入力停止検出信号の論理レベルが切り替わった後、所定期間に亘って切替後の論理レベルが維持されなければ、その論理レベルの切り替わりを無視するとよい。

　また、上記構成から成るゼロクロス検出回路は、前記第１監視対象信号及び前記第２監視対象信号を比較して比較信号を生成するゼロクロス検出部をさらに有し、前記ロジック部は、前記比較信号から前記交流信号のゼロクロスを推定するとよい。

　また、上記構成から成るゼロクロス検出回路は、前記第１監視対象信号及び前記第２監視対象信号を前記ゼロクロス検出部への入力に適合させる監視部をさらに有するとよい。

　また、上記構成から成るゼロクロス検出回路において、前記ロジック部は、前記比較信号の周期をカウントし、そのカウント値を用いて前記交流信号のゼロクロスを推定するとよい。

　また、例えば、本明細書中に開示されている半導体集積回路装置は、上記構成から成るゼロクロス検出回路を形成する回路要素の少なくとも一部を集積化して成る。

　なお、上記構成から成る半導体集積回路装置において、前記監視対象信号の入力を受け付けるための第１外部端子とこれに隣接する第２外部端子との端子間距離は、他の外部端子同士の端子間距離よりも大きいことが望ましい。

　また、上記構成から成る半導体集積回路装置は、前記交流信号として入力される交流電圧から第１直流電圧を生成するＡＣ／ＤＣコンバータをさらに集積化して成るとよい。

　また、上記構成から成る半導体集積回路装置は、前記第１直流電圧から第２直流電圧を生成するＤＣ／ＤＣコンバータをさらに集積化して成るとよい。

　また、上記構成から成る半導体集積回路装置は、前記監視対象信号を前記ピーク検出部への入力に適合させる監視部が集積化された第１チップと、前記ピーク検出部及び前記ゼロクロス検出部が集積化された第２チップと、をモールド樹脂で封止して成るとよい。

　また、本明細書中に開示されている電子機器は、交流電圧を通常整流または倍電圧整流して整流電圧を生成する整流部と、前記交流電圧のゼロクロスを検出するゼロクロス検出回路と、前記ゼロクロス検出回路の検出結果に応じて負荷の駆動制御を行うマイコンと、を有し、前記ゼロクロス検出回路は、上記構成から成るゼロクロス検出回路、または、上記構成から成る半導体集積回路装置を用いて形成されたゼロクロス検出回路である。

　なお、上記構成から成る電子機器において、前記整流部は、前記整流電圧の出力端と接地端との間に直列接続された第１キャパシタ及び第２キャパシタを含み、相互間の接続ノードは、前記第２監視対象信号が引き出される前記第２ノードに接続されているとよい。

　なお、上記構成から成る電子機器において、前記ゼロクロス検出回路は、前記マイコンと共通の接地電圧を基準として動作するとよい。

　また、上記構成から成る電子機器において、前記負荷は、モータまたはトライアックであるとよい。

＜付記Ａ＞
　先出の図３９～図４２について付記する。第１監視対象信号及び第２監視対象信号をゼロクロス検出部への入力に適合させる監視部が集積化された第１チップは、その平面視において、短辺と長辺との比がほぼ等しい矩形状に切り出すとよい。

　なお、第１チップには、その他の領域よりも基板厚さ方向（縦方向）の耐圧が高い高耐圧領域を形成し、高耐圧領域の上部には、第１監視対象信号及び第２監視対象信号が入力される第１パッドとこれに接続される第１帰還抵抗を形成するとよい。

　また、上記の高耐圧領域は、第１チップの平面視において、第１チップの第１辺に沿うように複数形成するとよい。また、これら複数の高耐圧領域（例えば、第１高耐圧領域、第２高耐圧領域、及び、第３高耐圧領域）は、第１チップの平面視において、第１チップの第１領域（例えば第１チップの半面）に集約して形成するとよい。

　一方、第１チップの平面視において、第１チップの第２領域（例えば第１チップの残り半面）には、監視部からゼロクロス検出部に信号を出力するための第２パッドとこれに接続される第２帰還抵抗、接地端に接続される第３パッド、各パッドを保護するための静電保護素子、及び、第２帰還抵抗の抵抗値を調整するためのフューズを形成するとよい。

　なお、第２パッド及び第３パッドは、第１チップの平面視において、第１チップの第１辺と直交する第２辺に沿うように複数形成するとよい。特に、第２パッド及び第３パッドは、第１チップの平面視において、第１辺中央よりも第２辺寄りで、第２辺に沿うように並べて形成するとよい。また、第２パッドと第３パッドとのパッド間距離は、複数の第２パッド同士のパッド間距離よりも広げておくとよい。

　また、第２帰還抵抗は、第１チップの平面視において、高耐圧領域に隣接する位置に形成するとよい。

　また、高電圧が印加される第１帰還抵抗としては、１００Ｖ以上の耐圧（例えば６５０Ｖ耐圧）を持つポリシリコン抵抗を用いることが望ましい。

　また、高耐圧領域は、ＬＤＭＯＳＦＥＴ領域であることが望ましい。

　また、ＬＤＭＯＳＦＥＴ領域には、第１チップの平面視において、同心環状のドレイン領域とソース領域を交互に複数形成し、前記第１帰還抵抗は、最内周のドレイン領域に囲まれたフィールド酸化膜上に形成するとよい。

　また、第１帰還抵抗及び第２帰還抵抗は、それぞれ、複数の単位抵抗を組み合わせて成るとよい。

　一方、ゼロクロス検出部が集積化された第２チップは、その平面視において、長矩形状に切り出すとよい。

　なお、第１チップと接続される複数のパッドは、第２チップの平面視において、第２チップの第１辺近傍に並べて形成するとよい。

　一方、第１チップと接続されない複数のパッドは、第２チップの平面視において、第２チップの第１辺と対向する第２辺近傍に並べて形成するとよい。

　また、第１監視対象信号の分圧信号が入力される第１パッドと、第２監視対象信号の分圧信号が入力される第２パッドは、互いに隣接して設けるとよい。

　また、第３監視対象信号の分圧信号が入力される第３パッドと第２パッドとのパッド間距離は、第１パッドと第２パッドとのパッド間距離よりも広げるとよい。

　また、第１パッドとＡＣＯＵＴ信号を出力する第４パッドとの間には、接地電位に接続される第５パッドを設けるとよい。

　また、ＤＣＯＵＴ信号を出力する第６パッドと電源電位に接続される第７パッドとの間には、接地電位に接続される第８パッドを設けるとよい。

　また、第１～第６パッドの直下には、それぞれ静電保護素子を形成するとよい。

　また、テスト回路は、第１テストパッドと第２テストパッドとの間に形成するとよい。

　また、比較部、ＲＣフィルタ、ゼロクロス検出部、入力停止検出部、及び、第１出力部は、第２チップの平面視において、第１～第５パッドの近傍領域に形成するとよい。

　また、第２出力部は、第２チップの平面視において、第６パッドの近傍領域に形成するとよい。

＜付記Ｂ＞
　次に、先出の図４３及び図４４について付記する。第１チップ及び第２チップそれぞれのパッドは、対応するピンとワイヤを介して接続するとよい。

　なお、ＤＣ電圧モニタ機能の使用／不使用に関わらず、第１チップのＤＣＩＮピンと第２チップのＤＣＩＮピンは、接続しておくとよい。

　また、第１チップの複数の出力パッド及び接地パッドと、これらにそれぞれ接続される第２チップの複数の入力パッド及び接地パッドは、互いに対応する順序で並べるとよい。

＜付記Ｃ＞
　次に、先出の図４５及び図４６について付記する。半導体集積回路装置のパッケージとしては、例えば、７ピンパッケージまたは１１ピンパッケージを採用するとよい。

　なお、高電圧が印加されないピンをパッケージの第１辺から導出し、高電圧が印加されるピンをパッケージの第２辺から導出するとよい。

　また、高電圧が印加されるピン同士の端子間距離は、高電圧が印加されないピン同士の端子間距離よりも広げておくことが望ましい。

　また、パッケージの第１辺から導出されるピンの長さと、パッケージの第２辺から導出されるピンの長さは、必ずしも同一である必要はない。例えば、第２辺のピンを第１辺のピンよりも長く導出してもよい。また、これとは逆に、第２辺のピンを第１辺のピンよりも短く導出してもよい。

　また、各ピンは、それぞれの根元が細くなるように形成してもよい。

＜その他の変形例＞
　なお、上記の実施形態では、ゼロクロス検出回路の検出結果に応じてモータの駆動制御を行う例を挙げたが、ゼロクロス検出回路の適用対象は、何らこれに限定されるものではなく、交流電圧のゼロクロスを検出してトライアックの駆動制御を行う電源装置などにも好適に用いることができる。

　このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

　例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

　本明細書中に開示されているゼロクロス検出回路は、例えば、モータやトライアックの駆動制御に利用することが可能である。

　　　１０　　電子機器
　　　１１　　フィルタ
　　　１２　　整流部
　　　１２ａ～１２ｄ　　ダイオード
　　　１２ｅ～１２ｇ　　キャパシタ
　　　１３　　ＡＣ／ＤＣコンバータ
　　　１３ａ、１３ｂ　　抵抗
　　　１３ｃ　　エラーアンプ
　　　１３ｄ　　コンパレータ
　　　１３ｅ　　ＲＳフリップフロップ
　　　１３ｆ　　レベルシフタ
　　　１３ｇ　　ＮＭＯＳＦＥＴ
　　　１３ｈ　　コイル
　　　１３ｉ　　ダイオード
　　　１４　　ＤＣ／ＤＣコンバータ
　　　１５　　マイコン
　　　１６　　ドライバ
　　　１７　　モータ
　　　１８　　ゼロクロス検出回路
　　　１９　　入力リアクトル
　　　２０　　リレースイッチ
　　　１００　　半導体集積回路装置（ゼロクロスＩＣ）
　　　１００ａ　　第１チップ
　　　１００ｂ　　第２チップ
　　　１００ｃ　　アイランド
　　　１００ｄ　　モールド樹脂
　　　１００ｅ、１００ｆ　　支持フレーム
　　　１１０　　ＡＣ監視部
　　　１１１～１１５　　抵抗
　　　１１６　　ＮＭＯＳＦＥＴ
　　　１１７　　ＰＭＯＳＦＥＴ
　　　１１８　　ダイオード
　　　１２０　　ピーク検出部
　　　１２１、１２２　　抵抗
　　　１２３、１２４　　キャパシタ
　　　１２５　　コンパレータ
　　　１３０　　ゼロクロス検出部
　　　１４０　　第１出力部
　　　１４１、１４２　　インバータ
　　　１４３　　ＮＭＯＳＦＥＴ
　　　１４４　　抵抗
　　　１５０　　ＤＣ監視部
　　　１６０　　第２出力部
　　　１７０　　減電圧保護部
　　　１８０　　比較部
　　　１８１～１８４　　コンパレータ
　　　１９０　　ＡＣ波形判定部
　　　２００　　プリント基板
　　　２１０　　銅配線
　　　２２０　　半田
　　　３００　　半導体集積回路装置（ゼロクロスＩＣ）
　　　３００ａ　　第１チップ
　　　３００ｂ　　第２チップ
　　　３００ｃ　　アイランド
　　　３１０　　ＡＣ監視部
　　　３１１～３１４　　抵抗
　　　３１１ａ～３１５ａ、３１１ｂ～３１５ｂ　　抵抗
　　　３１６ａ、３１６ｂ　　ＮＭＯＳＦＥＴ
　　　３１７ａ、３１７ｂ　　ＰＭＯＳＦＥＴ
　　　３１８ａ、３１８ｂ　　フューズ
　　　３２０　　ゼロクロス検出部
　　　３２１、３２２　　コンパレータ
　　　３３０　　ロジック部
　　　３４０　　第１出力部
　　　３５０　　比較部
　　　３６０　　減電圧保護部
　　　３７０　　入力停止検出部
　　　３７１　　オフセット電源
　　　３７２　　コンパレータ
　　　３８０　　ＤＣ監視部
　　　３８１～３８５　　抵抗
　　　３８６　　ＮＭＯＳＦＥＴ
　　　３８７　　ＰＭＯＳＦＥＴ
　　　３８８　　フューズ
　　　３９０　　第２出力部
　　　４００、４００Ｘ～４００Ｚ　　高耐圧領域（ＬＤＭＯＳＦＥＴ領域）
　　　４０１　　帰還抵抗（ポリシリコン抵抗）
　　　４０１（１）～４０１（ｍ）　　単位抵抗
　　　４０２　　フィールド酸化膜
　　　４１０　　ｐ型半導体基板
　　　４１１　　低濃度ｎ型半導体領域
　　　４１２　　高濃度ｐ型半導体領域
　　　４１３、４１４　　高濃度ｎ型半導体領域
　　　４１５　　フィールド酸化膜
　　　４１６　　ゲート酸化膜
　　　４１７　　ゲート領域
　　　４１８　　フィールドプレート
　　　４１９　　低濃度ｐ型半導体領域
　　　５１０　　遅延調整部
　　　５２０　　制御部
　　　５３１　　内部抵抗
　　　５３２　　外部抵抗
　　　Ａ１、Ａ２　　領域
　　　Ｃ１、Ｃ１１　　キャパシタ
　　　Ｄ１、Ｄ１１、Ｄ１２　　ダイオード
　　　Ｐ１～Ｐ１２、Ｐ２１～Ｐ３５、Ｐ４１～Ｐ４９　　パッド
　　　Ｒ　　抵抗成分
　　　Ｗ１～Ｗ９、Ｗ２１～Ｗ３１　　ワイヤ

Claims

　相互間に交流信号が印加される第１ノード及び第２ノードからそれぞれダイオードを介して入力される第１監視対象信号及び第２監視対象信号を比較して第１比較信号を生成するゼロクロス検出部と、
　前記第１比較信号から前記交流信号のゼロクロスを推定してゼロクロス検出信号を生成するロジック部と、
　を有することを特徴とするゼロクロス検出回路。
　前記第１監視対象信号及び前記第２監視対象信号を前記ゼロクロス検出部への入力に適合させる監視部をさらに有することを特徴とする請求項１に記載のゼロクロス検出回路。
　前記ロジック部は、前記第１比較信号の周期をカウントし、そのカウント値を用いて前記交流信号のゼロクロスを推定することを特徴とする請求項１または請求項２に記載のゼロクロス検出回路。
　前記ゼロクロス検出部は、前記第１監視対象信号と所定の閾値とを比較して第２比較信号をさらに生成し、
　前記ロジック部は、前記第１監視対象信号が前記閾値を下回ったときには、前記第１比較信号に代えて前記第２比較信号の周期をカウントし、そのカウント値を用いて前記交流信号のゼロクロスを推定することを特徴とする請求項３に記載のゼロクロス検出回路。
　前記ロジック部は、前記第２比較信号の論理レベルが切り替わった後、所定期間に亘って切替後の論理レベルが維持されなければ、その論理レベルの切り替わりを無視することを特徴とする請求項４に記載のゼロクロス検出回路。
　前記交流信号の波高値に基づいて遅延調整量を設定する制御部と、
　前記遅延調整量に応じて前記ゼロクロス検出信号の遅延時間を調整する遅延調整部と、
　をさらに有することを特徴とする請求項１～請求項５のいずれか一項に記載のゼロクロス検出回路。
　前記制御部は、前記交流信号の波高値が低いほど前記遅延調整量を増大することを特徴とする請求項６に記載のゼロクロス検出回路。
　前記制御部は、前記交流信号の波高値に基づいて前記ゼロクロス検出部の入力オフセットを切り替えることを特徴とする請求項６または請求項７に記載のゼロクロス検出回路。
　前記制御部は、前記交流信号の波高値が所定の閾値よりも低いときに前記遅延調整量及び前記入力オフセットをいずれもゼロ値に設定することを特徴とする請求項８に記載のゼロクロス検出回路。
　前記第１監視対象信号またはその分圧信号と複数の閾値とをそれぞれ比較して複数の比較信号を生成する比較部をさらに有し、
　前記制御部は、前記交流信号の波高値を反映した論理値を持つ前記複数の比較信号の入力を受け付けることを特徴とする請求項６～請求項９のいずれか一項に記載のゼロクロス検出回路。
　前記制御部は、前記交流信号の波高値に依ることなく前記遅延補正量と前記入力オフセットをいずれもゼロ値に固定する機能を備えることを特徴とする請求項６～請求項１０のいずれか一項に記載のゼロクロス検出回路。
　遅延設定信号に応じて前記ゼロクロス検出信号の遅延時間を設定する制御部をさらに有することを特徴とする請求項１～請求項５のいずれか一項に記載のゼロクロス検出回路。
　前記遅延設定信号は、外付け抵抗の抵抗値に応じた電圧値を持つアナログ信号であり、
　前記制御部は、前記アナログ信号と閾値との比較結果に応じて前記遅延時間を段階的に切り替えることを特徴とする請求項１２に記載のゼロクロス検出回路。
　前記ゼロクロス検出信号は、前記交流信号のゼロクロスタイミング毎に論理レベルが交互に切り替わる矩形波型、或いは、前記交流信号のゼロクロスタイミング毎に所定のパルス幅を持つトリガパルスが生成されるエッジ型であることを特徴とする請求項１～請求項１３のいずれか一項に記載のゼロクロス検出回路。
　前記ロジック部は、出力モード設定信号に応じて、前記ゼロクロス検出信号の出力形式を前記矩形波型と前記エッジ型の一方に切り替えることを特徴とする請求項１４に記載のゼロクロス検出回路。
　請求項１１～請求項１５のいずれか一項に記載のゼロクロス検出回路を形成する回路要素の少なくとも一部を集積化して成ることを特徴とする半導体集積回路装置。
　交流電圧を通常整流または倍電圧整流して整流電圧を生成する整流部と、
　前記交流電圧のゼロクロスを検出するゼロクロス検出回路と、
　前記ゼロクロス検出回路の検出結果に応じて負荷の駆動制御を行うマイコンと、
　を有し、
　前記ゼロクロス検出回路は、請求項１１～請求項１５のいずれか一項に記載のゼロクロス検出回路、若しくは、請求項１６に記載の半導体集積回路装置を用いて形成されたゼロクロス検出回路であることを特徴とする電子機器。
　前記整流部は、前記整流電圧の出力端と接地端との間に直列接続された第１キャパシタ及び第２キャパシタを含み、相互間の接続ノードは、前記第２監視対象信号が引き出される前記第２ノードに接続されていることを特徴とする請求項１７に記載の電子機器。
　前記ゼロクロス検出回路は、前記マイコンと共通の接地電圧を基準として動作することを特徴とする請求項１８に記載の電子機器。
　前記負荷は、モータまたはトライアックであることを特徴とする請求項１８または請求項１９に記載の電子機器。