JP2017211365A - ゼロクロス検出回路およびセンサ装置 - Google Patents

Abstract

【課題】ノイズの影響を受けず高精度にゼロクロスを検出することが出来るゼロクロス検出回路を提供する。【解決手段】第一比較回路とヒステリシス機能を有する第二比較回路と論理回路を備え、第一比較回路は第一入力信号と第二入力信号のゼロクロス検出結果を出力し、第二比較回路は第一入力信号と第二入力信号の比較結果を出力し、論理回路はゼロクロス検出結果と比較結果にもとづいてゼロクロス検出結果を出力に反映するかを決定する手段を備えた構成とした。【選択図】図１

Description

本発明は、ゼロクロス検出回路およびセンサ装置に関し、特にセンサ素子からの信号に基づいて正確にゼロクロス点を検出することができるゼロクロス検出回路に関する。

従来から様々なセンサ装置が電子機器に搭載され活用されている。一例としては、ブラシレスモーターの可動子の位置を検出するために、磁気センサ装置を使用している例が挙げられる。ブラシレスモーターは、円筒状のステータと、このステータの内周または外周に対向して設けられた円筒状のローターとで構成される。ローターは回転軸を中心としてステータに対して自在に回転する。ローターには界磁用の磁石が周方向に沿って配置されており、ステータのステータコアには巻線が巻回され、巻線に電流を流すことによって発生する磁界と、界磁用の磁石による磁界の相互作用によりローターが回転する。

ローターの回転を制御するためには、ローターの回転位置の検出が必要であり、位置検出の手段としては一般的には磁気センサ素子が使用される。磁気センサ素子によって、磁石のＳ極とＮ極の切り替わり、すなわちゼロクロスの位置を検出することにより、ローターの回転位置を検出している。ゼロクロス検出においては、ゼロクロス近傍でのチャタリングを防止するためにヒステリシス特性を持たせた方法が各種検討されている。しかし、このヒステリシスの影響により、本来のゼロクロス位置とセンサ信号により検出したゼロクロス検出位置にずれが生じてしまい、モーターの効率の低下、回転ムラや振動の発生といった問題が発生する。従って、ゼロクロス近傍でチャタリングが発生しなく、かつ出力がヒステリシス特性を持たないゼロクロス検出回路が求められている。

従来のゼロクロス検出回路の一例の回路図を図１２に示す。従来のゼロクロス検出回路は、被検出信号Ｓを反転入力端子に入力して、ゼロクロス検出信号ｆａとして出力する演算増幅器５０と、ゼロクロス検出信号ｆａにより被検出信号Ｓに対してゼロクロス検出直後に正負逆レベルとするとともに順次レベル変化して所定時間後にゼロレベルとする比較信号ｈを作成して演算増幅器５０の反転入力端子に加える比較信号作成回路５１とから構成されている。比較信号作成回路５１は、抵抗Ｒ１０、Ｒ１１および容量Ｃａからなり、時定数Ｔ＝（Ｒ１０＋Ｒ１１）・Ｃａが設定されている。

このように構成された従来のゼロクロス検出回路の動作を図１３に示す。被検出信号Ｓが演算増幅器５０の反転入力端子に加わると、演算増幅器５０は被検出信号Ｓと比較信号ｈとの各レベルを比較して、この比較結果であるゼロクロス検出信号ｆａを出力する。時刻ｔ１においては、被検出信号Ｓは正側レベル、比較信号ｈは負側レベルであり、演算増幅器５０はローレベルのゼロクロス検出信号ｆａを出力する。この状態から時刻が経過し、比較信号ｈが時定数Ｔに従ってレベル変化してゼロレベルとなり、時刻ｔ２において被検出信号Ｓがゼロクロスすると、演算増幅器５０の非反転入力端子の電圧は正側のレベルからゼロレベルとなり、さらに負側レベルと変化する。これにより演算増幅器５０から出力されるゼロクロス検出信号ｆａは時刻ｔ２においてハイレベルに反転する。このとき、コンデンサＣａにはハイレベルのゼロクロス検出信号ｆａ、つまり＋Ｖｄｄが加わるので、このコンデンサＣａの他端には＋２Ｖｄｄなる電圧Ｃが現われる。この電圧Ｃが抵抗Ｒ１０とＲ１１により分圧されて比較信号ｈとして演算増幅器５０の非反転入力端子に供給される。従って、時刻ｔ２の直後は、負側レベルに変化した被検出信号Ｓと正側レベルとなった比較信号ｈが演算増幅器５０で比較される。これにより、ゼロクロス付近で被検出信号Ｓにノイズｎｓが乗って強制的にゼロクロスしたとしても、比較信号作成回路５１の作用により、被検出信号Ｓに対して比較信号ｈのレベルが正負逆レベルとなるように動作するため、演算増幅器５０から出力されるゼロクロス検出信号ｆａはノイズｎｓによって反転せず、ゼロクロスの誤検出は発生しない。この後、比較信号ｈは時定数Ｔに従ってそのレベルが緩慢に低下して、次のゼロクロス時刻ｔ３になる以前にゼロレベルに達する。時刻ｔ３になって再び被検出信号Ｓがゼロクロスすると、演算増幅器５０から出力されるゼロクロス検出信号ｆａは反転してローレベルとなる。このとき、時刻コンデンサＣａにはローレベルのゼロクロス検出信号ｆａ、つまり電圧−Ｖｄｄが加わるので、コンデンサＣａの他端には−２Ｖｄｄなる電圧Ｃが現われる。この電圧Ｃが抵抗Ｒ１０とＲ１１により分圧され比較信号ｈとして演算増幅器５０の非反転入力端子に供給される。以上の動作が被検出信号の正負レベルの変化毎に行なわれてゼロクロス検出信号ｆａが出力される。従って、ノイズによるゼロクロスが発生したとしても、誤検出すなわちチャタリングが発生することのない、ゼロクロス検出信号が実現されていた。

特開昭６３−７５６７０号公報

しかしながら、従来のゼロクロス検出回路においては、上述のとおり、抵抗と容量による時定数Ｔで決まる時間の間のみ、ノイズによるゼロクロスの影響を除去するように構成されており、時定数Ｔによって決まる時間よりも短い時間で被検出信号Ｓがゼロクロスを繰り返す場合には、被検出信号Ｓのゼロクロス点を検出できないという課題があった。これにより、例えばブラシレスモーターでの使用においては、高速回転への要求に対応できず、ゼロクロス検出回路によってブラシレスモーターの回転速度が律速されてしまうという課題があった。また、時定数Ｔが短くなるように抵抗と容量の値を選択すると、ノイズを除去できなくなるという課題があった。これにより、例えばブラシレスモーターにおいては、ノイズによってゼロクロス検出回路が誤出力し、正確な回転制御ができなくなるという課題があった。

従来のこのような問題点を解決するために、本発明のゼロクロス検出回路は以下のような構成とした。

第一入力信号と第二入力信号が入力される第一比較回路と、第一入力信号と第二入力信号が入力されヒステリシス機能を有する第二比較回路と、論理回路を備え、第一比較回路は第一入力信号と第二入力信号のゼロクロス検出結果を出力し、第二比較回路は第一入力信号と第二入力信号の比較結果を出力し、論理回路はゼロクロス検出結果と比較結果にもとづいて出力を決定する手段を備えた構成とした。

本発明のゼロクスロス検出回路によれば、入力された信号が正から負へ、また負から正へ切り替わるゼロクロス点を高精度に検出することが可能であり、かつノイズによるゼロクロスの影響の除去が可能であり、かつゼロクロス検出回路を比較的小さな回路規模で簡便な構成で実現することが可能になる。例に挙げたブラシレスモーターのみならず、センサ出力など一般的な信号のゼロクロス点検出に広く応用できる。

第１の実施形態のゼロクロス検出回路の回路図である。 第１の実施形態のゼロクロス検出回路の各要素の動作を示す図である。 第１の実施形態のゼロクロス検出回路の動作を示す図である。 第１の実施形態のゼロクロス検出回路の他の一例である。 第１の実施形態のゼロクロス検出回路の他の一例の各要素の動作を示す図である。 第２の実施形態のゼロクロス検出回路の回路図である。 第３の実施形態のゼロクロス検出回路の回路図である。 第１の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第１の応用例の回路図である。 第１の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第２の応用例の回路図である。 第２の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第３の応用例の回路図である。 第３の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第４の応用例の回路図である。 従来のゼロクロス検出回路の回路図である。 従来のゼロクロス検出回路の動作を示す図である。

本発明のゼロクロス検出回路は、半導体回路におけるゼロクロス検出回路として幅広く利用されうる。以下、本発明のゼロクロス検出回路について図面を参照して説明する。

＜第１の実施形態＞
図１は、第１の実施形態のゼロクロス検出回路の回路図である。第１の実施形態のゼロクロス検出回路は、比較回路１０と比較回路１１と論理回路２０で構成されている。

比較回路１０は、２つの入力端子と１つの出力端子とを有し、詳しくは、反転入力端子と非反転入力端子と出力端子ｏｕｔ０を有する。また、比較回路１１は、２つの入力端子と１つの出力端子とを有し、詳しくは、反転入力端子と非反転入力端子と出力端子ｏｕｔ１を有する。比較回路１０の反転入力端子と比較回路１１の反転入力端子は入力端子Ｎ１で共通に接続される。比較回路１０の非反転入力端子と比較回路１１の非反転入力端子は入力端子Ｎ２で共通に接続される。入力端子Ｎ１と入力端子Ｎ２には、それぞれ第一入力信号と第二入力信号が供給される。比較回路１０の出力端子ｏｕｔ０と比較回路１１の出力端子ｏｕｔ１は論理回路２０に接続される。論理回路２０は出力端子ｏｕｔ０の信号と出力端子ｏｕｔ１の信号を入力とし、出力端子ｏｕｔから論理演算結果を出力する。以降の説明では、入力端子Ｎ１、入力端子Ｎ２、出力端子ｏｕｔ０、出力端子ｏｕｔ１、出力端子ｏｕｔの各電圧をそれぞれ入力電圧Ｖｎ１、入力電圧Ｖｎ２、出力電圧Ｖｏｕｔ０、出力電圧Ｖｏｕｔ１、出力電圧Ｖｏｕｔとする。

次に、第１の実施形態のゼロクロス検出回路の動作を図２および図３を用いて説明する。
まず、比較回路１０の動作を説明する。比較回路１０は、非反転入力端子に供給される電圧が反転入力端子に供給される電圧よりも高いときは出力端子ｏｕｔ０からハイレベルを出力し、これとは逆に、非反転入力端子に供給される電圧が反転入力端子に供給される電圧よりも低いときは、出力端子ｏｕｔ０からローレベルを出力するように動作する。この動作の詳細を図２（ａ）に示す。ここで横軸は入力電圧Ｖｎ１とＶｎ２の入力電圧差を示し、縦軸は各々の出力電圧を示す。図２（ａ）に示すように、出力電圧Ｖｏｕｔ０は、入力電圧Ｖｎ２が入力電圧Ｖｎ１よりも高いとき、すなわち、Ｖｎ２−Ｖｎ１＞０であるときはハイレベルを出力する。これとは逆に、入力電圧Ｖｎ２が入力電圧Ｖｎ１よりも低いとき、すなわち、Ｖｎ２−Ｖｎ１＜０であるときはローレベルを出力する。出力電圧Ｖｏｕｔ０のハイレベルからローレベルへの遷移は、Ｖｎ２−Ｖｎ１＝０で行われる。また、出力電圧Ｖｏｕｔ０のローレベルからハイレベルへの遷移は、同様にＶｎ２−Ｖｎ１＝０で行われる。

また、入力電圧差Ｖｎ２−Ｖｎ１が時間変化した場合の比較回路１０の動作を図３（ａ）および図３（ｂ）に示す。ここで横軸は時間経過を示し、縦軸は入力電圧差または出力電圧を示す。図３（ａ）は入力電圧差Ｖｎ２−Ｖｎ１が時間によって変化する様子を示す。入力電圧差Ｖｎ２−Ｖｎ１は時間変化に伴って様々な値を取りうる。特に、Ｖｎ２−Ｖｎ１＝０となるときをゼロクロスと表現している。図３（ｂ）は入力電圧差Ｖｎ２−Ｖｎ１の時間変化に伴って出力電圧Ｖｏｕｔ０が変化する様子を示している。図３（ｂ）に示すように、出力電圧Ｖｏｕｔ０は、Ｖｎ２−Ｖｎ１＞０のときはハイレベルを出力し、Ｖｎ２−Ｖｎ１＜０のときはローレベルを出力する。Ｖｎ２−Ｖｎ１＝０のとき、すなわち、Ｖｎ１＝Ｖｎ２のときに出力電圧Ｖｏｕｔ０はゼロクロス検出する。

次に、比較回路１１の動作を説明する。比較回路１１は、非反転入力端子に供給される電圧が反転入力端子に供給される電圧と電圧Ｖｔｈ１の和よりも高いときは出力端子ｏｕｔ１からハイレベルを出力し、これとは逆に、非反転入力端子に供給される電圧が反転入力端子に供給される電圧と電圧Ｖｔｈ２の和よりも低いときは、出力端子ｏｕｔ１からローレベルを出力するように動作する。この動作の詳細を図２（ｂ）に示す。図２（ｂ）に示すように、出力電圧Ｖｏｕｔ１は、入力電圧Ｖｎ２が入力電圧Ｖｎ１と電圧Ｖｔｈ１の和よりも高いとき、すなわち、Ｖｎ２−Ｖｎ１＞Ｖｔｈ１であるときはハイレベルを出力し、入力電圧Ｖｎ２が入力電圧Ｖｎ１と電圧Ｖｔｈ２の和よりも低いとき、すなわち、Ｖｎ２−Ｖｎ１＜Ｖｔｈ２であるときはローレベルを出力する。ここで、電圧Ｖｔｈ１は正の値でプラス側のヒステリシス値を表し、電圧Ｖｔｈ２は負の値でマイナス側のヒステリシス値を表す。出力電圧Ｖｏｕｔ１のハイレベルからローレベルへの遷移は、Ｖｎ２−Ｖｎ１＝Ｖｔｈ２で行われる。また、出力電圧Ｖｏｕｔ１のローレベルからハイレベルへの遷移は、Ｖｎ２−Ｖｎ１＝Ｖｔｈ１で行われる。Ｖｎ２−Ｖｎ１がＶｔｈ１とＶｔｈ２の間であるときには、直前の状態に応じてハイレベルまたはローレベルを出力する。すなわち、比較回路１１は、ヒステリシス幅｜Ｖｔｈ１｜＋｜Ｖｔｈ２｜を有する比較回路として動作する。

また、入力電圧差Ｖｎ２−Ｖｎ１が時間変化した場合の比較回路１１の動作を図３（ａ）および図３（ｃ）に示す。図３（ｃ）は、図３（ａ）に示す入力電圧差Ｖｎ２−Ｖｎ１の時間変化に伴って出力電圧Ｖｏｕｔ１が変化する様子を示している。時刻ｔ１のとき、すなわちＶｎ２−Ｖｎ１＞Ｖｔｈ１のときに出力電圧Ｖｏｕｔ１はハイレベルを出力し、その後の時間経過後もハイレベルを維持し、Ｖｎ２−Ｖｎ１の減少に伴い、Ｖｎ２−Ｖｎ１＜Ｖｔｈ２となったときにハイレベルからローレベルの出力に遷移し、その後の時間経過後もローレベルを維持し、Ｖｎ２−Ｖｎ１の増加に伴い、Ｖｎ２−Ｖｎ１＞Ｖｔｈ１となったときにローレベルからハイレベルに遷移する。

次に、論理回路２０の動作を説明する。論理回路２０は、出力電圧Ｖｏｕｔ０と出力電圧Ｖｏｕｔ１の論理状態に応じて出力電圧Ｖｏｕｔの論理を決定するように動作する。より詳しくは、論理回路２０は、Ｖｏｕｔ１がハイレベルであるときには、Ｖｏｕｔ０のハイレベルからローレベルの遷移によってＶｏｕｔをハイレベルからローレベルに遷移させる。Ｖｏｕｔが元々ローレベルであればＶｏｕｔは変化しない。Ｖｏｕｔ０のローレベルからハイレベルの遷移によってＶｏｕｔは変化しない。また、Ｖｏｕｔ１がローレベルであるときには、Ｖｏｕｔ０のローレベルからハイレベルの遷移によってＶｏｕｔをローレベルからはハイレベルに遷移させる。Ｖｏｕｔが元々ハイレベルであればＶｏｕｔは変化しない。Ｖｏｕｔ０のハイレベルからローレベルの遷移によってＶｏｕｔは変化しない。以上の動作を、図３を用いて説明する。

前述のとおり、図３（ａ）、（ｂ）、（ｃ）は、それぞれ入力電圧差Ｖｎ２−Ｖｎ１、出力電圧Ｖｏｕｔ０、出力電圧Ｖｏｕｔ１の時間変化を表している。図３（ｄ）は出力電圧Ｖｏｕｔの時間変化を表している。

図３（ａ）〜（ｄ）において、時刻ｔ１のとき、出力電圧Ｖｏｕｔ０と出力電圧Ｖｏｕｔ１はハイレベルである。その後、時間が経過してＶｎ２−Ｖｎ１が減少し、ゼロクロスしたときにＶｏｕｔ０はハイレベルからローレベルに遷移する。このとき、Ｖｏｕｔ１はハイレベルであるから、論理回路２０は、Ｖｏｕｔ０のハイレベルからローレベルのゼロクロスの検出をＶｏｕｔに出力する。その後、時間が経過し、Ｖｎ２−Ｖｎ１＜Ｖｔｈ２となると、Ｖｏｕｔ１はハイレベルからローレベルに遷移する。その後、時間が経過してＶｎ２−Ｖｎ１が増加し、ゼロクロスしたときにＶｏｕｔ０はローレベルからハイレベルに遷移する。このとき、Ｖｏｕｔ１はローレベルであるから、論理回路２０は、Ｖｏｕｔ０のローレベルからハイレベルのゼロクロスの検出をＶｏｕｔに出力する。その後、時間が経過し、Ｖｎ２−Ｖｎ１＞Ｖｔｈ１となると、Ｖｏｕｔ１はローレベルからハイレベルに遷移する。さらにその後、時間が経過し時刻ｔ２のときには、時刻ｔ１と同じ状態になる。

時刻ｔ２のとき、出力電圧Ｖｏｕｔ０と出力電圧Ｖｏｕｔ１はハイレベルである。その後、時間が経過してＶｎ２−Ｖｎ１が減少し、ゼロクロスしたときにＶｏｕｔ０はハイレベルからローレベルに遷移する。このとき、Ｖｏｕｔ１はハイレベルであるから、論理回路２０は、Ｖｏｕｔ０のハイレベルからローレベルのゼロクロスの検出をＶｏｕｔに出力する。その後、時間が経過し、ノイズｎｓによってＶｎ２−Ｖｎ１は２回ゼロクロスし、出力電圧Ｖｏｕｔ０は、ローレベルからハイレベルに遷移した後、さらにローレベルに遷移する。このとき、Ｖｏｕｔ１はハイレベルであるから、論理回路２０はＶｏｕｔ０のローレベルからハイレベルの遷移をＶｏｕｔに出力しないように動作する。従って、ノイズによるゼロクロス検出は出力端子ｏｕｔには現れない。さらに時間が経過し、Ｖｎ２−Ｖｎ１＜Ｖｔｈ２となると、Ｖｏｕｔ１はハイレベルからローレベルに遷移する。その後、時間が経過してＶｎ２−Ｖｎ１が増加し、ゼロクロスしたときにＶｏｕｔ０はローレベルからハイレベルに遷移する。このとき、Ｖｏｕｔ１はローレベルであるから、論理回路２０は、Ｖｏｕｔ０のローレベルからハイレベルのゼロクロスの検出をＶｏｕｔに出力する。その後、時間が経過し、ノイズｎｓによってＶｎ２−Ｖｎ１は２回ゼロクロスし、出力電圧Ｖｏｕｔ０は、ハイレベルからローレベルに遷移した後、さらにハイレベルに遷移する。このとき、Ｖｏｕｔ１はローレベルであるから、Ｖｏｕｔ０のハイレベルからローレベルの遷移をＶｏｕｔに出力しないように動作する。従って、ノイズによるゼロクロス検出は出力端子ｏｕｔには現れない。その後、時間が経過し、Ｖｎ２−Ｖｎ１＞Ｖｔｈ１となると、Ｖｏｕｔ１はローレベルからハイレベルに遷移する。さらにその後、時間が経過し時刻ｔ３のときには、時刻ｔ１および時刻２と同じ状態になる。

以上により、第１の実施形態のゼロクロス検出回路の動作を説明し、ゼロクロス検出を行うと共に、ノイズによるゼロクロスの影響を除去することができ、高精度なゼロクロス検出結果を簡便な回路構成にて得ることが可能であることを示した。本実施形態のゼロクロス検出回路をブラシレスモーターで使用すれば、高速回転への要求に対応が可能となる。従来、高速化に対応すると課題であったノイズによる誤出力も発生せず正確な回転制御ができるようになる。

本説明においては、電圧Ｖｔｈ１と電圧Ｖｔｈ２を比較回路１１のヒステリシス電圧として説明したが、比較回路１１を図４の回路図および図５の動作図に示すように、比較回路１２と比較回路１３に分割し、比較回路１２でＶｎ２−Ｖｎ１が電圧Ｖｔｈ１より大きいか小さいかを判別し、比較回路１３でＶｎ２−Ｖｎ１が電圧Ｖｔｈ２より大きいか小さいかを判別するようにしてもよい。ここで、図５（ａ）は比較回路１０の動作を表し、図５（ｂ）は比較回路１２の動作を表し、図５（ｃ）は比較回路１３の動作を表し、図５（ｄ）は論理回路２０の動作を表している。

＜第２の実施形態＞
図６は、第２の実施形態のゼロクロス検出回路の回路図である。図１に示した第１の実施形態との違いは、比較回路１０と比較回路１１を削除して比較回路１４を追加し、比較回路１４と論理回路２０の間にラッチ回路３０を追加した点である。追加した要素は次のように構成され、接続される。また削除した要素により次の接続が第１の実施形態と異なる。

比較回路１４は、２つの入力端子と１つの出力端子と１つの制御端子ＨＣとを有する。詳しくは、反転入力端子と非反転入力端子と出力端子ｏｕｔ４とヒステリシス制御端子ＨＣとを有する。比較回路１４の反転入力端子は入力端子Ｎ１に接続され、比較回路１４の非反転入力端子は入力端子Ｎ２に接続される。比較回路１４のヒステリシス制御端子ＨＣは、ヒステリシス制御端子へ入力する制御信号により比較回路１４のヒステリシス電圧を調整する。ヒステリシス制御端子ＨＣの制御回路は図示しない。比較回路１４の出力端子ｏｕｔ４はラッチ回路３０に接続される。ラッチ回路３０は、ラッチＬＴ１、ＬＴ２、ＬＴ３で構成され、出力端子ｏｕｔ４はラッチＬＴ１、ＬＴ２、ＬＴ３のデータ入力端子Ｄに接続される。ラッチＬＴ１、ＬＴ２、ＬＴ３のデータ出力端子Ｑはそれぞれ出力端子ｏｕｔ０、出力端子ｏｕｔ２、出力端子ｏｕｔ３であり、図４に示した第１の実施形態と同様に論理回路２０に接続される。ラッチＬＴ１、ＬＴ２、ＬＴ３はクロック端子Ｃを備え、それぞれクロック信号ＣＫ１、ＣＫ２、ＣＫ３によりデータ入力端子Ｄに入力されるデータをラッチしてデータ出力端子Ｑに出力する。クロック信号ＣＫ１、ＣＫ２、ＣＫ３の制御回路は図示しない。この他の接続および構成については、第１の実施形態と同じである。以降の説明では、出力端子ｏｕｔ４の電圧を出力電圧Ｖｏｕｔ４とする。

次に、第２の実施形態のゼロクロス検出回路の動作を説明する。
比較回路１４は、第１の実施形態の比較回路１０と比較回路１１の動作をヒステリシス制御端子ＨＣへ入力する制御信号よって時分割で行うように動作する。すなわち、電圧Ｖｔｈ１と電圧Ｖｔｈ２がゼロになるように比較回路１４を制御すると、比較回路１４は比較回路１０と同様に動作し、電圧Ｖｔｈ１と電圧Ｖｔｈ２がゼロにならないように制御すると、比較回路１４は比較回路１２または比較回路１３と同様に動作する。このような動作をする比較回路については周知の技術であるため説明を省略する。比較回路１４が比較回路１０と同様に制御された状態で、クロック信号ＣＫ１により比較回路１４の出力電圧Ｖｏｕｔ４をラッチＬＴ１でラッチすると、出力電圧Ｖｏｕｔ０は、図５（ａ）および図３（ｂ）で示したＶｏｕｔ０と同様の出力電圧となる。比較回路１４が比較回路１２、比較回路１３と同様に制御された状態で、クロック信号ＣＫ２、ＣＫ３により比較回路１４の出力電圧Ｖｏｕｔ４をラッチＬＴ２、ＬＴ３でラッチすると、出力電圧Ｖｏｕｔ１は、図５（ｂ）、（ｃ）および図３（ｃ）で示したＶｏｕｔ１と同様の出力電圧となる。論理回路２０の動作は第１の実施形態と同様であり、出力電圧Ｖｏｕｔは、ゼロクロス検出を行うと共に、ノイズによるゼロクロスの影響を除去することが可能である。

第２の実施形態では、比較回路１４を時分割動作させるため、第１の実施形態に対して動作速度が遅くなるが、比較回路の数が減ることで回路規模が小さくなるという利点を有する。

以上により、第２の実施形態のゼロクロス検出回路の動作を説明し、第１の実施形態と同様に、ゼロクロス検出を行うと共に、ノイズによるゼロクロスの影響を除去することができ、高精度なゼロクロス検出結果を簡便な回路構成にて得ることが可能であることを示した。

＜第３の実施形態＞
図７は、第３の実施形態のゼロクロス検出回路の回路図である。図６に示した第２の実施形態との違いは、比較回路１４を削除して比較回路１５を追加し、入力端子Ｎ２と比較回路１５の非反転入力端子の間にヒステリシス発生回路４０を追加した点である。追加した要素は次のように構成され、接続される。また削除した要素により次の接続が第２の実施形態と異なる。

比較回路１５は、２つの入力端子と１つの出力端子とを有し、詳しくは、反転入力端子と非反転入力端子と出力端子ｏｕｔ５を有する。比較回路１５の反転入力端子は入力端子Ｎ１に接続され、比較回路１５の非反転入力端子はヒステリシス発生回路４０の出力端子に接続される。ヒステリシス発生回路４０の入力端子には入力端子Ｎ２が接続される。比較回路１５の出力端子ｏｕｔ５はラッチ回路３０に接続される。ヒステリシス発生回路４０はヒステリシス制御端子ＨＣを備え、制御信号によりヒステリシス電圧を調整する。ヒステリシス制御端子ＨＣの制御回路は図示しない。この他の接続および構成については、第２の実施形態と同じである。以降の説明では、比較回路１５の非反転入力端子とヒステリシス発生回路４０の出力端子との接続点をＮ２’とし、接続点Ｎ２’の電圧をＶｎ２’、出力端子ｏｕｔ５の電圧を出力電圧Ｖｏｕｔ５とする。

次に、第３の実施形態のゼロクロス検出回路の動作を説明する。
比較回路１５は、第１の実施形態の比較回路１０と同様に動作する。すなわち、比較回路１５は、非反転入力端子に供給される電圧が反転入力端子に供給される電圧よりも高いときは出力端子ｏｕｔ５からハイレベルを出力し、これとは逆に、非反転入力端子に供給される電圧が反転入力端子に供給される電圧よりも低いときは、出力端子ｏｕｔ５からローレベルを出力するように動作する。ヒステリシス発生回路４０は、ヒステリシス制御端子ＨＣの制御状態によって、入力電圧をそのまま出力するか、正の値である電圧Ｖｔｈ１を加算して出力するか、負の値である電圧Ｖｔｈ２を加算して出力するかを切替えるように動作する。すなわち、ヒステリシス発生回路４０の出力電圧は、Ｖｎ２’＝Ｖｎ２またはＶｎ２’＝Ｖｎ２＋Ｖｔｈ１またはＶｎ２’＝Ｖｎ２＋Ｖｔｈ２のいずれかになるように制御される。このような動作をするヒステリシス発生回路については周知の技術であり、例えば、抵抗および定電流源およびスイッチ素子によって実現可能である。

ヒステリシス発生回路４０の出力電圧がＶｎ２’＝Ｖｎ２となるように制御された状態では、比較回路１５は非反転入力端子に入力される電圧Ｖｎ２’＝Ｖｎ２と反転入力端子に入力される電圧Ｖｎ１とを比較することになる。従って、第１の実施形態の比較回路１０と同様の動作をすることになる。この制御状態でクロック信号ＣＫ１により比較回路１５の出力電圧Ｖｏｕｔ５をラッチＬＴ１でラッチすると、出力電圧Ｖｏｕｔ０は図５（ａ）および図３（ｂ）で示したＶｏｕｔ０と同様の出力電圧となる。

また、ヒステリシス発生回路４０の出力電圧がＶｎ２’＝Ｖｎ２＋Ｖｔｈ１となるように制御された状態では、比較回路１５は非反転入力端子に入力される電圧Ｖｎ２’＝Ｖｎ２＋Ｖｔｈ１と反転入力端子に入力される電圧Ｖｎ１とを比較し、ヒステリシス発生回路４０の出力電圧がＶｎ２’＝Ｖｎ２＋Ｖｔｈ２となるように制御された状態では、比較回路１５は非反転入力端子に入力される電圧Ｖｎ２’＝Ｖｎ２＋Ｖｔｈ２と反転入力端子に入力される電圧Ｖｎ１とを比較することになる。従って、第１の実施形態の比較回路１２と１３と同様の動作をすることになる。この制御状態でクロック信号ＣＫ２、ＣＫ３により比較回路１５の出力電圧Ｖｏｕｔ５をラッチＬＴ２、ＬＴ３でラッチすると、出力電圧Ｖｏｕｔ１は、図５（ｂ）、（ｃ）および図３（ｃ）で示したＶｏｕｔ１と同様の出力電圧となる。論理回路２０の動作は第１および第２の実施形態と同様であり、出力電圧Ｖｏｕｔは、ゼロクロス検出を行うと共に、ノイズによるゼロクロスの影響を除去することが可能である。

第３の実施形態では、ヒステリシス発生回路４０を切替えて動作させるため、第２の実施形態と同様に第１の実施形態に対して動作速度が遅くなるが、比較回路の数が減ることで回路規模が小さくなるという利点を有する。

以上により、第３の実施形態のゼロクロス検出回路の動作を説明し、第１および第２の実施形態と同様に、ゼロクロス検出を行うと共に、ノイズによるゼロクロスの影響を除去することができ、高精度なゼロクロス検出結果を簡便な回路構成にて得ることが可能であることを示した。

本説明では、説明の便宜上、入力端子Ｎ２側に電圧を加算するようにしたが、入力端子Ｎ１側に電圧を加算するようにしてもよく、また入力端子Ｎ１と入力端子Ｎ２の両方に電圧を加算するようにしてもよい。

また、第２および第３の実施形態の説明においては、比較回路の出力電圧を保持する回路としてラッチ回路を示したが、データを取り込む動作を行う構成であれば、必ずしもこの構成に制限されるものではない。

また、第１、第２および第３実施形態の説明では、出力電圧Ｖｏｕｔ１のハイレベルまたはローレベルの論理状態によって、出力電圧Ｖｏｕｔ０を電圧Ｖｏｕｔに出力するか否かを選択する動作を説明したが、必ずしもこの限りではなく、出力電圧Ｖｏｕｔ１の論理状態により、出力Ｖｏｕｔ０の変化タイミングで出力電圧Ｖｏｕｔを制御するような動作にしてもよい。また、出力電圧Ｖｏｕｔ１がハイレベルの場合にはＶｏｕｔ０のハイレベルからローレベルの遷移を1回のみＶｏｕｔに出力し、出力電圧Ｖｏｕｔ１がローレベルの場合にはＶｏｕｔ０のローレベルからハイレベルの遷移を1回のみＶｏｕｔに出力するような動作にしてもよい。また、説明の便宜上、動作状態に応じて各出力電圧のハイレベルとローレベルを明記したが、ハイレベルとローレベルは逆でもよく、またハイレベルとローレベルの組合せが異なってもよい。また、本説明においては、電圧Ｖｔｈ１と電圧Ｖｔｈ２を比較回路のヒステリシス電圧として説明したが、本説明内で記載した比較回路の動作を行う構成であれば、必ずしもこの構成に制限されるものではない。一例としては、比較回路の内部にヒステリシス電圧を持つのではなく、基準電圧を比較回路に供給して、出力電圧Ｖｏｕｔ１の反転レベルを調整する構成にしてもよい。また、電圧Ｖｔｈ１と電圧Ｖｔｈ２については、図３（ａ）に示すように時間的に変化しない一定の電圧として説明したが、例えば電源電圧や温度等の周囲環境によってノイズの大きさが変わる場合には、電圧Ｖｔｈ１や電圧Ｖｔｈ２は一定の電圧ではなく、可変に制御してもよい。また、比較回路１０のヒステリシス幅については特に言及せず、ゼロを前提として説明したが、実際の回路においては、非理想成分が存在するためにヒステリシス幅は必ずしもゼロにならず、微小な値を持つ場合がある。その場合でも、本発明の効果が損なわれることは無い。また実回路においては、電源電圧の変動等によるノイズを除去するために、比較回路１０にごく小さな振幅のヒステリシス機能を持たせても良く、または時間的なヒステリシス機能を設けても良く、または比較回路１０の出力を複数回サンプリングすることによってデジタル的なフィルタを設けても良い。また、本説明では、説明の便宜上、入力信号として特に電圧に着目して説明したが、入力信号は電流であっても良いことは明らかである。

＜本発明のゼロクロス検出回路の応用例＞
図８は、本発明の第１の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第１の応用例の回路図である。磁電変換素子であるホール素子１ａの信号は、端子Ｂａと端子Ｄａから差動増幅器２ａに入力され、差動増幅器２ａはこれを増幅し、差動増幅器２ａの出力は本発明のゼロクロス検出回路の入力端子Ｎ１、入力端子Ｎ２に接続される。ここで、端子Ｂａと端子Ｄａの電圧をそれぞれＶＢａ、ＶＤａとし、ホール素子１ａの信号電圧をＶＤａ−ＶＢａとし、差動増幅器２ａの増幅率をＧとする。

ホール素子１ａの信号電圧ＶＤａ−ＶＢａは、ホール素子１ａに流れる電流の向きと、印加される磁界の向きによりフレミング左手の法則に従って、その大きさと符号が変化する。仮に紙面の手前から奥の方向に磁界が印加された場合の信号電圧ＶＤａ−ＶＢａの符号が正とすると、紙面の奥から手前の方向に磁界が印加された場合には信号電圧ＶＤａ−ＶＢａの符号が負となる。また、印加される磁界が大きいほど、信号電圧ＶＤａ−ＶＢａの大きさは大きくなる。また、ホール素子１ａのオフセット電圧がゼロである理想的な場合には、ホール素子１ａに印加される磁界がゼロである場合の信号電圧ＶＤａ−ＶＢａはゼロとなる。ホール素子１ａの信号電圧は差動増幅器２ａにより増幅され
Ｖｎ２−Ｖｎ１＝Ｇ×（ＶＤａ−ＶＢａ）・・・（１）
となる。従って、Ｖｎ２−Ｖｎ１はホール素子１ａに印加される磁界に応じて、正または負またはゼロの値をとる。すなわち、本発明の第１の実施形態のゼロクロス検出回路の動作により、ホール素子１ａに印加される磁界のゼロクロス点を、ノイズによって誤動作することなく、高精度に検出することが可能になる。別の表現をすると、本発明の第１の実施形態のゼロクロス検出回路を搭載したセンサ装置と磁石との相対的な位置関係を検出する用途において、相対位置の変化によってセンサ装置に印加される磁界がＳ極からＮ極に切り替わる点、またはＮ極からＳ極に切り替わる点を高精度に検出することが可能になる。従って本発明の応用例は、ローターの回転位置を高精度に検出する必要があるブラシレスモーターでの使用やエンコーダでの使用に好適である。高速回転への要求に対応が可能となり、従来高速化に対応すると課題であったノイズによる誤出力も発生せず正確な回転制御ができるようになる。

図９は、本発明の第１の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第２の応用例の回路図である。ホール素子１ｂと差動増幅回路２ｂの接続の構成は、第１の応用例のホール素子１ａと差動増幅回路２ａの接続の構成と同様である。またホール素子１ｃと差動増幅回路２ｃの接続の構成も、第１の応用例のホール素子１ａと差動増幅回路２ａの接続の構成と同様である。差動増幅回路２ｂおよび２ｃは差動増幅回路２ａが差動出力であるのに対して、シングルエンドで出力する。磁電変換素子であるホール素子１ｂの信号は、端子Ｂｂと端子Ｄｂから差動増幅器２ｂに入力され、差動増幅器２ｂはこれを増幅し、差動増幅器２ｂの出力は本発明のゼロクロス検出回路の入力端子Ｎ１に接続される。また、磁電変換素子であるホール素子１ｃの信号は、端子Ｂｃと端子Ｄｃから差動増幅器２ｃに入力され、差動増幅器２ｃはこれを増幅し、差動増幅器２ｃの出力は本発明のゼロクロス検出回路の入力端子Ｎ２に接続される。ここで、端子Ｂｂ、Ｄｂ、Ｂｃ、Ｄｃの各電圧をそれぞれＶＢｂ、ＶＤｂ、ＶＢｃ、ＶＤｃとし、ホール素子１ｂおよび１ｃの信号電圧をそれぞれＶＤｂ−ＶＢｂ、ＶＤｃ−ＶＢｃとし、差動増幅器２ｂおよび２ｃの増幅率をともにＧとする。すると、入力端子Ｎ１に供給される入力電圧Ｖｎ１と入力端子Ｎ２に供給される入力電圧Ｖｎ２は次のようになる。

Ｖｎ１＝Ｇ×（ＶＤｂ−ＶＢｂ）・・・（２）
Ｖｎ２＝Ｇ×（ＶＤｃ−ＶＢｃ）・・・（３）
式（２）と式（３）から次式を得る。

Ｖｎ２−Ｖｎ１＝Ｇ×｛（ＶＤｃ−ＶＢｃ）−（ＶＤｂ−ＶＢｂ）｝・・・（４）
従って、Ｖｎ２−Ｖｎ１はホール素子１ｂとホール素子１ｃに印加される磁界に応じて、正または負またはゼロの値をとる。すなわち、本発明の第１の実施形態のゼロクロス検出回路の動作により、ホール素子１ｂとホール素子１ｃに印加される磁界の差のゼロクロス点を、ノイズによって誤動作することなく、高精度に検出することが可能になる。すなわち、２つのセンサ素子の信号が等しい場合にはゼロクロス検出を出力し、２つのセンサ素子のどちらの信号が大きいかを弁別して出力することが可能になる。本応用例は、例えば、バイアス磁界を発生する磁石と、鉄などの金属や磁性体で構成された歯車の間に磁気センサ装置を配置し、歯車の回転を磁気センサ装置で検出する用途で好適である。

本説明では、説明の便宜上、差動増幅回路２ｂおよび２ｃはシングルエンドで出力するとしたが、ノイズ耐性の向上を図るために差動出力としても良い。また、ホール素子が２つの場合を説明したが、２つより多くても良い。例えば、２つのホール素子の差分信号1と、これとは別の２つのホール素子の差分信号２を生成し、差分信号１と差分信号２のゼロクロスを検出するようにしても良い。

図１０は、本発明の第２の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第３の応用例の回路図である。ホール素子１ａと差動増幅回路２ａの接続の構成は、第１の応用例のホール素子１ａと差動増幅回路２ａの接続の構成と同様である。磁電変換素子であるホール素子１ａの信号は、端子Ｂａと端子Ｄａから差動増幅器２ａに入力され、差動増幅器２ａはこれを増幅し、差動増幅器２ａの出力は本発明のゼロクロス検出回路の入力端子Ｎ１、入力端子Ｎ２に接続される。第１の応用例の場合と同様に、Ｖｎ２−Ｖｎ１はホール素子１ａに印加される磁界に応じて、正または負またはゼロの値をとる。すなわち、本発明の第２の実施形態のゼロクロス検出回路の動作により、ホール素子１ａに印加される磁界のゼロクロス点を、ノイズによって誤動作することなく、高精度に検出することが可能になる。

図１１は、本発明の第３の実施形態のゼロクロス検出回路を磁気センサ装置に応用した第４の応用例の回路図である。図１０の第３の応用例との違いは、第２の実施形態の換わりに第３の実施形態を適用した点であり、具体的には、比較回路１４を削除して比較回路１５を追加し、入力端子Ｎ２と比較回路１５の非反転入力端子の間にヒステリシス発生回路４０を追加した点である。ヒステリシス発生回路４０のヒステリシス制御端子ＨＣは省略している。この他の接続および構成については、第３の応用例と同じである。

磁電変換素子であるホール素子１ａの信号は、端子Ｂａと端子Ｄａから差動増幅器２ａに入力され、差動増幅器２ａはこれを増幅し、差動増幅器２ａの出力は本発明のゼロクロス検出回路の入力端子Ｎ１、入力端子Ｎ２に接続される。第１および第２の応用例の場合と同様に、Ｖｎ２−Ｖｎ１はホール素子１ａに印加される磁界に応じて、正または負またはゼロの値をとる。すなわち、本発明の第３の実施形態のゼロクロス検出回路の動作により、ホール素子１ａに印加される磁界のゼロクロス点を、ノイズによって誤動作することなく、高精度に検出することが可能になる。

本説明では、説明の便宜上、差動増幅器２ａと比較回路１５の間にヒステリシス発生回路４０を接続したが、より信号源に近い側にヒステリシス発生回路４０を接続しても良い。具体的には、ホール素子１ａと差動増幅器２ａの間にヒステリシス発生回路４０を接続しても良い。一般的に、ホール素子は抵抗成分を有するため、ヒステリシス発生回路４０に抵抗が不要になる。そのため、ヒステリシス発生回路４０は、一例としては定電流源とスイッチ素子のみで構成可能となり、小型化に寄与する上に、定電流の値をホール素子の抵抗値と連動させることで、温度による特性シフトを小さくできるなどの利点を有する。

図８〜１１に本発明のゼロクロス検出回路を磁気センサ装置に応用した例を示した。本説明においては、説明のために具体的な例を示したが、必ずしもこの構成やセンサ素子に制限されるものではなく、広範な半導体回路およびセンサ回路において応用可能である。これは第１、第２、第３の実施形態のゼロクロス検出回路の場合についても同様である。一例としては、磁電変換素子であるホール素子の非理想成分であるオフセット電圧をキャンセルするスピニングカレント回路と組み合わせてもよく、また差動増幅器や比較回路の非理想成分であるオフセット電圧をキャンセルするチョッピング動作またはオートゼロ動作の回路等と組み合わせてもよい。ここで、スピニングカレント回路やチョッピング動作またはオートゼロ動作の回路等と組み合せた場合は、連続時間の信号処理ではなく離散時間の信号処理となるため、比較回路１０〜１５のそれぞれの出力を組み合わせ回路によって演算して出力端子ｏｕｔから出力するのは好ましくない。第２または第３の実施形態で示すように、ラッチ回路等の順序回路と組み合わせるのが好適である。また磁電変換素子以外にも、温度センサ素子、加速度センサ素子、圧力センサ素子といったセンサ素子のゼロクロス検出回路としても良い。

１０、１１、１２、１３、１４、１５ 比較回路
２０ 論理回路
３０ ラッチ回路
４０ ヒステリシス発生回路
１ａ、１ｂ、１ｃ ホール素子
２ａ、２ｂ、２ｃ 差動増幅回路

Claims (10)

1. 第一入力信号と第二入力信号が入力される第一比較回路と、
   前記第一入力信号と前記第二入力信号が入力され、ヒステリシス機能を有する第二比較回路と、
   論理回路と、を備え、
   前記第一比較回路は、前記第一入力信号と前記第二入力信号の第一比較結果を出力し、
   前記第二比較回路は、前記第一入力信号と前記第二入力信号の第二比較結果を出力し、
   前記論理回路は、前記第二比較結果にもとづいて前記第一比較結果を出力に反映するかを決定する手段を備えたことを特徴とするゼロクロス検出回路。
2. 前記第二比較結果が第一レベルで前記論理回路の出力が第一出力レベルのとき、前記第一比較結果の第一レベルから第二レベルへの遷移によって前記論理回路の出力が第二出力レベルへ遷移し、
   前記第二比較結果が第二レベルで前記論理回路の出力が第二出力レベルのとき、前記第一比較結果の第二レベルから第一レベルへの遷移によって前記論理回路の出力が第一出力レベルへ遷移し、
   前記２つの条件以外では前記論理回路の出力が変化しないことを特徴とする請求項１に記載のゼロクロス検出回路。
3. 前記第一比較回路が有するヒステリシス幅は、前記第二比較回路が備える前記ヒステリシス機能の有するヒステリシス幅よりも小さいことを特徴とする請求項１に記載のゼロクロス検出回路。
4. 前記第一比較回路と前記第二比較回路は、同一の比較回路で構成され、
   前記第一比較回路と前記第二比較回路の動作状態を切り替える手段を備えたことを特徴とする請求項１から３のいずれかに記載のゼロクロス検出回路。
5. 前記第一比較回路と前記第二比較回路は、同一の比較回路で構成され、
   前記第一入力信号と前記第二入力信号の一方もしくは両方の信号に、加算する電圧を切り替えられる電圧加算手段を備えたことを特徴とする請求項１から３のいずれかに記載のゼロクロス検出回路。
6. 第一入力信号と第二入力信号との大小を示す第一比較結果信号と、
   前記第一入力信号と前記第二入力信号との差分が所定値よりも大きいか小さいかを示す第二比較結果信号と、を備え、
   前記第二比較結果信号にもとづいて前記第一比較結果信号にもとづく信号を出力信号に出力することを特徴とするゼロクロス検出回路。
7. 前記第一入力信号および前記第二入力信号は電圧であることを特徴とする請求項１から６のいずれかに記載のゼロクロス検出回路。
8. 前記第一入力信号および前記第二入力信号は電流であることを特徴とする請求項１から６のいずれかに記載のゼロクロス検出回路。
9. 印加される物理量の強度に応じて信号を出力するセンサ素子と、
   前記センサ素子の出力する信号のゼロクロス検出を行う請求項１から８のいずれかに記載のゼロクロス検出回路と、
   を備えたことを特徴とするセンサ装置。
10. 前記第一入力信号が第一センサ素子の出力信号であり、
    前記第二入力信号が第二センサ素子の出力信号であることを特徴とする、
    請求項９に記載のセンサ装置。
    
    

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