KR102104776B1 - 제로크로스 검출 회로 및 센서 장치 - Google Patents

Abstract

(과제) 노이즈의 영향을 받지 않고 고정밀도로 제로크로스를 검출할 수 있는 제로크로스 검출 회로를 제공한다.
(해결 수단) 제 1 비교 회로와 히스테리시스 기능을 갖는 제 2 비교 회로와 논리 회로를 구비하고, 제 1 비교 회로는 제 1 입력 신호와 제 2 입력 신호의 제로크로스 검출 결과를 출력하고, 제 2 비교 회로는 제 1 입력 신호와 제 2 입력 신호의 비교 결과를 출력하고, 논리 회로는 제로크로스 검출 결과와 비교 결과에 기초하여 제로크로스 검출 결과를 출력에 반영할지를 결정하는 수단을 구비한 구성으로 하였다.

Description

제로크로스 검출 회로 및 센서 장치{ZERO-CROSS DETECTING CIRCUIT AND SENSOR DEVICE}

본 발명은, 제로크로스 검출 회로 및 센서 장치에 관한 것으로, 특히 센서 소자로부터의 신호에 기초하여 정확하게 제로크로스점을 검출할 수 있는 제로크로스 검출 회로에 관한 것이다.

종래부터 여러 가지 센서 장치가 전자 기기에 탑재되어 활용되고 있다. 일례로는, 브러시리스 모터의 가동자의 위치를 검출하기 위해서, 자기 센서 장치를 사용하고 있는 예를 들 수 있다. 브러시리스 모터는, 원통상의 스테이터와, 이 스테이터의 내주 또는 외주에 대향하여 형성된 원통상의 로터로 구성된다. 로터는 회전축을 중심으로 하여 스테이터에 대해 자유롭게 회전한다. 로터에는 계자용의 자석이 둘레 방향을 따라 배치되어 있고, 스테이터의 스테이터 코어에는 코일이 감겨져, 코일에 전류를 흘림으로써 발생하는 자계와, 계자용의 자석에 의한 자계의 상호 작용에 의해 로터가 회전한다.

로터의 회전을 제어하기 위해서는, 로터의 회전 위치의 검출이 필요하고, 위치 검출의 수단으로는 일반적으로는 자기 센서 소자가 사용된다. 자기 센서 소자에 의해, 자석의 S 극과 N 극의 전환, 즉 제로크로스의 위치를 검출함으로써, 로터의 회전 위치를 검출하고 있다. 제로크로스 검출에 있어서는, 제로크로스 근방에서의 채터링을 방지하기 위해서 히스테리시스 특성을 갖게한 방법이 각종 검토되고 있다. 그러나, 이 히스테리시스의 영향에 의해, 본래의 제로크로스 위치와 센서 신호에 의해 검출한 제로크로스 검출 위치에 어긋남이 발생하여, 모터의 효율의 저하, 회전 불균일이나 진동의 발생과 같은 문제가 발생한다. 따라서, 제로크로스 근방에서 채터링이 발생하지 않고, 또한 출력이 히스테리시스 특성을 갖지 않는 제로크로스 검출 회로가 요구되고 있다.

종래의 제로크로스 검출 회로의 일례의 회로도를 도 12 에 나타낸다. 종래의 제로크로스 검출 회로는, 피검출 신호 (S) 를 반전 입력 단자에 입력하고 제로크로스 검출 신호 (fa) 로서 출력하는 연산 증폭기 (50) 와, 제로크로스 검출 신호 (fa) 에 의해 피검출 신호 (S) 에 대해 제로크로스 검출 직후에 정부역 레벨로 함과 함께 순차 레벨 변화하여 소정 시간 후에 제로 레벨로 하는 비교 신호 (h) 를 작성하여 연산 증폭기 (50) 의 비반전 입력 단자에 가하는 비교 신호 작성 회로 (51) 로 구성되어 있다. 비교 신호 작성 회로 (51) 는, 저항 (R10, R11) 및 용량 (Ca) 으로 이루어지고, 시정수 (T) = (R10 ＋ R11)·Ca 가 설정되어 있다.

이와 같이 구성된 종래의 제로크로스 검출 회로의 동작을 도 13 에 나타낸다. 피검출 신호 (S) 가 연산 증폭기 (50) 의 반전 입력 단자에 가해지면, 연산 증폭기 (50) 는 피검출 신호 (S) 와 비교 신호 (h) 의 각 레벨을 비교하고, 이 비교 결과인 제로크로스 검출 신호 (fa) 를 출력한다. 시각 t1 에 있어서는, 피검출 신호 (S) 는 정측 레벨, 비교 신호 (h) 는 부측 레벨이며, 연산 증폭기 (50) 는 로우 레벨의 제로크로스 검출 신호 (fa) 를 출력한다. 이 상태로부터 시각이 경과하여, 비교 신호 (h) 가 시정수 (T) 에 따라 레벨 변화하여 제로 레벨이 되고, 시각 t2 에 있어서 피검출 신호 (S) 가 제로크로스하면, 연산 증폭기 (50) 의 반전 입력 단자의 전압은 정측의 레벨에서 제로 레벨이 되고, 더욱 부측 레벨로 변화한다. 이로써 연산 증폭기 (50) 로부터 출력되는 제로크로스 검출 신호 (fa) 는 시각 t2 에 있어서 하이 레벨로 반전한다. 이 때, 콘덴서 (Ca) 에는 하이 레벨의 제로크로스 검출 신호 (fa), 요컨대 ＋Vdd 가 가해지므로, 이 콘덴서 (Ca) 의 타단에는 ＋2Vdd 가 되는 전압 (C) 이 나타난다. 이 전압 (C) 이 저항 (R10 과 R11) 에 의해 분압되고, 비교 신호 (h) 로서 연산 증폭기 (50) 의 비반전 입력 단자에 공급된다. 따라서, 시각 t2 의 직후에는, 부측 레벨로 변화한 피검출 신호 (S) 와 정측 레벨이 된 비교 신호 (h) 가 연산 증폭기 (50) 에서 비교된다. 이로써, 제로크로스 부근에서 피검출 신호 (S) 에 노이즈 (ns) 가 얹혀 강제적으로 제로크로스하였다고 해도, 비교 신호 작성 회로 (51) 의 작용에 의해, 피검출 신호 (S) 에 대해 비교 신호 (h) 의 레벨이 정부역 레벨이 되도록 동작하기 때문에, 연산 증폭기 (50) 로부터 출력되는 제로크로스 검출 신호 (fa) 는 노이즈 (ns) 에 의해 반전되지 않아, 제로크로스의 오검출은 발생하지 않는다. 이 후, 비교 신호 (h) 는 시정수 (T) 에 따라 그 레벨이 완만하게 저하되고, 다음의 제로크로스 시각 t3 이 되기 이전에 제로 레벨에 이른다. 시각 t3 이 되어 다시 피검출 신호 (S) 가 제로크로스하면, 연산 증폭기 (50) 로부터 출력되는 제로크로스 검출 신호 (fa) 는 반전되어 로우 레벨이 된다. 이 때, 콘덴서 (Ca) 에는 로우 레벨의 제로크로스 검출 신호 (fa), 요컨대 전압 －Vdd 가 가해지므로, 콘덴서 (Ca) 의 타단에는 －2Vdd 가 되는 전압 (C) 이 나타난다. 이 전압 (C) 이 저항 (R10 과 R11) 에 의해 분압되고, 비교 신호 (h) 로서 연산 증폭기 (50) 의 비반전 입력 단자에 공급된다. 이상의 동작이 피검출 신호의 정부 레벨의 변화마다 행해져 제로크로스 검출 신호 (fa) 가 출력된다. 따라서, 노이즈에 의한 제로크로스가 발생하였다고 해도, 오검출, 즉 채터링이 발생하지 않는, 제로크로스 검출 신호가 실현되고 있었다.

일본 공개특허공보 소63－75670호

그러나, 종래의 제로크로스 검출 회로에 있어서는, 상기 서술한 바와 같이, 저항과 용량에 의한 시정수 (T) 에 의해 정해지는 시간 동안만, 노이즈에 의한 제로크로스의 영향을 제거하도록 구성되어 있고, 시정수 (T) 에 의해 정해지는 시간보다 짧은 시간에 피검출 신호 (S) 가 제로크로스를 반복하는 경우에는, 피검출 신호 (S) 의 제로크로스점을 검출할 수 없다는 과제가 있었다. 이로써, 예를 들어 브러시리스 모터에서의 사용에 있어서는, 고속 회전으로의 요구에 대응할 수 없고, 제로크로스 검출 회로에 의해 브러시리스 모터의 회전 속도가 율속된다는 과제가 있었다. 또, 시정수 (T) 가 짧아지도록 저항과 용량의 값을 선택하면, 노이즈를 제거할 수 없게 된다는 과제가 있었다. 이로써, 예를 들어 브러시리스 모터에 있어서는, 노이즈에 의해 제로크로스 검출 회로가 오출력되어, 정확한 회전 제어를 할 수 없게 된다는 과제가 있었다.

종래의 이와 같은 문제점을 해결하기 위해서, 본 발명의 제로크로스 검출 회로는 이하와 같은 구성으로 하였다.

제 1 입력 신호와 제 2 입력 신호가 입력되는 제 1 비교 회로와, 제 1 입력 신호와 제 2 입력 신호가 입력되고 히스테리시스 기능을 갖는 제 2 비교 회로와, 논리 회로를 구비하고, 제 1 비교 회로는 제 1 입력 신호와 제 2 입력 신호의 제로크로스 검출 결과를 출력하고, 제 2 비교 회로는 제 1 입력 신호와 제 2 입력 신호의 비교 결과를 출력하고, 논리 회로는 제로크로스 검출 결과와 비교 결과에 기초하여 출력을 결정하는 수단을 구비한 구성으로 하였다.

본 발명의 제로크스로스 검출 회로에 의하면, 입력된 신호가 정에서 부로, 또 부에서 정으로 바뀌는 제로크로스점을 고정밀도로 검출하는 것이 가능하고, 또한 노이즈에 의한 제로크로스의 영향의 제거가 가능하고, 또한 제로크로스 검출 회로를 비교적 작은 회로 규모로 간편한 구성으로 실현되는 것이 가능해진다. 예로 든 브러시리스 모터뿐만 아니라, 센서 출력 등 일반적인 신호의 제로크로스점 검출에 널리 응용할 수 있다.

도 1 은 제 1 실시형태의 제로크로스 검출 회로의 회로도이다.
도 2 는 제 1 실시형태의 제로크로스 검출 회로의 각 요소의 동작을 나타내는 도면이다.
도 3 은 제 1 실시형태의 제로크로스 검출 회로의 동작을 나타내는 도면이다.
도 4 는 제 1 실시형태의 제로크로스 검출 회로의 다른 일례이다.
도 5 는 제 1 실시형태의 제로크로스 검출 회로의 다른 일례의 각 요소의 동작을 나타내는 도면이다.
도 6 은 제 2 실시형태의 제로크로스 검출 회로의 회로도이다.
도 7 은 제 3 실시형태의 제로크로스 검출 회로의 회로도이다.
도 8 은 제 1 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 1 응용예의 회로도이다.
도 9 는 제 1 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 2 응용예의 회로도이다.
도 10 은 제 2 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 3 응용예의 회로도이다.
도 11 은 제 3 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 4 응용예의 회로도이다.
도 12 는 종래의 제로크로스 검출 회로의 회로도이다.
도 13 은 종래의 제로크로스 검출 회로의 동작을 나타내는 도면이다.

본 발명의 제로크로스 검출 회로는, 반도체 회로에 있어서의 제로크로스 검출 회로로서 폭넓게 이용될 수 있다. 이하, 본 발명의 제로크로스 검출 회로에 대해 도면을 참조하여 설명한다.

＜제 1 실시형태＞

도 1 은 제 1 실시형태의 제로크로스 검출 회로의 회로도이다. 제 1 실시형태의 제로크로스 검출 회로는, 비교 회로 (10) 와 비교 회로 (11) 와 논리 회로 (20) 로 구성되어 있다.

비교 회로 (10) 는, 2 개의 입력 단자와 1 개의 출력 단자를 갖고, 상세하게는 반전 입력 단자와 비반전 입력 단자와 출력 단자 (out0) 를 갖는다. 또, 비교 회로 (11) 는, 2 개의 입력 단자와 1 개의 출력 단자를 갖고, 상세하게는 반전 입력 단자와 비반전 입력 단자와 출력 단자 (out1) 를 갖는다. 비교 회로 (10) 의 반전 입력 단자와 비교 회로 (11) 의 반전 입력 단자는 입력 단자 (N1) 에서 공통으로 접속된다. 비교 회로 (10) 의 비반전 입력 단자와 비교 회로 (11) 의 비반전 입력 단자는 입력 단자 (N2) 에서 공통으로 접속된다. 입력 단자 (N1) 와 입력 단자 (N2) 에는, 각각 제 1 입력 신호와 제 2 입력 신호가 공급된다. 비교 회로 (10) 의 출력 단자 (out0) 와 비교 회로 (11) 의 출력 단자 (out1) 는 논리 회로 (20) 에 접속된다. 논리 회로 (20) 는 출력 단자 (out0) 의 신호와 출력 단자 (out1) 의 신호를 입력으로 하고, 출력 단자 (out) 로부터 논리 연산 결과를 출력한다. 이후의 설명에서는, 입력 단자 (N1), 입력 단자 (N2), 출력 단자 (out0), 출력 단자 (out1), 출력 단자 (out) 의 각 전압을 각각 입력 전압 (Vn1), 입력 전압 (Vn2), 출력 전압 (Vout0), 출력 전압 (Vout1), 출력 전압 (Vout) 으로 한다.

다음으로, 제 1 실시형태의 제로크로스 검출 회로의 동작을 도 2 및 도 3 을 사용하여 설명한다.

먼저, 비교 회로 (10) 의 동작을 설명한다. 비교 회로 (10) 는, 비반전 입력 단자에 공급되는 전압이 반전 입력 단자에 공급되는 전압보다 높을 때에는, 출력 단자 (out0) 로부터 하이 레벨을 출력하고, 이것과는 반대로, 비반전 입력 단자에 공급되는 전압이 반전 입력 단자에 공급되는 전압보다 낮을 때에는, 출력 단자 (out0) 로부터 로우 레벨을 출력하도록 동작한다. 이 동작의 상세를 도 2(a) 에 나타낸다. 여기서 가로축은 입력 전압 (Vn1 과 Vn2) 의 입력 전압차를 나타내고, 세로축은 각각의 출력 전압을 나타낸다. 도 2(a) 에 나타내는 바와 같이, 출력 전압 (Vout0) 은, 입력 전압 (Vn2) 이 입력 전압 (Vn1) 보다 높을 때, 즉, Vn2 － Vn1 ＞ 0 일 때에는 하이 레벨을 출력한다. 이것과는 반대로, 입력 전압 (Vn2) 이 입력 전압 (Vn1) 보다 낮을 때, 즉, Vn2 － Vn1 ＜ 0 일 때에는 로우 레벨을 출력한다. 출력 전압 (Vout0) 의 하이 레벨에서 로우 레벨로의 천이는, Vn2 － Vn1 = 0 에서 행해진다. 또, 출력 전압 (Vout0) 의 로우 레벨에서 하이 레벨로의 천이는, 동일하게 Vn2 － Vn1 = 0 에서 행해진다.

또, 입력 전압차 Vn2 － Vn1 이 시간 변화한 경우의 비교 회로 (10) 의 동작을 도 3(a) 및 도 3(b) 에 나타낸다. 여기서 가로축은 시간 경과를 나타내고, 세로축은 입력 전압차 또는 출력 전압을 나타낸다. 도 3(a) 는 입력 전압차 Vn2 － Vn1 이 시간에 의해 변화하는 모습을 나타낸다. 입력 전압차 Vn2 － Vn1 은 시간 변화에 수반하여 여러 가지 값을 취할 수 있다. 특히, Vn2 － Vn1 = 0 이 될 때를 제로크로스로 표현하고 있다. 도 3(b) 는 입력 전압차 Vn2 － Vn1 의 시간 변화에 수반하여 출력 전압 (Vout0) 이 변화하는 모습을 나타내고 있다. 도 3(b) 에 나타내는 바와 같이, 출력 전압 (Vout0) 은, Vn2 － Vn1 ＞ 0 일 때에는 하이 레벨을 출력하고, Vn2 － Vn1 ＜ 0 일 때에는 로우 레벨을 출력한다. Vn2 － Vn1 = 0 일 때, 즉, Vn1 = Vn2 일 때에 출력 전압 (Vout0) 은 제로크로스를 검출한다.

다음으로, 비교 회로 (11) 의 동작을 설명한다. 비교 회로 (11) 는, 비반전 입력 단자에 공급되는 전압이 반전 입력 단자에 공급되는 전압과 전압 (Vth1) 의 합보다 높을 때에는, 출력 단자 (out1) 로부터 하이 레벨을 출력하고, 이것과는 반대로, 비반전 입력 단자에 공급되는 전압이 반전 입력 단자에 공급되는 전압과 전압 (Vth2) 의 합보다 낮을 때에는, 출력 단자 (out1) 로부터 로우 레벨을 출력하도록 동작한다. 이 동작의 상세를 도 2(b) 에 나타낸다. 도 2(b) 에 나타내는 바와 같이, 출력 전압 (Vout1) 은, 입력 전압 (Vn2) 이 입력 전압 (Vn1) 과 전압 (Vth1) 의 합보다 높을 때, 즉, Vn2 － Vn1 ＞ Vth1 일 때에는 하이 레벨을 출력하고, 입력 전압 (Vn2) 이 입력 전압 (Vn1) 과 전압 (Vth2) 의 합보다 낮을 때, 즉, Vn2 － Vn1 ＜ Vth2 일 때에는 로우 레벨을 출력한다. 여기서, 전압 (Vth1) 은 정의 값으로 플러스측의 히스테리시스값을 나타내고, 전압 (Vth2) 은 부의 값으로 마이너스측의 히스테리시스값을 나타낸다. 출력 전압 (Vout1) 의 하이 레벨에서 로우 레벨로의 천이는, Vn2 － Vn1 = Vth2 에서 행해진다. 또, 출력 전압 (Vout1) 의 로우 레벨에서 하이 레벨로의 천이는, Vn2 － Vn1 = Vth1 에서 행해진다. Vn2 － Vn1 이 Vth1 과 Vth2 의 사이일 때에는, 직전 상태에 따라 하이 레벨 또는 로우 레벨을 출력한다. 즉, 비교 회로 (11) 는, 히스테리시스 폭｜Vth1｜ ＋ ｜Vth2｜를 갖는 비교 회로로서 동작한다.

또, 입력 전압차 Vn2 － Vn1 이 시간 변화한 경우의 비교 회로 (11) 의 동작을 도 3(a) 및 도 3(c) 에 나타낸다. 도 3(c) 는, 도 3(a) 에 나타내는 입력 전압차 Vn2 － Vn1 의 시간 변화에 수반하여 출력 전압 (Vout1) 이 변화하는 모습을 나타내고 있다. 시각 t1 일 때, 즉 Vn2 － Vn1 ＞ Vth1 일 때에 출력 전압 (Vout1) 은 하이 레벨을 출력하고, 그 후의 시간 경과 후에도 하이 레벨을 유지하며, Vn2 － Vn1 의 감소에 수반하여, Vn2 － Vn1 ＜ Vth2 가 되었을 때에 하이 레벨로부터 로우 레벨의 출력으로 천이하고, 그 후의 시간 경과 후에도 로우 레벨을 유지하며, Vn2 － Vn1 의 증가에 수반하여, Vn2 － Vn1 ＞ Vth1 이 되었을 때에 로우 레벨에서 하이 레벨로 천이한다.

다음으로, 논리 회로 (20) 의 동작을 설명한다. 논리 회로 (20) 는, 출력 전압 (Vout0) 과 출력 전압 (Vout1) 의 논리 상태에 따라 출력 전압 (Vout) 의 논리를 결정하도록 동작한다. 보다 상세하게는 논리 회로 (20) 는, Vout1 이 하이 레벨일 때에는, Vout0 의 하이 레벨로부터 로우 레벨의 천이에 의해 Vout 를 하이 레벨에서 로우 레벨로 천이시킨다. Vout 가 원래 로우 레벨이면 Vout 는 변화하지 않는다. Vout0 의 로우 레벨로부터 하이 레벨의 천이에 의해 Vout 는 변화하지 않는다. 또, Vout1 이 로우 레벨일 때에는, Vout0 의 로우 레벨로부터 하이 레벨의 천이에 의해 Vout 를 로우 레벨에서 하이 레벨로 천이시킨다. Vout 가 원래 하이 레벨이면 Vout 는 변화하지 않는다. Vout0 의 하이 레벨로부터 로우 레벨의 천이에 의해 Vout 는 변화하지 않는다. 이상의 동작을, 도 3 을 사용하여 설명한다.

전술한 바와 같이, 도 3(a), 도 3(b), 도 3(c) 는, 각각 입력 전압차 Vn2 － Vn1, 출력 전압 (Vout0), 출력 전압 (Vout1) 의 시간 변화를 나타내고 있다. 도 3(d) 는 출력 전압 (Vout) 의 시간 변화를 나타내고 있다.

도 3(a) ∼ 도 3(d) 에 있어서, 시각 t1 일 때, 출력 전압 (Vout0) 과 출력 전압 (Vout1) 은 하이 레벨이다. 그 후, 시간이 경과하여 Vn2 － Vn1 이 감소하여, 제로크로스했을 때에 Vout0 은 하이 레벨에서 로우 레벨로 천이한다. 이 때, Vout1 은 하이 레벨이기 때문에, 논리 회로 (20) 는, Vout0 의 하이 레벨로부터 로우 레벨의 제로크로스의 검출을 Vout 에 출력한다. 그 후, 시간이 경과하여 Vn2 － Vn1 ＜ Vth2 가 되면, Vout1 은 하이 레벨에서 로우 레벨로 천이한다. 그 후, 시간이 경과하여 Vn2 － Vn1 이 증가하여, 제로크로스했을 때에 Vout0 은 로우 레벨에서 하이 레벨로 천이한다. 이 때, Vout1 은 로우 레벨이기 때문에, 논리 회로 (20) 는, Vout0 의 로우 레벨로부터 하이 레벨의 제로크로스의 검출을 Vout 에 출력한다. 그 후, 시간이 경과하여 Vn2 － Vn1 ＞ Vth1 이 되면, Vout1 은 로우 레벨에서 하이 레벨로 천이한다. 또한 그 후, 시간이 경과하여 시각 t2 일 때에는, 시각 t1 과 동일한 상태가 된다.

시각 t2 일 때, 출력 전압 (Vout0) 과 출력 전압 (Vout1) 은 하이 레벨이다. 그 후, 시간이 경과하여 Vn2 － Vn1 이 감소하여, 제로크로스했을 때에 Vout0 은 하이 레벨에서 로우 레벨로 천이한다. 이 때, Vout1 은 하이 레벨이기 때문에, 논리 회로 (20) 는, Vout0 의 하이 레벨로부터 로우 레벨의 제로크로스의 검출을 Vout 에 출력한다. 그 후, 시간이 경과하여 노이즈 (ns) 에 의해 Vn2 － Vn1 은 2 회 제로크로스하고, 출력 전압 (Vout0) 은, 로우 레벨에서 하이 레벨로 천이한 후, 다시 로우 레벨로 천이한다. 이 때, Vout1 은 하이 레벨이기 때문에, 논리 회로 (20) 는, Vout0 의 로우 레벨로부터 하이 레벨의 천이를 Vout 에 출력하지 않도록 동작한다. 따라서, 노이즈에 의한 제로크로스 검출은 출력 단자 (out) 에는 나타나지 않는다. 또한, 시간이 경과하여 Vn2 － Vn1 ＜ Vth2 가 되면, Vout1 은 하이 레벨에서 로우 레벨로 천이한다. 그 후, 시간이 경과하여 Vn2 － Vn1 이 증가하여, 제로크로스했을 때에 Vout0 은 로우 레벨에서 하이 레벨로 천이한다. 이 때, Vout1 은 로우 레벨이기 때문에, 논리 회로 (20) 는, Vout0 의 로우 레벨로부터 하이 레벨의 제로크로스의 검출을 Vout 에 출력한다. 그 후, 시간이 경과하여 노이즈 (ns) 에 의해 Vn2 － Vn1 은 2 회 제로크로스하고, 출력 전압 (Vout0) 은, 하이 레벨에서 로우 레벨로 천이한 후, 다시 하이 레벨로 천이한다. 이 때, Vout1 은 로우 레벨이기 때문에, Vout0 의 하이 레벨로부터 로우 레벨의 천이를 Vout 에 출력하지 않도록 동작한다. 따라서, 노이즈에 의한 제로크로스 검출은 출력 단자 (out) 에는 나타나지 않는다. 그 후, 시간이 경과하여 Vn2 － Vn1 ＞ Vth1 이 되면, Vout1 은 로우 레벨에서 하이 레벨로 천이한다. 또한 그 후, 시간이 경과하여 시각 t3 일 때에는, 시각 t1 및 시각 t2 와 동일한 상태가 된다.

이상에 의해, 제 1 실시형태의 제로크로스 검출 회로의 동작을 설명하고, 제로크로스 검출을 실시함과 함께, 노이즈에 의한 제로크로스의 영향을 제거할 수 있고, 고정밀도의 제로크로스 검출 결과를 간편한 회로 구성으로 얻는 것이 가능한 것을 나타냈다. 본 실시형태의 제로크로스 검출 회로를 브러시리스 모터에서 사용하면, 고속 회전으로의 요구에 대응이 가능해진다. 종래, 고속화에 대응하면, 과제였던 노이즈에 의한 오출력도 발생하지 않고 정확한 회전 제어를 할 수 있게 된다.

본 설명에 있어서는, 전압 (Vth1) 과 전압 (Vth2) 을 비교 회로 (11) 의 히스테리시스 전압으로서 설명했지만, 비교 회로 (11) 를 도 4 의 회로도 및 도 5 의 동작도에 나타내는 바와 같이, 비교 회로 (12) 와 비교 회로 (13) 로 분할하여, 비교 회로 (12) 와 Vn2 － Vn1 이 전압 (Vth1) 보다 큰지 작은지를 판별하고, 비교 회로 (13) 와 Vn2 － Vn1 이 전압 (Vth2) 보다 큰지 작은지를 판별하도록 해도 된다. 여기서, 도 5(a) 는 비교 회로 (10) 의 동작을 나타내고, 도 5(b) 는 비교 회로 (12) 의 동작을 나타내고, 도 5(c) 는 비교 회로 (13) 의 동작을 나타내고, 도 5(d) 는 논리 회로 (20) 의 동작을 나타내고 있다.

＜제 2 실시형태＞

도 6 은 제 2 실시형태의 제로크로스 검출 회로의 회로도이다. 도 1 에 나타낸 제 1 실시형태와의 차이는, 비교 회로 (10) 와 비교 회로 (11) 를 삭제하고 비교 회로 (14) 를 추가하며, 비교 회로 (14) 와 논리 회로 (20) 사이에 래치 회로 (30) 를 추가한 점이다. 추가한 요소는 다음과 같이 구성되어 접속된다. 또 삭제한 요소에 의해 다음의 접속이 제 1 실시형태와 상이하다.

비교 회로 (14) 는, 2 개의 입력 단자와 1 개의 출력 단자와 1 개의 제어 단자 (HC) 를 갖는다. 상세하게는 반전 입력 단자와 비반전 입력 단자와 출력 단자 (out4) 와 히스테리시스 제어 단자 (HC) 를 갖는다. 비교 회로 (14) 의 반전 입력 단자는 입력 단자 (N1) 에 접속되고, 비교 회로 (14) 의 비반전 입력 단자는 입력 단자 (N2) 에 접속된다. 비교 회로 (14) 의 히스테리시스 제어 단자 (HC) 는, 히스테리시스 제어 단자에 입력하는 제어 신호에 의해 비교 회로 (14) 의 히스테리시스 전압을 조정한다. 히스테리시스 제어 단자 (HC) 의 제어 회로는 도시하지 않는다. 비교 회로 (14) 의 출력 단자 (out4) 는 래치 회로 (30) 에 접속된다. 래치 회로 (30) 는 래치 (LT1, LT2, LT3) 로 구성되고, 출력 단자 (out4) 는 래치 (LT1, LT2, LT3) 의 데이터 입력 단자 (D) 에 접속된다. 래치 (LT1, LT2, LT3) 의 데이터 출력 단자 (Q) 는 각각 출력 단자 (out0), 출력 단자 (out2), 출력 단자 (out3) 이며, 도 4 에 나타낸 제 1 실시형태와 마찬가지로 논리 회로 (20) 에 접속된다. 래치 (LT1, LT2, LT3) 는 클록 단자 (C) 를 구비하고, 각각 클록 신호 (CK1, CK2, CK3) 에 의해 데이터 입력 단자 (D) 에 입력되는 데이터를 래치하여 데이터 출력 단자 (Q) 에 출력한다. 클록 신호 (CK1, CK2, CK3) 의 제어 회로는 도시하지 않는다. 이 이외의 접속 및 구성에 대해서는 제 1 실시형태와 동일하다. 이후의 설명에서는, 출력 단자 (out4) 의 전압을 출력 전압 (Vout4) 으로 한다.

다음으로, 제 2 실시형태의 제로크로스 검출 회로의 동작을 설명한다.

비교 회로 (14) 는, 제 1 실시형태의 비교 회로 (10) 와 비교 회로 (11) 의 동작을 히스테리시스 제어 단자 (HC) 에 입력하는 제어 신호에 의해 시분할로 실시하도록 동작한다. 즉, 전압 (Vth1) 과 전압 (Vth2) 이 제로가 되도록 비교 회로 (14) 를 제어하면, 비교 회로 (14) 는 비교 회로 (10) 와 동일하게 동작하고, 전압 (Vth1) 과 전압 (Vth2) 이 제로가 되지 않도록 제어하면, 비교 회로 (14) 는 비교 회로 (12) 또는 비교 회로 (13) 와 동일하게 동작한다. 이와 같은 동작을 하는 비교 회로에 대해서는 주지의 기술이기 때문에 설명을 생략한다. 비교 회로 (14) 가 비교 회로 (10) 와 마찬가지로 제어된 상태에서, 클록 신호 (CK1) 에 의해 비교 회로 (14) 의 출력 전압 (Vout4) 을 래치 (LT1) 로 래치하면, 출력 전압 (Vout0) 은, 도 5(a) 및 도 3(b) 로 나타낸 Vout0 과 동일한 출력 전압이 된다. 비교 회로 (14) 가 비교 회로 (12), 비교 회로 (13) 와 마찬가지로 제어된 상태에서, 클록 신호 (CK2, CK3) 에 의해 비교 회로 (14) 의 출력 전압 (Vout4) 을 래치 (LT2, LT3) 로 래치하면, 출력 전압 (Vout1) 은, 도 5(b), 도 5(c) 및 도 3(c) 로 나타낸 Vout1 과 동일한 출력 전압이 된다. 논리 회로 (20) 의 동작은 제 1 실시형태와 동일하고, 출력 전압 (Vout) 은, 제로크로스 검출을 실시함과 함께, 노이즈에 의한 제로크로스의 영향을 제거하는 것이 가능하다.

제 2 실시형태에서는, 비교 회로 (14) 를 시분할 동작시키기 때문에, 제 1 실시형태에 대해 동작 속도가 늦어지지만, 비교 회로의 수가 줄어듦으로써 회로 규모가 작아진다는 이점을 갖는다.

이상에 의해, 제 2 실시형태의 제로크로스 검출 회로의 동작을 설명하고, 제 1 실시형태와 마찬가지로, 제로크로스 검출을 실시함과 함께, 노이즈에 의한 제로크로스의 영향을 제거할 수 있고, 고정밀도의 제로크로스 검출 결과를 간편한 회로 구성으로 얻는 것이 가능한 것을 나타냈다.

＜제 3 실시형태＞

도 7 은 제 3 실시형태의 제로크로스 검출 회로의 회로도이다. 도 6 에 나타낸 제 2 실시형태와의 차이는, 비교 회로 (14) 를 삭제하고 비교 회로 (15) 를 추가하며, 입력 단자 (N2) 와 비교 회로 (15) 의 비반전 입력 단자 사이에 히스테리시스 발생 회로 (40) 를 추가한 점이다. 추가한 요소는 다음과 같이 구성되어 접속된다. 또 삭제한 요소에 의해 다음의 접속이 제 2 실시형태와 상이하다.

비교 회로 (15) 는, 2 개의 입력 단자와 1 개의 출력 단자를 갖고, 상세하게는 반전 입력 단자와 비반전 입력 단자와 출력 단자 (out5) 를 갖는다. 비교 회로 (15) 의 반전 입력 단자는 입력 단자 (N1) 에 접속되고, 비교 회로 (15) 의 비반전 입력 단자는 히스테리시스 발생 회로 (40) 의 출력 단자에 접속된다. 히스테리시스 발생 회로 (40) 의 입력 단자에는 입력 단자 (N2) 가 접속된다. 비교 회로 (15) 의 출력 단자 (out5) 는 래치 회로 (30) 에 접속된다. 히스테리시스 발생 회로 (40) 는 히스테리시스 제어 단자 (HC) 를 구비하고, 제어 신호에 의해 히스테리시스 전압을 조정한다. 히스테리시스 제어 단자 (HC) 의 제어 회로는 도시하지 않는다. 이 이외의 접속 및 구성에 대해서는 제 2 실시형태와 동일하다. 이후의 설명에서는, 비교 회로 (15) 의 비반전 입력 단자와 히스테리시스 발생 회로 (40) 의 출력 단자의 접속점을 N2' 로 하고, 접속점 (N2') 의 전압을 Vn2', 출력 단자 (out5) 의 전압을 출력 전압 (Vout5) 로 한다.

다음으로, 제 3 실시형태의 제로크로스 검출 회로의 동작을 설명한다.

비교 회로 (15) 는, 제 1 실시형태의 비교 회로 (10) 와 동일하게 동작한다. 즉, 비교 회로 (15) 는, 비반전 입력 단자에 공급되는 전압이 반전 입력 단자에 공급되는 전압보다 높을 때에는, 출력 단자 (out5) 로부터 하이 레벨을 출력하고, 이것과는 반대로, 비반전 입력 단자에 공급되는 전압이 반전 입력 단자에 공급되는 전압보다 낮을 때에는, 출력 단자 (out5) 로부터 로우 레벨을 출력하도록 동작한다. 히스테리시스 발생 회로 (40) 는, 히스테리시스 제어 단자 (HC) 의 제어 상태에 의해, 입력 전압을 그대로 출력할지, 정의 값인 전압 (Vth1) 을 가산하여 출력할지, 부의 값인 전압 (Vth2) 을 가산하여 출력할지를 전환하도록 동작한다. 즉, 히스테리시스 발생 회로 (40) 의 출력 전압은, Vn2' = Vn2 또는 Vn2' = Vn2 ＋ Vth1 또는 Vn2' = Vn2 ＋ Vth2 중 어느 것이 되도록 제어된다. 이와 같은 동작을 하는 히스테리시스 발생 회로에 대해서는 주지의 기술이며, 예를 들어, 저항 및 정전류원 및 스위치 소자에 의해 실현 가능하다.

히스테리시스 발생 회로 (40) 의 출력 전압이 Vn2' = Vn2 가 되도록 제어된 상태에서는, 비교 회로 (15) 는 비반전 입력 단자에 입력되는 전압 Vn2' = Vn2 와 반전 입력 단자에 입력되는 전압 (Vn1) 을 비교하게 된다. 따라서, 제 1 실시형태의 비교 회로 (10) 와 동일한 동작을 하게 된다. 이 제어 상태에서 클록 신호 (CK1) 에 의해 비교 회로 (15) 의 출력 전압 (Vout5) 을 래치 (LT1) 로 래치하면, 출력 전압 (Vout0) 은 도 5(a) 및 도 3(b) 로 나타낸 Vout0 과 동일한 출력 전압이 된다.

또, 히스테리시스 발생 회로 (40) 의 출력 전압이 Vn2' = Vn2 ＋ Vth1 이 되도록 제어된 상태에서는, 비교 회로 (15) 는 비반전 입력 단자에 입력되는 전압 Vn2' = Vn2 ＋ Vth1 과 반전 입력 단자에 입력되는 전압 Vn1 을 비교하고, 히스테리시스 발생 회로 (40) 의 출력 전압이 Vn2' = Vn2 ＋ Vth2 가 되도록 제어된 상태에서는, 비교 회로 (15) 는 비반전 입력 단자에 입력되는 전압 Vn2' = Vn2 ＋ Vth2 와 반전 입력 단자에 입력되는 전압 (Vn1) 을 비교하게 된다. 따라서, 제 1 실시형태의 비교 회로 (12 와 13) 와 동일한 동작을 하게 된다. 이 제어 상태에서 클록 신호 (CK2, CK3) 에 의해 비교 회로 (15) 의 출력 전압 (Vout5) 을 래치 (LT2, LT3) 로 래치하면, 출력 전압 (Vout1) 은, 도 5(b), 도 5(c) 및 도 3(c) 로 나타낸 Vout1 과 동일한 출력 전압이 된다. 논리 회로 (20) 의 동작은 제 1 및 제 2 실시형태와 동일하고, 출력 전압 (Vout) 은, 제로크로스 검출을 실시함과 함께, 노이즈에 의한 제로크로스의 영향을 제거하는 것이 가능하다.

제 3 실시형태에서는, 히스테리시스 발생 회로 (40) 를 전환하여 동작시키기 때문에, 제 2 실시형태와 마찬가지로 제 1 실시형태에 대해 동작 속도가 늦어지지만, 비교 회로의 수가 줄어듦으로써 회로 규모가 작아진다는 이점을 갖는다.

이상에 의해, 제 3 실시형태의 제로크로스 검출 회로의 동작을 설명하고, 제 1 및 제 2 실시형태와 마찬가지로, 제로크로스 검출을 실시함과 함께, 노이즈에 의한 제로크로스의 영향을 제거할 수 있고, 고정밀도의 제로크로스 검출 결과를 간편한 회로 구성으로 얻는 것이 가능한 것을 나타냈다.

본 설명에서는, 설명의 편의상, 입력 단자 (N2) 측에 전압을 가산하도록 했지만, 입력 단자 (N1) 측에 전압을 가산하도록 해도 되고, 또 입력 단자 (N1) 와 입력 단자 (N2) 의 양방에 전압을 가산하도록 해도 된다.

또, 제 2 및 제 3 실시형태의 설명에 있어서는, 비교 회로의 출력 전압을 유지하는 회로로서 래치 회로를 나타냈지만, 데이터를 취입하는 동작을 실시하는 구성이면, 반드시 이 구성에 제한되는 것은 아니다.

또, 제 1, 제 2 및 제 3 실시형태의 설명에서는, 출력 전압 (Vout1) 의 하이 레벨 또는 로우 레벨의 논리 상태에 의해, 출력 전압 (Vout0) 을 전압 (Vout) 에 출력하는지의 여부를 선택하는 동작을 설명했지만, 반드시 이것에 한정되지는 않고, 출력 전압 (Vout1) 의 논리 상태에 의해, 출력 (Vout0) 의 변화 타이밍으로 출력 전압 (Vout) 을 제어하는 동작으로 해도 된다. 또, 출력 전압 (Vout1) 이 하이 레벨인 경우에는 Vout0 의 하이 레벨로부터 로우 레벨의 천이를 1 회만 Vout 에 출력하고, 출력 전압 (Vout1) 이 로우 레벨인 경우에는 Vout0 의 로우 레벨로부터 하이 레벨의 천이를 1 회만 Vout 에 출력하는 동작으로 해도 된다. 또, 설명의 편의상, 동작 상태에 따라 각 출력 전압의 하이 레벨과 로우 레벨을 명기했지만, 하이 레벨과 로우 레벨은 반대여도 되고, 또 하이 레벨과 로우 레벨의 조합이 상이해도 된다. 또, 본 설명에 있어서는, 전압 (Vth1) 과 전압 (Vth2) 을 비교 회로의 히스테리시스 전압으로서 설명했지만, 본 설명 내에서 기재한 비교 회로의 동작을 실시하는 구성이면, 반드시 이 구성에 제한되는 것은 아니다. 일례로는, 비교 회로의 내부에 히스테리시스 전압을 가지는 것이 아니라, 기준 전압을 비교 회로에 공급하여, 출력 전압 (Vout1) 의 반전 레벨을 조정하는 구성으로 해도 된다. 또, 전압 (Vth1) 과 전압 (Vth2) 에 대해서는, 도 3(a) 에 나타내는 바와 같이 시간적으로 변화하지 않는 일정한 전압으로 하여 설명했지만, 예를 들어 전원 전압이나 온도 등의 주위 환경에 의해 노이즈의 크기가 바뀌는 경우에는, 전압 (Vth1) 이나 전압 (Vth2) 은 일정한 전압이 아니라, 가변으로 제어해도 된다. 또, 비교 회로 (10) 의 히스테리시스 폭에 대해서는 특별히 언급하지 않고, 제로를 전제로 하여 설명했지만, 실제의 회로에 있어서는, 비이상 (非理想) 성분이 존재하기 때문에 히스테리시스 폭은 반드시 제로가 되지 않고, 미소한 값을 가지는 경우가 있다. 그 경우에도, 본 발명의 효과가 저해되는 경우는 없다. 또 실회로에 있어서는, 전원 전압의 변동 등에 의한 노이즈를 제거하기 위해서, 비교 회로 (10) 에 매우 작은 진폭의 히스테리시스 기능을 갖게 해도 되고, 또는 시간적인 히스테리시스 기능을 설치해도 되고, 또는 비교 회로 (10) 의 출력을 복수 회 샘플링함으로써 디지털적인 필터를 설치해도 된다. 또, 본 설명에서는, 설명의 편의상, 입력 신호로서 특히 전압에 주목하여 설명했지만, 입력 신호는 전류여도 되는 것은 명확하다.

＜본 발명의 제로크로스 검출 회로의 응용예＞

도 8 은 본 발명의 제 1 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 1 응용예의 회로도이다. 자전 변환 소자인 홀 소자 (1a) 의 신호는, 단자 (Ba) 와 단자 (Da) 로부터 차동 증폭기 (2a) 에 입력되고, 차동 증폭기 (2a) 는 이것을 증폭시키고, 차동 증폭기 (2a) 의 출력은 본 발명의 제로크로스 검출 회로의 입력 단자 (N1), 입력 단자 (N2) 에 접속된다. 여기서, 단자 (Ba) 와 단자 (Da) 의 전압을 각각 VBa, VDa 로 하고, 홀 소자 (1a) 의 신호 전압을 VDa － VBa 로 하고, 차동 증폭기 (2a) 의 증폭률을 G 로 한다.

홀 소자 (1a) 의 신호 전압 VDa － VBa 은, 홀 소자 (1a) 에 흐르는 전류의 방향과, 인가되는 자계의 방향에 의해 플레밍의 왼손 법칙에 따라 그 크기와 부호가 변화한다. 만일 지면의 앞쪽에서 안쪽 방향으로 자계가 인가된 경우의 신호 전압 VDa － VBa 의 부호를 정으로 하면, 지면의 안쪽에서 앞쪽 방향으로 자계가 인가된 경우에는 신호 전압 VDa － VBa 의 부호가 부가 된다. 또, 인가되는 자계가 클수록, 신호 전압 VDa － VBa 의 크기는 커진다. 또, 홀 소자 (1a) 의 오프셋 전압이 제로인 이상적인 경우에는, 홀 소자 (1a) 에 인가되는 자계가 제로인 경우의 신호 전압 VDa － VBa 는 제로가 된다. 홀 소자 (1a) 의 신호 전압은 차동 증폭기 (2a) 에 의해 증폭되고

Vn2 － Vn1 = G × (VDa － VBa) … (1)

가 된다. 따라서, Vn2 － Vn1 은 홀 소자 (1a) 에 인가되는 자계에 따라, 정 또는 부 또는 제로의 값을 취한다. 즉, 본 발명의 제 1 실시형태의 제로크로스 검출 회로의 동작에 의해, 홀 소자 (1a) 에 인가되는 자계의 제로크로스점을, 노이즈에 의해 오동작하지 않고, 고정밀도로 검출하는 것이 가능해진다. 다른 표현을 하면, 본 발명의 제 1 실시형태의 제로크로스 검출 회로를 탑재한 센서 장치와 자석의 상대적인 위치 관계를 검출하는 용도에 있어서, 상대 위치의 변화에 의해 센서 장치에 인가되는 자계가 S 극에서 N 극으로 바뀌는 점, 또는 N 극에서 S 극으로 바뀌는 점을 고정밀도로 검출하는 것이 가능해진다. 따라서 본 발명의 응용예는, 로터의 회전 위치를 고정밀도로 검출할 필요가 있는 브러시리스 모터에서의 사용이나 인코더에서의 사용에 바람직하다. 고속 회전으로의 요구에 대응이 가능해지고, 종래 고속화에 대응하면, 과제였던 노이즈에 의한 오출력도 발생하지 않고, 정확한 회전 제어를 할 수 있게 된다.

도 9 는 본 발명의 제 1 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 2 응용예의 회로도이다. 홀 소자 (1b) 와 차동 증폭 회로 (2b) 의 접속 구성은, 제 1 응용예의 홀 소자 (1a) 와 차동 증폭 회로 (2a) 의 접속 구성과 동일하다. 또 홀 소자 (1c) 와 차동 증폭 회로 (2c) 의 접속 구성도, 제 1 응용예의 홀 소자 (1a) 와 차동 증폭 회로 (2a) 의 접속 구성과 동일하다. 차동 증폭 회로 (2b 및 2c) 는 차동 증폭 회로 (2a) 가 차동 출력인 데에 반하여, 싱글 엔드로 출력한다. 자전 변환 소자인 홀 소자 (1b) 의 신호는, 단자 (Bb) 와 단자 (Db) 로부터 차동 증폭기 (2b) 에 입력되고, 차동 증폭기 (2b) 는 이것을 증폭시키고, 차동 증폭기 (2b) 의 출력은 본 발명의 제로크로스 검출 회로의 입력 단자 (N1) 에 접속된다. 또, 자전 변환 소자인 홀 소자 (1c) 의 신호는, 단자 (Bc) 와 단자 (Dc) 로부터 차동 증폭기 (2c) 에 입력되고, 차동 증폭기 (2c) 는 이것을 증폭시키고, 차동 증폭기 (2c) 의 출력은 본 발명의 제로크로스 검출 회로의 입력 단자 (N2) 에 접속된다. 여기서, 단자 (Bb, Db, Bc, Dc) 의 각 전압을 각각 VBb, VDb, VBc, VDc 로 하고, 홀 소자 (1b 및 1c) 의 신호 전압을 각각 VDb － VBb, VDc － VBc 로 하고, 차동 증폭기 (2b 및 2c) 의 증폭률을 모두 G 로 한다. 그러면, 입력 단자 (N1) 에 공급되는 입력 전압 (Vn1) 과 입력 단자 (N2) 에 공급되는 입력 전압 (Vn2) 은 다음과 같이 된다.

Vn1 = G × (VDb － VBb) … (2)

Vn2 = G × (VDc － VBc) … (3)

식 (2) 과 식 (3) 으로부터 다음 식을 얻는다.

Vn2 － Vn1 = G × {(VDc － VBc) － (VDb － VBb)} … (4)

따라서, Vn2 － Vn1 은 홀 소자 (1b) 와 홀 소자 (1c) 에 인가되는 자계에 따라, 정 또는 부 또는 제로의 값을 취한다. 즉, 본 발명의 제 1 실시형태의 제로크로스 검출 회로의 동작에 의해, 홀 소자 (1b) 와 홀 소자 (1c) 에 인가되는 자계의 차의 제로크로스점을, 노이즈에 의해 오동작하지 않고, 고정밀도로 검출하는 것이 가능해진다. 즉, 2 개의 센서 소자의 신호가 동등한 경우에는 제로크로스 검출을 출력하고, 2 개의 센서 소자의 어느 쪽의 신호가 큰지를 변별하여 출력하는 것이 가능해진다. 본 응용예는, 예를 들어, 바이어스 자계를 발생시키는 자석과, 철 등의 금속이나 자성체로 구성된 기어 사이에 자기 센서 장치를 배치하고, 기어의 회전을 자기 센서 장치로 검출하는 용도로 바람직하다.

본 설명에서는, 설명의 편의상, 차동 증폭 회로 (2b 및 2c) 는 싱글 엔드로 출력한다고 했지만, 노이즈 내성의 향상을 도모하기 위해서 차동 출력으로 해도 된다. 또, 홀 소자가 2 개인 경우를 설명했지만, 2 개 보다 많아도 된다. 예를 들어, 2 개의 홀 소자의 차분 신호 (1) 와, 이것과는 상이한 2 개의 홀 소자의 차분 신호 (2) 를 생성하고, 차분 신호 (1) 과 차분 신호 (2) 의 제로크로스를 검출하도록 해도 된다.

도 10 은 본 발명의 제 2 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 3 응용예의 회로도이다. 홀 소자 (1a) 와 차동 증폭 회로 (2a) 의 접속 구성은, 제 1 응용예의 홀 소자 (1a) 와 차동 증폭 회로 (2a) 의 접속 구성과 동일하다. 자전 변환 소자인 홀 소자 (1a) 의 신호는, 단자 (Ba) 와 단자 (Da) 로부터 차동 증폭기 (2a) 에 입력되고, 차동 증폭기 (2a) 는 이것을 증폭시키고, 차동 증폭기 (2a) 의 출력은 본 발명의 제로크로스 검출 회로의 입력 단자 (N1), 입력 단자 (N2) 에 접속된다. 제 1 응용예의 경우와 마찬가지로, Vn2 － Vn1 은 홀 소자 (1a) 에 인가되는 자계에 따라, 정 또는 부 또는 제로의 값을 취한다. 즉, 본 발명의 제 2 실시형태의 제로크로스 검출 회로의 동작에 의해, 홀 소자 (1a) 에 인가되는 자계의 제로크로스점을, 노이즈에 의해 오동작하지 않고, 고정밀도로 검출하는 것이 가능해진다.

도 11 은 본 발명의 제 3 실시형태의 제로크로스 검출 회로를 자기 센서 장치에 응용한 제 4 응용예의 회로도이다. 도 10 의 제 3 응용예와의 차이는, 제 2 실시형태 대신에 제 3 실시형태를 적용한 점이며, 구체적으로는, 비교 회로 (14) 를 삭제하고 비교 회로 (15) 를 추가하고, 입력 단자 (N2) 와 비교 회로 (15) 의 비반전 입력 단자 사이에 히스테리시스 발생 회로 (40) 를 추가한 점이다. 히스테리시스 발생 회로 (40) 의 히스테리시스 제어 단자 (HC) 는 생략하고 있다. 이 이외의 접속 및 구성에 대해서는 제 3 응용예와 동일하다.

자전 변환 소자인 홀 소자 (1a) 의 신호는, 단자 (Ba) 와 단자 (Da) 로부터 차동 증폭기 (2a) 에 입력되고, 차동 증폭기 (2a) 는 이것을 증폭시키고, 차동 증폭기 (2a) 의 출력은 본 발명의 제로크로스 검출 회로의 입력 단자 (N1), 입력 단자 (N2) 에 접속된다. 제 1 및 제 2 응용예의 경우와 마찬가지로, Vn2 － Vn1 은 홀 소자 (1a) 에 인가되는 자계에 따라, 정 또는 부 또는 제로의 값을 취한다. 즉, 본 발명의 제 3 실시형태의 제로크로스 검출 회로의 동작에 의해, 홀 소자 (1a) 에 인가되는 자계의 제로크로스점을, 노이즈에 의해 오동작하지 않고, 고정밀도로 검출하는 것이 가능해진다.

본 설명에서는, 설명의 편의상, 차동 증폭기 (2a) 와 비교 회로 (15) 사이에 히스테리시스 발생 회로 (40) 를 접속했지만, 보다 신호원에 가까운 측에 히스테리시스 발생 회로 (40) 를 접속해도 된다. 구체적으로는, 홀 소자 (1a) 와 차동 증폭기 (2a) 사이에 히스테리시스 발생 회로 (40) 를 접속해도 된다. 일반적으로, 홀 소자는 저항 성분을 갖기 때문에 히스테리시스 발생 회로 (40) 에 저항이 불필요해진다. 그 때문에, 히스테리시스 발생 회로 (40) 는, 일례로는 정전류원과 스위치 소자만으로 구성 가능해져 소형화에 기여할 뿐만 아니라, 정전류의 값을 홀 소자의 저항값과 연동시킴으로써, 온도에 의한 특성 시프트를 작게 할 수 있다는 등의 이점을 갖는다.

도 8 ∼ 11 에 본 발명의 제로크로스 검출 회로를 자기 센서 장치에 응용한 예를 나타냈다. 본 설명에 있어서는, 설명을 위해서 구체적인 예를 나타냈지만, 반드시 이 구성이나 센서 소자에 제한되는 것이 아니고, 광범위한 반도체 회로 및 센서 회로에 있어서 응용 가능하다. 이것은 제 1, 제 2, 제 3 실시형태의 제로크로스 검출 회로의 경우에 대해서도 동일하다. 일례로는, 자전 변환 소자인 홀 소자의 비이상 성분인 오프셋 전압을 캔슬하는 스피닝 커런트 회로와 조합해도 되고, 또 차동 증폭기나 비교 회로의 비이상 성분인 오프셋 전압을 캔슬하는 초핑 동작 또는 오토 제로 동작의 회로 등과 조합해도 된다. 여기서, 스피닝 커런트 회로나 초핑 동작 또는 오토 제로 동작의 회로 등과 조합한 경우에는, 연속 시간의 신호 처리가 아니라 이산 시간의 신호 처리가 되기 때문에, 비교 회로 (10 ∼ 15) 의 각각의 출력을 조합 회로에 의해 연산하여 출력 단자 (out) 로부터 출력하는 것은 바람직하지 않다. 제 2 또는 제 3 실시형태에서 나타내는 바와 같이, 래치 회로 등의 순서 회로와 조합하는 것이 바람직하다. 또 자전 변환 소자 이외에도, 온도 센서 소자, 가속도 센서 소자, 압력 센서 소자와 같은 센서 소자의 제로크로스 검출 회로로 해도 된다.

10, 11, 12, 13, 14, 15 : 비교 회로
20 : 논리 회로
30 : 래치 회로
40 : 히스테리시스 발생 회로
1a, 1b, 1c : 홀 소자
2a, 2b, 2c : 차동 증폭 회로

Claims (10)

1. 제 1 입력 신호와 제 2 입력 신호가 입력되는 제 1 비교 회로와,
   상기 제 1 입력 신호와 상기 제 2 입력 신호가 입력되고 히스테리시스 기능을 갖는 제 2 비교 회로와,
   논리 회로를 구비하고,
   상기 제 1 비교 회로는, 상기 제 1 입력 신호와 상기 제 2 입력 신호의 대소를 비교하는 제 1 비교 결과를 출력하고,
   상기 제 2 비교 회로는, 상기 제 1 입력 신호와 상기 제 2 입력 신호의 차분을 소정값과 비교하는 제 2 비교 결과를 출력하고,
   상기 논리 회로는, 상기 제 2 비교 결과에 기초하여 상기 제 1 비교 결과를 출력에 반영할지를 결정하는 것을 특징으로 하는 제로크로스 검출 회로.
2. 제 1 항에 있어서,
   상기 제 2 비교 결과가 제 1 레벨이고 상기 논리 회로의 출력이 제 1 출력 레벨인 제 1 조건일 때, 상기 제 1 비교 결과의 제 1 레벨에서 제 2 레벨로의 천이에 의해 상기 논리 회로의 출력이 제 2 출력 레벨로 천이하고,
   상기 제 2 비교 결과가 제 2 레벨이고 상기 논리 회로의 출력이 제 2 출력 레벨인 제 2 조건일 때, 상기 제 1 비교 결과의 제 2 레벨에서 제 1 레벨로의 천이에 의해 상기 논리 회로의 출력이 제 1 출력 레벨로 천이하고,
   상기 제 1 조건 및 제 2 조건 이외에는 상기 논리 회로의 출력이 변화하지 않는 것을 특징으로 하는 제로크로스 검출 회로.
3. 제 1 항에 있어서,
   상기 제 1 비교 회로는 히스테리시스 기능을 가지고,
   상기 제 1 비교 회로가 구비하는 히스테리시스 기능이 갖는 히스테리시스 폭은, 상기 제 2 비교 회로가 구비하는 히스테리시스 기능이 갖는 히스테리시스 폭보다 작은 것을 특징으로 하는 제로크로스 검출 회로.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
   상기 제 1 비교 회로와 상기 제 2 비교 회로는 동일한 비교 회로로 구성되고,
   상기 제 1 비교 회로와 상기 제 2 비교 회로의 동작 상태를 전환하는 수단을 구비한 것을 특징으로 하는 제로크로스 검출 회로.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
   상기 제 1 비교 회로와 상기 제 2 비교 회로는 동일한 비교 회로로 구성되고,
   상기 제 1 입력 신호와 상기 제 2 입력 신호의 일방 혹은 양방의 신호에 대해, 입력 전압을 그대로 출력할지, 정의 전압을 가산하여 출력할지, 부의 전압을 가산하여 출력할지 여부가 전환 가능한 전압 가산 수단을 구비한 것을 특징으로 하는 제로크로스 검출 회로.
6. 제 1 입력 신호와 제 2 입력 신호의 대소를 나타내는 제 1 비교 결과 신호와,
   상기 제 1 입력 신호와 상기 제 2 입력 신호의 차분이 소정값보다 큰지 작은지를 나타내는 제 2 비교 결과 신호를 구비하고,
   상기 제 2 비교 결과 신호에 기초하여 상기 제 1 비교 결과 신호에 기초하는 신호를 출력 신호에 출력하는 것을 특징으로 하는 제로크로스 검출 회로.
7. 제 1 항 내지 제 3 항과 제 6 항 중 어느 한 항에 있어서,
   상기 제 1 입력 신호 및 상기 제 2 입력 신호는 전압인 것을 특징으로 하는 제로크로스 검출 회로.
8. 제 1 항 내지 제 3 항과 제 6 항 중 어느 한 항에 있어서,
   상기 제 1 입력 신호 및 상기 제 2 입력 신호는 전류인 것을 특징으로 하는 제로크로스 검출 회로.
9. 인가되는 물리량의 강도에 따라 신호를 출력하는 센서 소자와,
   상기 센서 소자가 출력하는 신호의 제로크로스 검출을 실시하는 제 1 항 또는 제 6 항에 기재된 제로크로스 검출 회로를 구비한 것을 특징으로 하는 센서 장치.
10. 제 9 항에 있어서,
    상기 제 1 입력 신호가 제 1 센서 소자의 출력 신호이고,
    상기 제 2 입력 신호가 제 2 센서 소자의 출력 신호인 것을 특징으로 하는 센서 장치.

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