JP3319717B2 - 電圧比較回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば、信号のゼ
ロクロスを検出できる電圧比較回路、特にヒステリシス
特性により雑音の影響を抑制でき、誤動作を回避できる
電圧比較回路に関するものである。
ロクロスを検出できる電圧比較回路、特にヒステリシス
特性により雑音の影響を抑制でき、誤動作を回避できる
電圧比較回路に関するものである。
【０００２】
【従来の技術】一般的に、入力信号のゼロクロスを検出
する電圧比較回路は、入力信号の電圧レベルと所定の基
準信号の電圧レベルとを比較し、その比較結果により入
力信号が基準信号レベルを通過するポイントを検出す
る。
する電圧比較回路は、入力信号の電圧レベルと所定の基
準信号の電圧レベルとを比較し、その比較結果により入
力信号が基準信号レベルを通過するポイントを検出す
る。
【０００３】図１０は、このような電圧比較回路の基本
構成例を示している。図示のように、電圧比較回路は、
コンパレータＣＭＰ０と基準電圧Ｖref を提供する電圧
源により構成されている。入力信号Ｖinはコンパレータ
ＣＭＰ０の反転入力端子（−）に印加され、基準電圧Ｖ
ref は、コンパレータＣＭＰ０の非反転入力端子（＋）
に印加されている。入力信号Ｖinは、例えば、図１１
（ａ）に示すように所定の基準値を中心にレベルが上下
に変動する信号とする。コンパレータＣＭＰ０から図１
１（ｂ）に示す出力信号Ｖ0 が得られる。このように、
出力信号Ｖ0 のレベル変化エッジにより、入力信号Ｖin
のレベルが基準値を通過した時点を正確に把握すること
ができる。
構成例を示している。図示のように、電圧比較回路は、
コンパレータＣＭＰ０と基準電圧Ｖref を提供する電圧
源により構成されている。入力信号Ｖinはコンパレータ
ＣＭＰ０の反転入力端子（−）に印加され、基準電圧Ｖ
ref は、コンパレータＣＭＰ０の非反転入力端子（＋）
に印加されている。入力信号Ｖinは、例えば、図１１
（ａ）に示すように所定の基準値を中心にレベルが上下
に変動する信号とする。コンパレータＣＭＰ０から図１
１（ｂ）に示す出力信号Ｖ0 が得られる。このように、
出力信号Ｖ0 のレベル変化エッジにより、入力信号Ｖin
のレベルが基準値を通過した時点を正確に把握すること
ができる。
【０００４】しかし、入力信号Ｖinに雑音が混入されて
いる場合には、図１０に示す電圧比較回路では正確な結
果が得られない。例えば、図１２の波形図に示すよう
に、入力信号Ｖinに混入されている雑音の影響により、
入力信号Ｖinのレベルが基準電圧Ｖref に接近している
場合に、入力信号Ｖinのレベルが基準電圧Ｖref を複数
回通過し、これに応じて出力信号Ｖ0 の立ち上がりまた
は立ち下がりエッジが不安定になる。
いる場合には、図１０に示す電圧比較回路では正確な結
果が得られない。例えば、図１２の波形図に示すよう
に、入力信号Ｖinに混入されている雑音の影響により、
入力信号Ｖinのレベルが基準電圧Ｖref に接近している
場合に、入力信号Ｖinのレベルが基準電圧Ｖref を複数
回通過し、これに応じて出力信号Ｖ0 の立ち上がりまた
は立ち下がりエッジが不安定になる。
【０００５】図１３および図１４は、入力信号Ｖinおよ
び出力信号Ｖ0 のレベル変化点付近を拡大して表示した
ものである。図１３（ａ）および（ｂ）に示すように、
入力信号Ｖinのレベルが上昇し、基準電圧Ｖref に近づ
いている場合に、雑音の影響により信号レベルが所定の
期間において基準電圧Ｖref を上下する。この間、出力
信号Ｖ0 にランダムな幅を持つ複数のパルスが発生して
しまう。いわゆる出力信号Ｖ0 に“髭”が生じる。入力
信号Ｖinのレベルが降下して、基準電圧Ｖrefに近づく
場合には、図１４（ａ）および（ｂ）に示すように、同
様に、出力信号Ｖ0 に“髭”が生じてしまう。
び出力信号Ｖ0 のレベル変化点付近を拡大して表示した
ものである。図１３（ａ）および（ｂ）に示すように、
入力信号Ｖinのレベルが上昇し、基準電圧Ｖref に近づ
いている場合に、雑音の影響により信号レベルが所定の
期間において基準電圧Ｖref を上下する。この間、出力
信号Ｖ0 にランダムな幅を持つ複数のパルスが発生して
しまう。いわゆる出力信号Ｖ0 に“髭”が生じる。入力
信号Ｖinのレベルが降下して、基準電圧Ｖrefに近づく
場合には、図１４（ａ）および（ｂ）に示すように、同
様に、出力信号Ｖ0 に“髭”が生じてしまう。
【０００６】このように、入力信号Ｖinに雑音が混入し
た場合、図１０に示す単純な電圧比較回路においては、
出力信号Ｖ0 の立ち上がりおよび立ち下がりエッジが不
安定になる。この問題を解決するために、図１５および
図１６に示すヒステリシス特性を有する電圧比較回路が
提案されている。
た場合、図１０に示す単純な電圧比較回路においては、
出力信号Ｖ0 の立ち上がりおよび立ち下がりエッジが不
安定になる。この問題を解決するために、図１５および
図１６に示すヒステリシス特性を有する電圧比較回路が
提案されている。
【０００７】図１５（ａ）はヒステリシス特性を持つ電
圧比較回路の一例を示す回路図である。図示のように、
本例の電圧比較回路においては、出力信号Ｖ0 を抵抗素
子Ｒ３を介して基準電圧Ｖref の発生回路にフィードバ
ックさせることにより、電圧比較回路にヒステリシス特
性を持たせている。
圧比較回路の一例を示す回路図である。図示のように、
本例の電圧比較回路においては、出力信号Ｖ0 を抵抗素
子Ｒ３を介して基準電圧Ｖref の発生回路にフィードバ
ックさせることにより、電圧比較回路にヒステリシス特
性を持たせている。
【０００８】基準電圧Ｖref は、電源電圧ＶCCと共通電
位ＶSSとの間に接続されている二つの抵抗素子Ｒ１とＲ
２で生じた分圧電圧である。ここで、例えば、抵抗素子
Ｒ１およびＲ２の抵抗値をそれぞれｒ１，ｒ２とし、共
通電位ＶSSを０Ｖとすると、基準電圧Ｖref の電圧値ｖ
ref は、次式より求まる。
位ＶSSとの間に接続されている二つの抵抗素子Ｒ１とＲ
２で生じた分圧電圧である。ここで、例えば、抵抗素子
Ｒ１およびＲ２の抵抗値をそれぞれｒ１，ｒ２とし、共
通電位ＶSSを０Ｖとすると、基準電圧Ｖref の電圧値ｖ
ref は、次式より求まる。
【０００９】
【数１】 ｖref ＝ＶCC・ｒ２／（ｒ１＋ｒ２） …（１）
【００１０】同図（ｃ）に示すように、コンパレータＣ
ＭＰ０において、入力端子（＋）に印加される基準電圧
Ｖref のレベルが反転入力端子（−）に印加される入力
信号Ｖinのレベルより高い場合、ハイレベルの信号、例
えば、電源電圧ＶCCレベルの信号が出力され、逆に入力
端子（＋）に印加される基準電圧Ｖref のレベルが反転
入力端子（−）に印加される入力信号Ｖinのレベルより
低い場合、ローレベルの信号、例えば，共通電位ＶSSレ
ベルの信号が出力される。
ＭＰ０において、入力端子（＋）に印加される基準電圧
Ｖref のレベルが反転入力端子（−）に印加される入力
信号Ｖinのレベルより高い場合、ハイレベルの信号、例
えば、電源電圧ＶCCレベルの信号が出力され、逆に入力
端子（＋）に印加される基準電圧Ｖref のレベルが反転
入力端子（−）に印加される入力信号Ｖinのレベルより
低い場合、ローレベルの信号、例えば，共通電位ＶSSレ
ベルの信号が出力される。
【００１１】コンパレータＣＭＰ０の出力信号Ｖ0 が抵
抗素子Ｒ３を介して、抵抗素子Ｒ１とＲ２との接続点に
フィードバックされているので、ここで、抵抗素子Ｒ３
の抵抗値をｒ３とし、且つ抵抗素子Ｒ１とＲ３の並列抵
抗値をｒ１３として、抵抗素子Ｒ２とＲ３との並列抵抗
値をｒ２３とすると、図１５（ｂ）に示す電圧Ｖｔ＋お
よびＶｔ−のレベルがそれぞれ次式により与えられる。
抗素子Ｒ３を介して、抵抗素子Ｒ１とＲ２との接続点に
フィードバックされているので、ここで、抵抗素子Ｒ３
の抵抗値をｒ３とし、且つ抵抗素子Ｒ１とＲ３の並列抵
抗値をｒ１３として、抵抗素子Ｒ２とＲ３との並列抵抗
値をｒ２３とすると、図１５（ｂ）に示す電圧Ｖｔ＋お
よびＶｔ−のレベルがそれぞれ次式により与えられる。
【００１２】
【数２】 Ｖｔ＋＝ＶCC・ｒ２／（ｒ１３＋ｒ２） …（２） Ｖｔ−＝ＶCC・ｒ２３／（ｒ１＋ｒ２３） …（３）
【００１３】例えば、（ｒ１＝ｒ２＝ｒ３）の場合に、
Ｖｔ＋＝０．６７ＶCC、Ｖｔ−＝０．３３ＶCCとなる。
このように、入力信号Ｖinのレベルが基準電圧Ｖref の
レベルより低い場合に、コンパレータＣＭＰ０からハイ
レベルの出力信号Ｖ0 が出力される。このハイレベルの
出力信号Ｖ0 が抵抗素子Ｒ３を介してフィードバックさ
れるので、コンパレータＣＭＰ０の入力端子（＋）に式
（２）に示す電圧Ｖｔ＋が入力される。入力信号Ｖinの
レベルが上昇し、電圧Ｖｔ＋を越えたとき、コンパレー
タＣＭＰ０の出力信号Ｖ0 がローレベルに変化する。こ
れに応じて、コンパレータＣＭＰ０の入力端子（＋）に
式（３）に示す電圧Ｖｔ−が印加される。入力信号Ｖin
のレベルが降下して、電圧Ｖｔ−以下になるとき、コン
パレータＣＭＰ０の出力信号レベルが再び変化し、ロー
レベルからハイレベルに切り替わる。
Ｖｔ＋＝０．６７ＶCC、Ｖｔ−＝０．３３ＶCCとなる。
このように、入力信号Ｖinのレベルが基準電圧Ｖref の
レベルより低い場合に、コンパレータＣＭＰ０からハイ
レベルの出力信号Ｖ0 が出力される。このハイレベルの
出力信号Ｖ0 が抵抗素子Ｒ３を介してフィードバックさ
れるので、コンパレータＣＭＰ０の入力端子（＋）に式
（２）に示す電圧Ｖｔ＋が入力される。入力信号Ｖinの
レベルが上昇し、電圧Ｖｔ＋を越えたとき、コンパレー
タＣＭＰ０の出力信号Ｖ0 がローレベルに変化する。こ
れに応じて、コンパレータＣＭＰ０の入力端子（＋）に
式（３）に示す電圧Ｖｔ−が印加される。入力信号Ｖin
のレベルが降下して、電圧Ｖｔ−以下になるとき、コン
パレータＣＭＰ０の出力信号レベルが再び変化し、ロー
レベルからハイレベルに切り替わる。
【００１４】このように、コンパレータＣＭＰ０の出力
信号Ｖ0 をフィードバックし、これに応じて基準電圧Ｖ
ref のレベルを制御することにより、電圧比較回路にヒ
ステリシスを与えることができる。
信号Ｖ0 をフィードバックし、これに応じて基準電圧Ｖ
ref のレベルを制御することにより、電圧比較回路にヒ
ステリシスを与えることができる。
【００１５】図１６はヒステリシス特性を持つ電圧比較
回路の他の構成例を示している。図示のように、本例に
おいては、図１５に示す電圧比較回路とほぼ同様に、出
力信号Ｖ0 をフィードバックし、これに応じて基準電圧
Ｖref のレベルを制御し、電圧比較回路にヒステリシス
特性を持たせている。
回路の他の構成例を示している。図示のように、本例に
おいては、図１５に示す電圧比較回路とほぼ同様に、出
力信号Ｖ0 をフィードバックし、これに応じて基準電圧
Ｖref のレベルを制御し、電圧比較回路にヒステリシス
特性を持たせている。
【００１６】同図（ａ）に示すように、基準電圧Ｖref
は、電源電圧ＶCCと共通電位ＶSS間に接続されている抵
抗素子Ｒ１、Ｒ２、Ｒ３およびｎＭＯＳトランジスタＮ
Ｔ０により発生される。ここで、抵抗素子Ｒ１，Ｒ２，
Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３として、ま
た、ｎＭＯＳトランジスタＮＴ０がオン状態時の抵抗
は、無視できる程度とすると、ｎＭＯＳトランジスタＮ
Ｔ０のオン／オフ状態に応じて、基準電圧Ｖref のレベ
ルが次式により求められる。
は、電源電圧ＶCCと共通電位ＶSS間に接続されている抵
抗素子Ｒ１、Ｒ２、Ｒ３およびｎＭＯＳトランジスタＮ
Ｔ０により発生される。ここで、抵抗素子Ｒ１，Ｒ２，
Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３として、ま
た、ｎＭＯＳトランジスタＮＴ０がオン状態時の抵抗
は、無視できる程度とすると、ｎＭＯＳトランジスタＮ
Ｔ０のオン／オフ状態に応じて、基準電圧Ｖref のレベ
ルが次式により求められる。
【００１７】
【数３】 Ｖｔ−＝ＶCC・ｒ２／（ｒ１＋ｒ２） …（４） Ｖｔ＋＝ＶCC・（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３） …（５）
【００１８】ここで、Ｖｔ−はｎＭＯＳトランジスタＮ
Ｔ０がオン状態にあるときの基準電圧Ｖref のレベル
で、Ｖｔ＋は、ｎＭＯＳトランジスタＮＴ０がオフ状態
にあるときの基準電圧Ｖref のレベルである。また、式
（４）と式（５）の間には、（Ｖｔ−＜Ｖｔ＋）の関係
が成立する。
Ｔ０がオン状態にあるときの基準電圧Ｖref のレベル
で、Ｖｔ＋は、ｎＭＯＳトランジスタＮＴ０がオフ状態
にあるときの基準電圧Ｖref のレベルである。また、式
（４）と式（５）の間には、（Ｖｔ−＜Ｖｔ＋）の関係
が成立する。
【００１９】例えば、入力信号Ｖinのレベルが基準電圧
Ｖref のレベルより高い場合、コンパレータＣＭＰ０’
の出力端子からハイレベルの信号Ｖ0 が出力される。こ
れに応じて、トランジスタＮＴ０がオン状態に保持さ
れ、基準電圧Ｖref は、式（４）に示すＶｔ−レベルに
保持される。一方、入力信号Ｖinのレベルが基準電圧Ｖ
ref のレベルより低い場合、コンパレータＣＭＰ０’の
出力端子からローレベルの信号Ｖ0 が出力される。これ
に応じて、トランジスタＮＴ０がオフ状態に保持され、
基準電圧Ｖref は、式（５）に示すＶｔ＋レベルに保持
される。このように、コンパレータＣＭＰ０’の出力信
号Ｖ0 をフィードバックすることにより、電圧比較回路
にヒステリシス特性を与えることができ、雑音の影響を
抑制することが可能である。
Ｖref のレベルより高い場合、コンパレータＣＭＰ０’
の出力端子からハイレベルの信号Ｖ0 が出力される。こ
れに応じて、トランジスタＮＴ０がオン状態に保持さ
れ、基準電圧Ｖref は、式（４）に示すＶｔ−レベルに
保持される。一方、入力信号Ｖinのレベルが基準電圧Ｖ
ref のレベルより低い場合、コンパレータＣＭＰ０’の
出力端子からローレベルの信号Ｖ0 が出力される。これ
に応じて、トランジスタＮＴ０がオフ状態に保持され、
基準電圧Ｖref は、式（５）に示すＶｔ＋レベルに保持
される。このように、コンパレータＣＭＰ０’の出力信
号Ｖ0 をフィードバックすることにより、電圧比較回路
にヒステリシス特性を与えることができ、雑音の影響を
抑制することが可能である。
【００２０】図１３の（ｃ）および同図（ｄ）は、ヒス
テリシス特性を持つ電圧比較回路に雑音が混入した入力
信号Ｖinが入力した場合の出力信号Ｖ0 の波形を示して
いる。図示のように、入力信号Ｖinのレベルが上昇し、
基準電圧Ｖref のレベルを越えたとき、出力信号Ｖ0 の
レベルが変化し、これに応じてコンパレータに入力され
る基準電圧がＶｔ−レベルとなり、それ以降の入力信号
Ｖinの雑音によるレベル変動が出力信号Ｖ0 に影響を及
ぼすことがなくなる。同様に、入力信号Ｖinのレベルが
降下し、基準電圧Ｖref のレベルより低くなったときの
入出力信号の波形を図１４（ｃ）および同図（ｄ）に示
している。図示のように、入力信号Ｖinのレベルが基準
電圧Ｖref より低くなったとき、出力信号Ｖ0 のレベル
が変化し、これに応じて、コンパレータに入力される基
準電圧がＶｔ＋レベルとなる。このため、それ以降の入
力信号の雑音による影響が抑制される。
テリシス特性を持つ電圧比較回路に雑音が混入した入力
信号Ｖinが入力した場合の出力信号Ｖ0 の波形を示して
いる。図示のように、入力信号Ｖinのレベルが上昇し、
基準電圧Ｖref のレベルを越えたとき、出力信号Ｖ0 の
レベルが変化し、これに応じてコンパレータに入力され
る基準電圧がＶｔ−レベルとなり、それ以降の入力信号
Ｖinの雑音によるレベル変動が出力信号Ｖ0 に影響を及
ぼすことがなくなる。同様に、入力信号Ｖinのレベルが
降下し、基準電圧Ｖref のレベルより低くなったときの
入出力信号の波形を図１４（ｃ）および同図（ｄ）に示
している。図示のように、入力信号Ｖinのレベルが基準
電圧Ｖref より低くなったとき、出力信号Ｖ0 のレベル
が変化し、これに応じて、コンパレータに入力される基
準電圧がＶｔ＋レベルとなる。このため、それ以降の入
力信号の雑音による影響が抑制される。
【００２１】
【発明が解決しようとする課題】ところで、上述した従
来のヒステリシス特性を持つ電圧比較回路においては、
コンパレータの出力信号のレベル変化点は、実際の入力
信号Ｖinが基準電圧Ｖre f を通過した時点よりΔｔの遅
延が生じる。このため、時間や位相を重視する応用回路
へは使用できないという不利益がある。
来のヒステリシス特性を持つ電圧比較回路においては、
コンパレータの出力信号のレベル変化点は、実際の入力
信号Ｖinが基準電圧Ｖre f を通過した時点よりΔｔの遅
延が生じる。このため、時間や位相を重視する応用回路
へは使用できないという不利益がある。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力信号が所定の基準電圧（比
較用電圧）に達する時間を正確に検出することができ、
当該入力信号に混入した雑音の影響を抑制でき、信号の
レベル変化を高精度に検出可能な電圧比較回路を提供す
ることにある。
のであり、その目的は、入力信号が所定の基準電圧（比
較用電圧）に達する時間を正確に検出することができ、
当該入力信号に混入した雑音の影響を抑制でき、信号の
レベル変化を高精度に検出可能な電圧比較回路を提供す
ることにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の電圧比較回路は、入力信号と比較用
信号とを比較し、上記入力信号が上記比較用信号よりも
大きい場合に第１のレベルの出力信号を出力し、上記入
力信号が上記比較用信号よりも小さい場合に第２のレベ
ルの出力信号を出力する比較回路と、上記出力信号が第
１のレベルから第２のレベルに変化したことを検出する
第１の検出回路と、上記出力信号が第２のレベルから第
１のレベルに変化したことを検出する第２の検出回路
と、遅延回路を有し、上記第１の検出回路又は上記第２
の検出回路の検出結果に応じて所定の期間を計測するタ
イマ回路と、上記比較用信号のレベルを第１の基準値、
第２の基準値又は第３の基準値に設定する比較用信号設
定回路とを有し、上記比較用信号は、上記第１の検出回
路又は上記第２の検出回路の検出結果に応じて上記第１
の基準値又は上記第３の基準値に設定され、その後上記
所定の期間が経過すると上記第２の基準値に設定され
る。
め、本発明の第１の電圧比較回路は、入力信号と比較用
信号とを比較し、上記入力信号が上記比較用信号よりも
大きい場合に第１のレベルの出力信号を出力し、上記入
力信号が上記比較用信号よりも小さい場合に第２のレベ
ルの出力信号を出力する比較回路と、上記出力信号が第
１のレベルから第２のレベルに変化したことを検出する
第１の検出回路と、上記出力信号が第２のレベルから第
１のレベルに変化したことを検出する第２の検出回路
と、遅延回路を有し、上記第１の検出回路又は上記第２
の検出回路の検出結果に応じて所定の期間を計測するタ
イマ回路と、上記比較用信号のレベルを第１の基準値、
第２の基準値又は第３の基準値に設定する比較用信号設
定回路とを有し、上記比較用信号は、上記第１の検出回
路又は上記第２の検出回路の検出結果に応じて上記第１
の基準値又は上記第３の基準値に設定され、その後上記
所定の期間が経過すると上記第２の基準値に設定され
る。
【００２４】また、本発明の第２の電圧比較回路は、入
力信号と比較用信号とを比較し、上記入力信号が上記比
較用信号よりも大きい場合に第１のレベルの出力信号を
出力し、上記入力信号が上記比較用信号よりも小さい場
合に第２のレベルの出力信号を出力する比較回路と、上
記出力信号が第１のレベルから第２のレベルに変化した
ことを検出する第１の検出回路と、上記出力信号が第２
のレベルから第１のレベルに変化したことを検出する第
２の検出回路と、遅延回路を有し、上記第１の検出回路
又は上記第２の検出回路の検出結果に応じて、第１の時
間又は第２の時間を計測するタイマ回路と、上記比較用
信号のレベルを第１の基準値、第２の基準値又は第３の
基準値に設定する比較用信号設定回路とを有し、上記比
較用信号は、上記第１の検出回路の検出結果に応じて上
記第１の基準値に設定され、その後上記第１の時間が経
過すると上記第２の基準値に設定され、上記第２の検出
回路の検出結果に応じて上記第３の基準値に設定され、
その後上記第２の時間が経過すると上記第２の基準値に
設定される。
力信号と比較用信号とを比較し、上記入力信号が上記比
較用信号よりも大きい場合に第１のレベルの出力信号を
出力し、上記入力信号が上記比較用信号よりも小さい場
合に第２のレベルの出力信号を出力する比較回路と、上
記出力信号が第１のレベルから第２のレベルに変化した
ことを検出する第１の検出回路と、上記出力信号が第２
のレベルから第１のレベルに変化したことを検出する第
２の検出回路と、遅延回路を有し、上記第１の検出回路
又は上記第２の検出回路の検出結果に応じて、第１の時
間又は第２の時間を計測するタイマ回路と、上記比較用
信号のレベルを第１の基準値、第２の基準値又は第３の
基準値に設定する比較用信号設定回路とを有し、上記比
較用信号は、上記第１の検出回路の検出結果に応じて上
記第１の基準値に設定され、その後上記第１の時間が経
過すると上記第２の基準値に設定され、上記第２の検出
回路の検出結果に応じて上記第３の基準値に設定され、
その後上記第２の時間が経過すると上記第２の基準値に
設定される。
【００２５】また、本発明では、好適には、上記遅延回
路は直列に接続された複数のフリップフロップを有す
る。
路は直列に接続された複数のフリップフロップを有す
る。
【００２６】更に、本発明では、好適には、上記第１の
基準値は上記第２の基準値よりも大きく、上記第２の基
準値は上記第３の基準値よりも大きい。
基準値は上記第２の基準値よりも大きく、上記第２の基
準値は上記第３の基準値よりも大きい。
【００２７】
【００２８】
【００２９】
【発明の実施の形態】第１実施形態 図１は本発明に係る電圧比較回路の第１の実施形態を示
す回路図である。図示のように、本実施形態の電圧比較
回路は、コンパレータＣＭＰ１、基準電圧切り替え回路
ＳＷＣ１および遅延回路ＤＬＹ１，ＤＬＹ２により構成
されている。
す回路図である。図示のように、本実施形態の電圧比較
回路は、コンパレータＣＭＰ１、基準電圧切り替え回路
ＳＷＣ１および遅延回路ＤＬＹ１，ＤＬＹ２により構成
されている。
【００３０】コンパレータＣＭＰ１の非反転入力端子
（＋）に、比較対象となる信号Ｖinが入力され、反転入
力端子（−）に、基準電圧切り替え回路ＳＷＣ１からの
比較用電圧が入力される。コンパレータＣＭＰ１は、入
力信号Ｖinのレベルと比較用電圧のレベルを比較し、比
較結果に応じて所定のレベルを持つ信号Ｖ0 を出力す
る。例えば、入力信号Ｖinのレベルが比較用電圧のレベ
ルよりも高い場合、ハイレベル、例えば、電源電圧ＶCC
レベルの信号が出力され、逆に、入力信号Ｖinのレベル
が比較用電圧のレベルよりも低い場合、ローレベル、例
えば、共通電位ＶSSレベルの信号が出力される。
（＋）に、比較対象となる信号Ｖinが入力され、反転入
力端子（−）に、基準電圧切り替え回路ＳＷＣ１からの
比較用電圧が入力される。コンパレータＣＭＰ１は、入
力信号Ｖinのレベルと比較用電圧のレベルを比較し、比
較結果に応じて所定のレベルを持つ信号Ｖ0 を出力す
る。例えば、入力信号Ｖinのレベルが比較用電圧のレベ
ルよりも高い場合、ハイレベル、例えば、電源電圧ＶCC
レベルの信号が出力され、逆に、入力信号Ｖinのレベル
が比較用電圧のレベルよりも低い場合、ローレベル、例
えば、共通電位ＶSSレベルの信号が出力される。
【００３１】基準電圧切り替え回路ＳＷＣ１は、図示の
ように、スイッチＳ１，Ｓ２およびＳ３により構成され
ている。基準電圧切り替え回路ＳＷＣ１に、外部からｖ
refのレベルを持つ電圧が入力される。スイッチＳ１
は、電圧ｖref の入力端子とノードＮＤ１との間に接続
され、スイッチＳ２は、共通電位ＶSSとノードＮＤ１と
の間に接続され、スイッチＳ３は、電源電圧ＶCCとノー
ドＮＤ１との間に接続されている。スイッチＳ１は、Ｎ
ＯＲゲートＮＲＧＴ１からのスイッチ制御信号ＳＣ０に
よりオン／オフ状態が制御され、スイッチＳ２は、遅延
回路ＤＬＹ１からのスイッチ制御信号ＳＣ１によりオン
／オフ状態が制御され、スイッチＳ３は、遅延回路ＤＬ
Ｙ２からのスイッチ制御信号ＳＣ２によりオン／オフ状
態が制御される。ＮＯＲゲートＮＲＧＴ１の２つの入力
端子に、それぞれスイッチ制御信号ＳＣ１，ＳＣ２が入
力され、これらの制御信号に応じてスイッチ制御信号Ｓ
Ｃ０が発生される。
ように、スイッチＳ１，Ｓ２およびＳ３により構成され
ている。基準電圧切り替え回路ＳＷＣ１に、外部からｖ
refのレベルを持つ電圧が入力される。スイッチＳ１
は、電圧ｖref の入力端子とノードＮＤ１との間に接続
され、スイッチＳ２は、共通電位ＶSSとノードＮＤ１と
の間に接続され、スイッチＳ３は、電源電圧ＶCCとノー
ドＮＤ１との間に接続されている。スイッチＳ１は、Ｎ
ＯＲゲートＮＲＧＴ１からのスイッチ制御信号ＳＣ０に
よりオン／オフ状態が制御され、スイッチＳ２は、遅延
回路ＤＬＹ１からのスイッチ制御信号ＳＣ１によりオン
／オフ状態が制御され、スイッチＳ３は、遅延回路ＤＬ
Ｙ２からのスイッチ制御信号ＳＣ２によりオン／オフ状
態が制御される。ＮＯＲゲートＮＲＧＴ１の２つの入力
端子に、それぞれスイッチ制御信号ＳＣ１，ＳＣ２が入
力され、これらの制御信号に応じてスイッチ制御信号Ｓ
Ｃ０が発生される。
【００３２】回路動作時に、スイッチ制御信号ＳＣ１，
ＳＣ２およびＳＣ３に応じて、スイッチＳ１，Ｓ２，Ｓ
３の内、１つのみがオン状態に設定され、他の２つはオ
フ状態に保持される。スイッチＳ１がオン状態に設定さ
れているとき、基準電圧ｖre f がノードＮＤ１に出力さ
れ、スイッチＳ２がオン状態に設定されているとき、共
通電位ＶSSがノードＮＤ１に出力され、スイッチＳ３が
オン状態に設定されているとき、電源電圧ＶCCがノード
ＮＤ１に出力される。ノードＮＤ１の電圧は、比較用電
圧として、コンパレータＣＭＰ１の反転入力端子（−）
に入力される。
ＳＣ２およびＳＣ３に応じて、スイッチＳ１，Ｓ２，Ｓ
３の内、１つのみがオン状態に設定され、他の２つはオ
フ状態に保持される。スイッチＳ１がオン状態に設定さ
れているとき、基準電圧ｖre f がノードＮＤ１に出力さ
れ、スイッチＳ２がオン状態に設定されているとき、共
通電位ＶSSがノードＮＤ１に出力され、スイッチＳ３が
オン状態に設定されているとき、電源電圧ＶCCがノード
ＮＤ１に出力される。ノードＮＤ１の電圧は、比較用電
圧として、コンパレータＣＭＰ１の反転入力端子（−）
に入力される。
【００３３】遅延回路ＤＬＹ１およびＤＬＹ２は、それ
ぞれコンパレータＣＭＰ１の出力信号Ｖ0 の立ち上がり
エッジおよび立ち下がりエッジに対して、所定の遅延時
間を与える。遅延回路ＤＬＹ１およびＤＬＹ２は、それ
ぞれの遅延時間に応じたスイッチ制御信号ＳＣ１および
ＳＣ２を出力する。
ぞれコンパレータＣＭＰ１の出力信号Ｖ0 の立ち上がり
エッジおよび立ち下がりエッジに対して、所定の遅延時
間を与える。遅延回路ＤＬＹ１およびＤＬＹ２は、それ
ぞれの遅延時間に応じたスイッチ制御信号ＳＣ１および
ＳＣ２を出力する。
【００３４】遅延回路ＤＬＹ１は、Ｄフリップフロップ
Ｄ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ
４、さらにＡＮＤゲートＡＧＴ３により構成されてい
る。ＤフリップフロップＤ−ＦＦ１の信号入力端子Ｄに
は、電源電圧ＶCCが印加され、出力端子ＱはＤフリップ
フロップＤ−ＦＦ２の信号入力端子Ｄに接続されてい
る。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑから、
スイッチ制御信号ＳＣ１が出力される。Ｄフリップフロ
ップＤ−ＦＦ１のクロック入力端子にＡＮＤゲートＡＧ
Ｔ１の出力信号が印加される。ＡＮＤゲートＡＧＴ１の
一方の入力端子はコンパレータＣＭＰ１の出力端子に接
続され、他方の入力端子は遅延回路ＤＬＹ２のＤフリッ
プフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されて
いる。
Ｄ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ
４、さらにＡＮＤゲートＡＧＴ３により構成されてい
る。ＤフリップフロップＤ−ＦＦ１の信号入力端子Ｄに
は、電源電圧ＶCCが印加され、出力端子ＱはＤフリップ
フロップＤ−ＦＦ２の信号入力端子Ｄに接続されてい
る。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑから、
スイッチ制御信号ＳＣ１が出力される。Ｄフリップフロ
ップＤ−ＦＦ１のクロック入力端子にＡＮＤゲートＡＧ
Ｔ１の出力信号が印加される。ＡＮＤゲートＡＧＴ１の
一方の入力端子はコンパレータＣＭＰ１の出力端子に接
続され、他方の入力端子は遅延回路ＤＬＹ２のＤフリッ
プフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されて
いる。
【００３５】ＤフリップフロップＤ−ＦＦ２の出力端子
Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接
続され、ＤフリップフロップＤ−ＦＦ３の出力端子Ｑ
は、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続
されている。ＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ
３，Ｄ−ＦＦ４のクロック入力端子に、クロック信号Ｃ
ＬＫが入力されている。さらに、ＤフリップフロップＤ
−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３のリセット信号端子
は、ＡＮＤゲートＡＧＴ３の出力端子に接続されてお
り、ＤフリップフロップＤ−ＦＦ４のリセット信号端子
は、リセット信号ＲＳＴの入力端子に接続されている。
ＡＮＤゲートＡＧＴ３の一方の入力端子は、リセット信
号ＲＳＴの入力端子に接続され、他方の入力端子は、Ｄ
フリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続
されている。
Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接
続され、ＤフリップフロップＤ−ＦＦ３の出力端子Ｑ
は、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続
されている。ＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ
３，Ｄ−ＦＦ４のクロック入力端子に、クロック信号Ｃ
ＬＫが入力されている。さらに、ＤフリップフロップＤ
−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３のリセット信号端子
は、ＡＮＤゲートＡＧＴ３の出力端子に接続されてお
り、ＤフリップフロップＤ−ＦＦ４のリセット信号端子
は、リセット信号ＲＳＴの入力端子に接続されている。
ＡＮＤゲートＡＧＴ３の一方の入力端子は、リセット信
号ＲＳＴの入力端子に接続され、他方の入力端子は、Ｄ
フリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続
されている。
【００３６】遅延回路ＤＬＹ２は、Ｄフリップフロップ
Ｄ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７およびＤ−ＦＦ
８、さらにＡＮＤゲートＡＧＴ４により構成されてい
る。ＤフリップフロップＤ−ＦＦ５の信号入力端子Ｄに
は、電源電圧ＶCCが印加され、出力端子ＱはＤフリップ
フロップＤ−ＦＦ６の信号入力端子Ｄに接続されてい
る。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑから、
スイッチ制御信号ＳＣ２が出力される。Ｄフリップフロ
ップＤ−ＦＦ５のクロック入力端子にＡＮＤゲートＡＧ
Ｔ２の出力信号が印加される。ＡＮＤゲートＡＧＴ２の
一方の入力端子はインバータ１の出力端子に接続され、
インバータＩＮＶ１の入力端子はコンパレータＣＭＰ１
の出力端子に接続されている。ＡＮＤゲートＡＧＴ２の
他方の入力端子は遅延回路ＤＬＹ１のＤフリップフロッ
プＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。
Ｄ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７およびＤ−ＦＦ
８、さらにＡＮＤゲートＡＧＴ４により構成されてい
る。ＤフリップフロップＤ−ＦＦ５の信号入力端子Ｄに
は、電源電圧ＶCCが印加され、出力端子ＱはＤフリップ
フロップＤ−ＦＦ６の信号入力端子Ｄに接続されてい
る。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑから、
スイッチ制御信号ＳＣ２が出力される。Ｄフリップフロ
ップＤ−ＦＦ５のクロック入力端子にＡＮＤゲートＡＧ
Ｔ２の出力信号が印加される。ＡＮＤゲートＡＧＴ２の
一方の入力端子はインバータ１の出力端子に接続され、
インバータＩＮＶ１の入力端子はコンパレータＣＭＰ１
の出力端子に接続されている。ＡＮＤゲートＡＧＴ２の
他方の入力端子は遅延回路ＤＬＹ１のＤフリップフロッ
プＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。
【００３７】ＤフリップフロップＤ−ＦＦ６の出力端子
Ｑは、ＤフリップフロップＤ−ＦＦ７の入力端子Ｄに接
続され、ＤフリップフロップＤ−ＦＦ７の出力端子Ｑ
は、ＤフリップフロップＤ−ＦＦ８の入力端子Ｄに接続
されている。ＤフリップフロップＤ−ＦＦ６，Ｄ−ＦＦ
７，Ｄ−ＦＦ８のクロック入力端子に、クロック信号Ｃ
ＬＫが入力されている。さらに、ＤフリップフロップＤ
−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７のリセット信号端子
は、ＡＮＤゲートＡＧＴ４の出力端子に接続されてお
り、ＤフリップフロップＤ−ＦＦ８のリセット信号端子
は、リセット信号ＲＳＴの入力端子に接続されている。
ＡＮＤゲートＡＧＴ４の一方の入力端子は、リセット信
号ＲＳＴの入力端子に接続され、他方の入力端子は、Ｄ
フリップフロップＤ−ＦＦ８の反転出力端子Ｑｚに接続
されている。
Ｑは、ＤフリップフロップＤ−ＦＦ７の入力端子Ｄに接
続され、ＤフリップフロップＤ−ＦＦ７の出力端子Ｑ
は、ＤフリップフロップＤ−ＦＦ８の入力端子Ｄに接続
されている。ＤフリップフロップＤ−ＦＦ６，Ｄ−ＦＦ
７，Ｄ−ＦＦ８のクロック入力端子に、クロック信号Ｃ
ＬＫが入力されている。さらに、ＤフリップフロップＤ
−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７のリセット信号端子
は、ＡＮＤゲートＡＧＴ４の出力端子に接続されてお
り、ＤフリップフロップＤ−ＦＦ８のリセット信号端子
は、リセット信号ＲＳＴの入力端子に接続されている。
ＡＮＤゲートＡＧＴ４の一方の入力端子は、リセット信
号ＲＳＴの入力端子に接続され、他方の入力端子は、Ｄ
フリップフロップＤ−ＦＦ８の反転出力端子Ｑｚに接続
されている。
【００３８】図２は、本実施形態の動作を説明するため
の波形図である。以下、図１および図２を参照しつつ、
本実施形態の電圧比較回路の動作について説明する。ま
ず、動作開始前に、リセット信号ＲＳＴが所定の時間に
おいてローレベルに設定される。これに応じて、ＡＮＤ
ゲートＡＧＴ３およびＡＧＴ４の出力信号が同じ時間に
おいてローレベルに保持されるので、遅延回路ＤＬＹ１
およびＤＬＹ２にあるすべてのＤフリップフロップＤ−
ＦＦ１〜Ｄ−ＦＦ４およびＤ−ＦＦ５〜Ｄ−ＦＦ８がリ
セットされ、それぞれの出力端子Ｑがローレベルに保持
され、反転出力端子Ｑｚはハイレベルに保持される。
の波形図である。以下、図１および図２を参照しつつ、
本実施形態の電圧比較回路の動作について説明する。ま
ず、動作開始前に、リセット信号ＲＳＴが所定の時間に
おいてローレベルに設定される。これに応じて、ＡＮＤ
ゲートＡＧＴ３およびＡＧＴ４の出力信号が同じ時間に
おいてローレベルに保持されるので、遅延回路ＤＬＹ１
およびＤＬＹ２にあるすべてのＤフリップフロップＤ−
ＦＦ１〜Ｄ−ＦＦ４およびＤ−ＦＦ５〜Ｄ−ＦＦ８がリ
セットされ、それぞれの出力端子Ｑがローレベルに保持
され、反転出力端子Ｑｚはハイレベルに保持される。
【００３９】即ち、初期状態において、スイッチ制御信
号ＳＣ１，ＳＣ２がともにローレベルに保持され、これ
に応じて、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちス
イッチ制御信号ＳＣ０がハイレベルに保持される。この
結果、基準電圧切り替え回路ＳＷＣ１において、スイッ
チＳ１のみがオン状態に保持され、他のスイッチＳ２，
Ｓ３がともにオフ状態に保持される。このとき、電圧ｖ
ref が比較用電圧としてコンパレータＣＭＰ１に供給さ
れる。
号ＳＣ１，ＳＣ２がともにローレベルに保持され、これ
に応じて、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちス
イッチ制御信号ＳＣ０がハイレベルに保持される。この
結果、基準電圧切り替え回路ＳＷＣ１において、スイッ
チＳ１のみがオン状態に保持され、他のスイッチＳ２，
Ｓ３がともにオフ状態に保持される。このとき、電圧ｖ
ref が比較用電圧としてコンパレータＣＭＰ１に供給さ
れる。
【００４０】コンパレータＣＭＰ１において、入力信号
Ｖinと比較用電圧（電圧Ｖref ）とが比較される。図２
に示すように時間ｔ0 で入力信号Ｖinのレベルが比較用
電圧（電圧Ｖref ）に達する。これに応じて、コンパレ
ータＣＭＰ１の出力信号Ｖ0がローレベルからハイレベ
ルに切り替わる。このため、図１においてＡＮＤゲート
ＡＧＴ１の出力信号がローレベルからハイレベルに切り
替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑ
は、ローレベルからハイレベルに切り替わる。即ち、ス
イッチ制御信号ＳＣ１がローレベルからハイレベルに切
り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即
ちスイッチ制御信号ＳＣ０がハイレベルからローレベル
に切り替わる。
Ｖinと比較用電圧（電圧Ｖref ）とが比較される。図２
に示すように時間ｔ0 で入力信号Ｖinのレベルが比較用
電圧（電圧Ｖref ）に達する。これに応じて、コンパレ
ータＣＭＰ１の出力信号Ｖ0がローレベルからハイレベ
ルに切り替わる。このため、図１においてＡＮＤゲート
ＡＧＴ１の出力信号がローレベルからハイレベルに切り
替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑ
は、ローレベルからハイレベルに切り替わる。即ち、ス
イッチ制御信号ＳＣ１がローレベルからハイレベルに切
り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即
ちスイッチ制御信号ＳＣ０がハイレベルからローレベル
に切り替わる。
【００４１】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ２がオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、共通電位ＶSS
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ２がオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、共通電位ＶSS
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
【００４２】クロック信号ＣＬＫの立ち上がりエッジに
おいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑ
は、ローレベルからハイレベルに切り替わり、また、次
のクロック信号ＣＬＫの立ち上がりエッジにおいて、Ｄ
フリップフロップＤ−ＦＦ３の出力端子もローレベルか
らハイレベルに切り替わる。さらに、次のクロック信号
ＣＬＫの立ち上がりエッジにおいて、Ｄフリップフロッ
プＤ−ＦＦ４の出力端子もローレベルからハイレベルに
切り替わり、これに応じてＤフリップフロップＤ−ＦＦ
４の反転出力端子Ｑｚはハイレベルからローレベルに切
り替わる。
おいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑ
は、ローレベルからハイレベルに切り替わり、また、次
のクロック信号ＣＬＫの立ち上がりエッジにおいて、Ｄ
フリップフロップＤ−ＦＦ３の出力端子もローレベルか
らハイレベルに切り替わる。さらに、次のクロック信号
ＣＬＫの立ち上がりエッジにおいて、Ｄフリップフロッ
プＤ−ＦＦ４の出力端子もローレベルからハイレベルに
切り替わり、これに応じてＤフリップフロップＤ−ＦＦ
４の反転出力端子Ｑｚはハイレベルからローレベルに切
り替わる。
【００４３】ＡＮＤゲートＡＧＴ３の出力信号は、Ｄフ
リップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２および
Ｄ−ＦＦ３がリセットされる。これに応じて、スイッチ
制御信号ＳＣ１がハイレベルからローレベルに切り替わ
り、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ
制御信号ＳＣ０がローレベルからハイレベルに立ち上が
る。
リップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２および
Ｄ−ＦＦ３がリセットされる。これに応じて、スイッチ
制御信号ＳＣ１がハイレベルからローレベルに切り替わ
り、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ
制御信号ＳＣ０がローレベルからハイレベルに立ち上が
る。
【００４４】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ２はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
再び比較用電圧としてコンパレータＣＭＰ１に供給され
る。
において、スイッチＳ２はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
再び比較用電圧としてコンパレータＣＭＰ１に供給され
る。
【００４５】ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ
２およびＤ−ＦＦ３がリセットされた後、次のクロック
信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップフ
ロップＤ−ＦＦ４もリセットされ、反転出力端子Ｑｚが
ローレベルからハイレベルに切り替わる。
２およびＤ−ＦＦ３がリセットされた後、次のクロック
信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップフ
ロップＤ−ＦＦ４もリセットされ、反転出力端子Ｑｚが
ローレベルからハイレベルに切り替わる。
【００４６】次いで、図２に示すように、時間ｔ1 にお
いて、入力信号Ｖinのレベルが降下し、比較用電圧（電
圧Ｖref ）のレベルに達する。これに応じてコンパレー
タＣＭＰ１の出力信号Ｖ0 がハイレベルからローレベル
に切り替わる。このため、図１においてＡＮＤゲートＡ
ＧＴ２の出力信号がローレベルからハイレベルに切り替
わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、
ローレベルからハイレベルに切り替わる。即ち、スイッ
チ制御信号ＳＣ２がローレベルからハイレベルに切り替
わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちス
イッチ制御信号ＳＣ０がハイレベルからローレベルに切
り替わる。
いて、入力信号Ｖinのレベルが降下し、比較用電圧（電
圧Ｖref ）のレベルに達する。これに応じてコンパレー
タＣＭＰ１の出力信号Ｖ0 がハイレベルからローレベル
に切り替わる。このため、図１においてＡＮＤゲートＡ
ＧＴ２の出力信号がローレベルからハイレベルに切り替
わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、
ローレベルからハイレベルに切り替わる。即ち、スイッ
チ制御信号ＳＣ２がローレベルからハイレベルに切り替
わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちス
イッチ制御信号ＳＣ０がハイレベルからローレベルに切
り替わる。
【００４７】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ３がオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電源電圧ＶCC
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ３がオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電源電圧ＶCC
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
【００４８】そして、クロック信号ＣＬＫの立ち上がり
エッジにおいて、ＤフリップフロップＤ−ＦＦ６の出力
端子Ｑは、ローレベルからハイレベルに切り替わり、ま
た、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ７の出力端子もローレ
ベルからハイレベルに切り替わる。さらに、次のクロッ
ク信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップ
フロップＤ−ＦＦ８の出力端子もローレベルからハイレ
ベルに切り替わり、これに応じてＤフリップフロップＤ
−ＦＦ８の反転出力端子Ｑｚはハイレベルからローレベ
ルに切り替わる。
エッジにおいて、ＤフリップフロップＤ−ＦＦ６の出力
端子Ｑは、ローレベルからハイレベルに切り替わり、ま
た、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ７の出力端子もローレ
ベルからハイレベルに切り替わる。さらに、次のクロッ
ク信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップ
フロップＤ−ＦＦ８の出力端子もローレベルからハイレ
ベルに切り替わり、これに応じてＤフリップフロップＤ
−ＦＦ８の反転出力端子Ｑｚはハイレベルからローレベ
ルに切り替わる。
【００４９】ＡＮＤゲートＡＧＴ４の出力信号は、Ｄフ
リップフロップＤ−ＦＦ８の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、それに応じて、ＤフリップフロップＤ−ＦＦ５，Ｄ
−ＦＦ６およびＤ−ＦＦ７がリセットされる。これに応
じて、スイッチ制御信号ＳＣ２がハイレベルからローレ
ベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信
号、即ちスイッチ制御信号ＳＣ０がローレベルからハイ
レベルに立ち上がる。
リップフロップＤ−ＦＦ８の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、それに応じて、ＤフリップフロップＤ−ＦＦ５，Ｄ
−ＦＦ６およびＤ−ＦＦ７がリセットされる。これに応
じて、スイッチ制御信号ＳＣ２がハイレベルからローレ
ベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信
号、即ちスイッチ制御信号ＳＣ０がローレベルからハイ
レベルに立ち上がる。
【００５０】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ３はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
比較用電圧としてコンパレータＣＭＰ１に供給される。
において、スイッチＳ３はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
比較用電圧としてコンパレータＣＭＰ１に供給される。
【００５１】ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ
６およびＤ−ＦＦ７がリセットされた後、次のクロック
信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップフ
ロップＤ−ＦＦ８もリセットされ、反転出力端子Ｑｚが
ローレベルからハイレベルに切り替わる。
６およびＤ−ＦＦ７がリセットされた後、次のクロック
信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップフ
ロップＤ−ＦＦ８もリセットされ、反転出力端子Ｑｚが
ローレベルからハイレベルに切り替わる。
【００５２】このように、入力信号Ｖinのレベルが比較
用電圧（電圧Ｖref ）のレベルを越えたとき、基準電圧
切り替え回路ＳＷＣ１により、比較用電圧は共通電位Ｖ
SSレベルに設定され、遅延回路ＤＬＹ１により、クロッ
ク信号ＣＬＫの約３周期分の時間において、比較用電圧
は共通電位ＶSSに保持され、その後再び初期値ｖrefに
設定される。同様に、入力信号Ｖinのレベルが比較用電
圧（電圧Ｖref ）のレベルより低くなったとき、比較用
電圧は電源電圧ＶCCレベルに設定され、遅延回路ＤＬＹ
２により、クロック信号ＣＬＫの約３周期分の時間にお
いて、比較用電圧は電源電圧ＶCCに保持され、その後再
び初期値ｖref に設定される。
用電圧（電圧Ｖref ）のレベルを越えたとき、基準電圧
切り替え回路ＳＷＣ１により、比較用電圧は共通電位Ｖ
SSレベルに設定され、遅延回路ＤＬＹ１により、クロッ
ク信号ＣＬＫの約３周期分の時間において、比較用電圧
は共通電位ＶSSに保持され、その後再び初期値ｖrefに
設定される。同様に、入力信号Ｖinのレベルが比較用電
圧（電圧Ｖref ）のレベルより低くなったとき、比較用
電圧は電源電圧ＶCCレベルに設定され、遅延回路ＤＬＹ
２により、クロック信号ＣＬＫの約３周期分の時間にお
いて、比較用電圧は電源電圧ＶCCに保持され、その後再
び初期値ｖref に設定される。
【００５３】以上説明したように、本実施形態によれ
ば、コンパレータＣＭＰ１の出力信号の立ち上がりまた
は立ち下がりエッジに応じて、遅延回路ＤＬＹ１または
ＤＬＹ２を動作させ、遅延回路ＤＬＹ１の遅延時間内
に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を共通
電位ＶSSに保持し、遅延回路ＤＬＹ２の遅延時間内に、
基準電圧切り替え回路ＳＷＣ１は比較用電圧を電源電圧
ＶCCに保持する。遅延回路の遅延時間が経過した後、基
準電圧切り替え回路ＳＷＣ１は、比較用電圧を再び初期
値（電圧Ｖref ）に設定するので、電圧比較回路にヒス
テリシス特性が付与され、入力信号Ｖinに混入した雑音
の影響を抑制でき、安定した比較結果が得られる。さら
に、出力信号のレベルが切り替わった後、所定の時間後
に比較用電圧は、初期値（電圧Ｖref ）に再設定される
ので、出力信号の遅延が回避され、入力信号が所定の基
準値を通過するレベル変化点を正確に検出することが可
能である。
ば、コンパレータＣＭＰ１の出力信号の立ち上がりまた
は立ち下がりエッジに応じて、遅延回路ＤＬＹ１または
ＤＬＹ２を動作させ、遅延回路ＤＬＹ１の遅延時間内
に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を共通
電位ＶSSに保持し、遅延回路ＤＬＹ２の遅延時間内に、
基準電圧切り替え回路ＳＷＣ１は比較用電圧を電源電圧
ＶCCに保持する。遅延回路の遅延時間が経過した後、基
準電圧切り替え回路ＳＷＣ１は、比較用電圧を再び初期
値（電圧Ｖref ）に設定するので、電圧比較回路にヒス
テリシス特性が付与され、入力信号Ｖinに混入した雑音
の影響を抑制でき、安定した比較結果が得られる。さら
に、出力信号のレベルが切り替わった後、所定の時間後
に比較用電圧は、初期値（電圧Ｖref ）に再設定される
ので、出力信号の遅延が回避され、入力信号が所定の基
準値を通過するレベル変化点を正確に検出することが可
能である。
【００５４】なお、図１に示す回路例においては、遅延
回路ＤＬＹ１，ＤＬＹ２はそれぞれ４段のＤフリップフ
ロップにより構成されているが、本発明はこれに限定さ
れるものではなく、遅延回路を構成するＤフリップフロ
ップの段数を、雑音による影響を低減させるために必要
な遅延時間をもとに、入力信号Ｖinおよびクロック信号
ＣＬＫの周波数に応じて任意に設定することができる。
さらに、必要に応じて任意にコンパレータの出力信号の
立ち上がりエッジおよび立ち下がりエッジに応じて動作
する遅延回路ＤＬＹ１およびＤＬＹ２の遅延時間を異な
るように設定することも可能である。
回路ＤＬＹ１，ＤＬＹ２はそれぞれ４段のＤフリップフ
ロップにより構成されているが、本発明はこれに限定さ
れるものではなく、遅延回路を構成するＤフリップフロ
ップの段数を、雑音による影響を低減させるために必要
な遅延時間をもとに、入力信号Ｖinおよびクロック信号
ＣＬＫの周波数に応じて任意に設定することができる。
さらに、必要に応じて任意にコンパレータの出力信号の
立ち上がりエッジおよび立ち下がりエッジに応じて動作
する遅延回路ＤＬＹ１およびＤＬＹ２の遅延時間を異な
るように設定することも可能である。
【００５５】第２実施形態 図３は本発明に係る電圧比較回路の第２の実施形態を示
す回路図である。本実施形態の電圧比較回路において、
コンパレータＣＭＰ１および基準電圧切り替え回路ＳＷ
Ｃ１は、図１に示す本発明の第１の実施形態とほぼ同じ
であるが、他の構成部分は、第１の実施形態と異なる。
図３において、図１と同様な構成部分は、図１と同じ符
号を用いて表記する。
す回路図である。本実施形態の電圧比較回路において、
コンパレータＣＭＰ１および基準電圧切り替え回路ＳＷ
Ｃ１は、図１に示す本発明の第１の実施形態とほぼ同じ
であるが、他の構成部分は、第１の実施形態と異なる。
図３において、図１と同様な構成部分は、図１と同じ符
号を用いて表記する。
【００５６】図３に示す電圧比較回路において、ＡＮＤ
ゲートＡＧＴ１とＤフリップフロップＤ−ＦＦ１は、コ
ンパレータＣＭＰ１の出力信号Ｖ0 の立ち上がりエッジ
を検出する第１のエッジ検出回路を構成し、インバータ
ＩＮＶ１、ＡＮＤゲートＡＧＴ２およびＤフリップフロ
ップＤ−ＦＦ５は、コンパレータＣＭＰ１の出力信号Ｖ
0 の立ち下がりエッジを検出する第２のエッジ検出回路
を構成している。図示のように、本実施形態において、
一つの遅延回路ＤＬＹ０のみを設けて、コンパレータＣ
ＭＰ１の立ち上がりエッジおよび立ち下がりエッジの両
方に対して所定の遅延時間を与える。
ゲートＡＧＴ１とＤフリップフロップＤ−ＦＦ１は、コ
ンパレータＣＭＰ１の出力信号Ｖ0 の立ち上がりエッジ
を検出する第１のエッジ検出回路を構成し、インバータ
ＩＮＶ１、ＡＮＤゲートＡＧＴ２およびＤフリップフロ
ップＤ−ＦＦ５は、コンパレータＣＭＰ１の出力信号Ｖ
0 の立ち下がりエッジを検出する第２のエッジ検出回路
を構成している。図示のように、本実施形態において、
一つの遅延回路ＤＬＹ０のみを設けて、コンパレータＣ
ＭＰ１の立ち上がりエッジおよび立ち下がりエッジの両
方に対して所定の遅延時間を与える。
【００５７】第１のエッジ検出回路において、ＡＮＤゲ
ートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１
の出力端子に接続され、他方の入力端子は第２のエッジ
検出回路を構成するＤフリップフロップＤ−ＦＦ５の反
転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ
１の出力端子は、ＤフリップフロップＤ−ＦＦ１のクロ
ック入力端子に接続されている。ＤフリップフロップＤ
−ＦＦ１の出力端子Ｑからスイッチ制御信号ＳＣ１が出
力される。
ートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１
の出力端子に接続され、他方の入力端子は第２のエッジ
検出回路を構成するＤフリップフロップＤ−ＦＦ５の反
転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ
１の出力端子は、ＤフリップフロップＤ−ＦＦ１のクロ
ック入力端子に接続されている。ＤフリップフロップＤ
−ＦＦ１の出力端子Ｑからスイッチ制御信号ＳＣ１が出
力される。
【００５８】第２のエッジ検出回路において、インバー
タＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力
端子に接続され、ＡＮＤゲートＡＧＴ２の一方の入力端
子はインバータＩＮＶ１の出力端子に接続され、他方の
入力端子は第１のエッジ検出回路を構成するＤフリップ
フロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されてい
る。ＡＮＤゲートＡＧＴ２の出力端子は、Ｄフリップフ
ロップＤ−ＦＦ５のクロック入力端子に接続されてい
る。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑからス
イッチ制御信号ＳＣ２が出力される。
タＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力
端子に接続され、ＡＮＤゲートＡＧＴ２の一方の入力端
子はインバータＩＮＶ１の出力端子に接続され、他方の
入力端子は第１のエッジ検出回路を構成するＤフリップ
フロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されてい
る。ＡＮＤゲートＡＧＴ２の出力端子は、Ｄフリップフ
ロップＤ−ＦＦ５のクロック入力端子に接続されてい
る。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑからス
イッチ制御信号ＳＣ２が出力される。
【００５９】第１のエッジ検出回路は、コンパレータＣ
ＭＰ１の出力信号Ｖ0 の立ち上がりエッジを検出する。
即ち、出力信号Ｖ0 の立ち上がりエッジに応じてＤフリ
ップフロップＤ−ＦＦ１の出力端子Ｑはローレベルから
ハイレベルに切り替えられる。そして、遅延回路ＤＬＹ
０の遅延時間において、ＤフリップフロップＤ−ＦＦ１
の出力端子Ｑは、ハイレベルに保持されるままとなる。
なお、この間ＤフリップフロップＤ−ＦＦ１の反転出力
端子Ｑｚがローレベルに保持されているので、ＡＮＤゲ
ートＡＧＴ２の出力端子もローレベルに保持され、第２
のエッジ検出回路は動作しない。
ＭＰ１の出力信号Ｖ0 の立ち上がりエッジを検出する。
即ち、出力信号Ｖ0 の立ち上がりエッジに応じてＤフリ
ップフロップＤ−ＦＦ１の出力端子Ｑはローレベルから
ハイレベルに切り替えられる。そして、遅延回路ＤＬＹ
０の遅延時間において、ＤフリップフロップＤ−ＦＦ１
の出力端子Ｑは、ハイレベルに保持されるままとなる。
なお、この間ＤフリップフロップＤ−ＦＦ１の反転出力
端子Ｑｚがローレベルに保持されているので、ＡＮＤゲ
ートＡＧＴ２の出力端子もローレベルに保持され、第２
のエッジ検出回路は動作しない。
【００６０】第２のエッジ検出回路は、コンパレータＣ
ＭＰ１の出力信号Ｖ0 の立ち下がりエッジを検出する。
即ち、出力信号Ｖ0 の立ち下がりエッジに応じてＤフリ
ップフロップＤ−ＦＦ５の出力端子Ｑはローレベルから
ハイレベルに切り替えられる。そして、遅延回路ＤＬＹ
０の遅延時間において、ＤフリップフロップＤ−ＦＦ５
の出力端子Ｑは、ハイレベルに保持されるままとなる。
この間ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑ
ｚがローレベルに保持されているので、ＡＮＤゲートＡ
ＧＴ１の出力端子もローレベルに保持され、第１のエッ
ジ検出回路は動作しない。
ＭＰ１の出力信号Ｖ0 の立ち下がりエッジを検出する。
即ち、出力信号Ｖ0 の立ち下がりエッジに応じてＤフリ
ップフロップＤ−ＦＦ５の出力端子Ｑはローレベルから
ハイレベルに切り替えられる。そして、遅延回路ＤＬＹ
０の遅延時間において、ＤフリップフロップＤ−ＦＦ５
の出力端子Ｑは、ハイレベルに保持されるままとなる。
この間ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑ
ｚがローレベルに保持されているので、ＡＮＤゲートＡ
ＧＴ１の出力端子もローレベルに保持され、第１のエッ
ジ検出回路は動作しない。
【００６１】このように、第１および第２のエッジ検出
回路は、一方が動作するとき、他方の動作を禁止するこ
とができる。これによって、エッジ検出回路の誤動作を
防止でき、コンパレータＣＭＰ１の入力信号Ｖinに混入
した雑音の影響を抑制することが可能である。
回路は、一方が動作するとき、他方の動作を禁止するこ
とができる。これによって、エッジ検出回路の誤動作を
防止でき、コンパレータＣＭＰ１の入力信号Ｖinに混入
した雑音の影響を抑制することが可能である。
【００６２】遅延回路ＤＬＹ０は、ＯＲゲートＯＧＴ
１、ＡＮＤゲートＡＧＴ５およびＤフリップフロップＤ
−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４により構成され
ている。ＯＲゲートＯＧＴ１の２つの入力端子は、それ
ぞれＤフリップフロップＤ−ＦＦ１およびＤ−ＦＦ５の
出力端子Ｑに接続され、出力端子はＤフリップフロップ
Ｄ−ＦＦ２の入力端子Ｄに接続されている。Ｄフリップ
フロップＤ−ＦＦ２の出力端子Ｑは、Ｄフリップフロッ
プＤ−ＦＦ３の入力端子Ｄに接続され、その出力端子Ｑ
は、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続
されている。
１、ＡＮＤゲートＡＧＴ５およびＤフリップフロップＤ
−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４により構成され
ている。ＯＲゲートＯＧＴ１の２つの入力端子は、それ
ぞれＤフリップフロップＤ−ＦＦ１およびＤ−ＦＦ５の
出力端子Ｑに接続され、出力端子はＤフリップフロップ
Ｄ−ＦＦ２の入力端子Ｄに接続されている。Ｄフリップ
フロップＤ−ＦＦ２の出力端子Ｑは、Ｄフリップフロッ
プＤ−ＦＦ３の入力端子Ｄに接続され、その出力端子Ｑ
は、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続
されている。
【００６３】ＡＮＤゲートＡＧＴ５の一方の入力端子
は、リセット信号ＲＳＴの入力端子に接続され、他方の
入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力
端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ５の出
力端子は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ
２，Ｄ−ＦＦ３およびＤ−ＦＦ５のリセット信号端子に
接続されている。
は、リセット信号ＲＳＴの入力端子に接続され、他方の
入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力
端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ５の出
力端子は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ
２，Ｄ−ＦＦ３およびＤ−ＦＦ５のリセット信号端子に
接続されている。
【００６４】図４は、本実施形態の電圧比較回路の動作
を説明するための波形図である。以下、図３および図４
を参照しつつ、本実施形態の動作を説明する。まず、動
作開始前に、リセット信号ＲＳＴが所定の時間において
ローレベルに設定される。これに応じて、ＡＮＤゲート
ＡＧＴ５の出力信号もほぼ同じ時間においてローレベル
に保持されるので、遅延回路ＤＬＹ０にあるすべてのＤ
フリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ４および第１と
第２のエッジ検出回路を構成するＤフリップフロップＤ
−ＦＦ１，Ｄ−ＦＦ５がリセットされ、それぞれの出力
端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハ
イレベルに保持される。
を説明するための波形図である。以下、図３および図４
を参照しつつ、本実施形態の動作を説明する。まず、動
作開始前に、リセット信号ＲＳＴが所定の時間において
ローレベルに設定される。これに応じて、ＡＮＤゲート
ＡＧＴ５の出力信号もほぼ同じ時間においてローレベル
に保持されるので、遅延回路ＤＬＹ０にあるすべてのＤ
フリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ４および第１と
第２のエッジ検出回路を構成するＤフリップフロップＤ
−ＦＦ１，Ｄ−ＦＦ５がリセットされ、それぞれの出力
端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハ
イレベルに保持される。
【００６５】即ち、初期状態において、スイッチ制御信
号ＳＣ１，ＳＣ２がともにローレベルに保持され、これ
に応じてＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイ
ッチ制御信号ＳＣ０がハイレベルに保持されるので、基
準電圧切り替え回路ＳＷＣ１において、スイッチＳ１の
みがオン状態に保持され、他のスイッチＳ２，Ｓ３がと
もにオフ状態に保持されている。このとき、電圧ｖref
が比較用電圧としてコンパレータＣＭＰ１に供給され
る。
号ＳＣ１，ＳＣ２がともにローレベルに保持され、これ
に応じてＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイ
ッチ制御信号ＳＣ０がハイレベルに保持されるので、基
準電圧切り替え回路ＳＷＣ１において、スイッチＳ１の
みがオン状態に保持され、他のスイッチＳ２，Ｓ３がと
もにオフ状態に保持されている。このとき、電圧ｖref
が比較用電圧としてコンパレータＣＭＰ１に供給され
る。
【００６６】コンパレータＣＭＰ１において、入力信号
Ｖinと比較用電圧（電圧Ｖref ）とが比較される。図４
に示すように時間ｔ0 で入力信号Ｖinのレベルが比較用
電圧（電圧Ｖref ）のレベルに達する。これに応じて、
コンパレータＣＭＰ１の出力信号Ｖ0 がローレベルから
ハイレベルに切り替わる。このため、ＡＮＤゲートＡＧ
Ｔ１の出力信号がローレベルからハイレベルに切り替わ
り、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ロ
ーレベルからハイレベルに切り替わる。即ち、第１のエ
ッジ検出回路によってコンパレータＣＭＰ１の出力信号
の立ち上がりエッジが検出され、それに応じて、スイッ
チ制御信号ＳＣ１がローレベルからハイレベルに切り替
わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちス
イッチ制御信号ＳＣ０がハイレベルからローレベルに切
り替わる。
Ｖinと比較用電圧（電圧Ｖref ）とが比較される。図４
に示すように時間ｔ0 で入力信号Ｖinのレベルが比較用
電圧（電圧Ｖref ）のレベルに達する。これに応じて、
コンパレータＣＭＰ１の出力信号Ｖ0 がローレベルから
ハイレベルに切り替わる。このため、ＡＮＤゲートＡＧ
Ｔ１の出力信号がローレベルからハイレベルに切り替わ
り、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ロ
ーレベルからハイレベルに切り替わる。即ち、第１のエ
ッジ検出回路によってコンパレータＣＭＰ１の出力信号
の立ち上がりエッジが検出され、それに応じて、スイッ
チ制御信号ＳＣ１がローレベルからハイレベルに切り替
わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちス
イッチ制御信号ＳＣ０がハイレベルからローレベルに切
り替わる。
【００６７】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ２がオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、共通電位ＶSS
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ２がオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、共通電位ＶSS
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
【００６８】ＤフリップフロップＤ−ＦＦ１の出力信号
に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベル
に保持される。その後クロック信号ＣＬＫの立ち上がり
エッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力
端子Ｑは、ローレベルからハイレベルに切り替わり、ま
た、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ３の出力端子もローレ
ベルからハイレベルに切り替わる。さらに、次のクロッ
ク信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップ
フロップＤ−ＦＦ４の出力端子もローレベルからハイレ
ベルに切り替わり、これに応じてＤフリップフロップＤ
−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベ
ルに切り替わる。
に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベル
に保持される。その後クロック信号ＣＬＫの立ち上がり
エッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力
端子Ｑは、ローレベルからハイレベルに切り替わり、ま
た、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ３の出力端子もローレ
ベルからハイレベルに切り替わる。さらに、次のクロッ
ク信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリップ
フロップＤ−ＦＦ４の出力端子もローレベルからハイレ
ベルに切り替わり、これに応じてＤフリップフロップＤ
−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベ
ルに切り替わる。
【００６９】ＡＮＤゲートＡＧＴ５の出力信号は、Ｄフ
リップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２および
Ｄ−ＦＦ３がリセットされる。これに応じて、スイッチ
制御信号ＳＣ１がハイレベルからローレベルに切り替え
られ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッ
チ制御信号ＳＣ０がローレベルからハイレベルに立ち上
がる。
リップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２および
Ｄ−ＦＦ３がリセットされる。これに応じて、スイッチ
制御信号ＳＣ１がハイレベルからローレベルに切り替え
られ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッ
チ制御信号ＳＣ０がローレベルからハイレベルに立ち上
がる。
【００７０】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ２はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
比較用電圧としてコンパレータＣＭＰ１に供給される。
において、スイッチＳ２はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ３の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７１】遅延回路ＤＬＹ０において、Ｄフリップフ
ロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた
後、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ４もリセットされ、そ
の反転出力端子Ｑｚがローレベルからハイレベルに切り
替わる。
ロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた
後、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ４もリセットされ、そ
の反転出力端子Ｑｚがローレベルからハイレベルに切り
替わる。
【００７２】次いで、図４に示すように、時間ｔ1 にお
いて、入力信号Ｖinのレベルが降下し、比較用電圧（電
圧Ｖref ）のレベルに達する。これに応じてコンパレー
タＣＭＰ１の出力信号Ｖ0 がハイレベルからローレベル
に切り替わる。このため、図３においてＡＮＤゲートＡ
ＧＴ２の出力信号がローレベルからハイレベルに切り替
わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、
ローレベルからハイレベルに切り替わる。即ち、第２の
エッジ検出回路によってコンパレータＣＭＰ１の出力信
号の立ち下がりエッジが検出され、それに応じて、スイ
ッチ制御信号ＳＣ２がローレベルからハイレベルに切り
替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ち
スイッチ制御信号ＳＣ０がハイレベルからローレベルに
切り替わる。
いて、入力信号Ｖinのレベルが降下し、比較用電圧（電
圧Ｖref ）のレベルに達する。これに応じてコンパレー
タＣＭＰ１の出力信号Ｖ0 がハイレベルからローレベル
に切り替わる。このため、図３においてＡＮＤゲートＡ
ＧＴ２の出力信号がローレベルからハイレベルに切り替
わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、
ローレベルからハイレベルに切り替わる。即ち、第２の
エッジ検出回路によってコンパレータＣＭＰ１の出力信
号の立ち下がりエッジが検出され、それに応じて、スイ
ッチ制御信号ＳＣ２がローレベルからハイレベルに切り
替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ち
スイッチ制御信号ＳＣ０がハイレベルからローレベルに
切り替わる。
【００７３】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ３がオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電源電圧ＶCC
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
において、スイッチＳ１がオン状態からオフ状態に切り
替わり、スイッチＳ３がオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電源電圧ＶCC
が比較用電圧としてコンパレータＣＭＰ１に出力され
る。
【００７４】ＤフリップフロップＤ−ＦＦ５の出力信号
に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベル
に保持される。その後、クロック信号ＣＬＫの立ち上が
りエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出
力端子Ｑは、ローレベルからハイレベルに切り替わり、
また、次のクロック信号ＣＬＫの立ち上がりエッジにお
いて、ＤフリップフロップＤ−ＦＦ３の出力端子もロー
レベルからハイレベルに切り替わる。さらに、次のクロ
ック信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリッ
プフロップＤ−ＦＦ４の出力端子もローレベルからハイ
レベルに切り替わり、これに応じてＤフリップフロップ
Ｄ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレ
ベルに切り替わる。
に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベル
に保持される。その後、クロック信号ＣＬＫの立ち上が
りエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出
力端子Ｑは、ローレベルからハイレベルに切り替わり、
また、次のクロック信号ＣＬＫの立ち上がりエッジにお
いて、ＤフリップフロップＤ−ＦＦ３の出力端子もロー
レベルからハイレベルに切り替わる。さらに、次のクロ
ック信号ＣＬＫの立ち上がりエッジにおいて、Ｄフリッ
プフロップＤ−ＦＦ４の出力端子もローレベルからハイ
レベルに切り替わり、これに応じてＤフリップフロップ
Ｄ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレ
ベルに切り替わる。
【００７５】ＡＮＤゲートＡＧＴ５の出力信号は、Ｄフ
リップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ２および
Ｄ−ＦＦ３がリセットされる。これに応じて、スイッチ
制御信号ＳＣ２がハイレベルからローレベルに切り替え
られ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッ
チ制御信号ＳＣ０がローレベルからハイレベルに立ち上
がる。
リップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル
変化に応じてハイレベルからローレベルに切り替わるの
で、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ２および
Ｄ−ＦＦ３がリセットされる。これに応じて、スイッチ
制御信号ＳＣ２がハイレベルからローレベルに切り替え
られ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッ
チ制御信号ＳＣ０がローレベルからハイレベルに立ち上
がる。
【００７６】このとき、基準電圧切り替え回路ＳＷＣ１
において、スイッチＳ３はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
比較用電圧としてコンパレータＣＭＰ１に供給される。
において、スイッチＳ３はオン状態からオフ状態に切り
替わり、スイッチＳ１はオフ状態からオン状態に切り替
わる。なお、スイッチＳ２の状態は変化せず、オフ状態
のままに保持される。この状態において、電圧ｖref が
比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７７】遅延回路ＤＬＹ０において、Ｄフリップフ
ロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた
後、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ４もリセットされ、そ
の反転出力端子Ｑｚがローレベルからハイレベルに切り
替わる。
ロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた
後、次のクロック信号ＣＬＫの立ち上がりエッジにおい
て、ＤフリップフロップＤ−ＦＦ４もリセットされ、そ
の反転出力端子Ｑｚがローレベルからハイレベルに切り
替わる。
【００７８】以上説明したように、本実施形態によれ
ば、コンパレータＣＭＰ１は入力信号Ｖinと基準電圧切
り替え回路ＳＷＣ１で設定した比較用電圧とを比較し、
比較結果として信号Ｖ0 を出力する。第１および第２の
エッジ検出回路はそれぞれ出力信号Ｖ0 の立ち上がりお
よび立ち下がりエッジを検出し、検出信号に応じて遅延
回路ＤＬＹ０が動作し、さらにエッジ検出回路の出力信
号に応じて、基準電圧切り替え回路ＳＷＣ１を制御し、
比較用電圧のレベルを設定するので、電圧比較回路にヒ
ステリシス特性が付与され、入力信号Ｖinに混入した雑
音の影響を抑制でき、安定した比較結果が得られる。さ
らに、出力信号の時間遅延が回避され、入力信号Ｖinの
レベル変化点を正確に検出することができる。また、本
実施形態は、前述した第１の実施形態に較べて、遅延回
路を一つのみ有するので、回路構成が簡単化され、レイ
アウト面積の縮小が図れる。
ば、コンパレータＣＭＰ１は入力信号Ｖinと基準電圧切
り替え回路ＳＷＣ１で設定した比較用電圧とを比較し、
比較結果として信号Ｖ0 を出力する。第１および第２の
エッジ検出回路はそれぞれ出力信号Ｖ0 の立ち上がりお
よび立ち下がりエッジを検出し、検出信号に応じて遅延
回路ＤＬＹ０が動作し、さらにエッジ検出回路の出力信
号に応じて、基準電圧切り替え回路ＳＷＣ１を制御し、
比較用電圧のレベルを設定するので、電圧比較回路にヒ
ステリシス特性が付与され、入力信号Ｖinに混入した雑
音の影響を抑制でき、安定した比較結果が得られる。さ
らに、出力信号の時間遅延が回避され、入力信号Ｖinの
レベル変化点を正確に検出することができる。また、本
実施形態は、前述した第１の実施形態に較べて、遅延回
路を一つのみ有するので、回路構成が簡単化され、レイ
アウト面積の縮小が図れる。
【００７９】なお、遅延回路ＤＬＹ０を構成するＤフリ
ップフロップの段数は図３に例示した３段に限定される
ことなく、雑音による影響を低減させるために必要な遅
延時間をもとに、入力信号Ｖinおよびクロック信号ＣＬ
Ｋの周波数に応じて任意に設定することができる。
ップフロップの段数は図３に例示した３段に限定される
ことなく、雑音による影響を低減させるために必要な遅
延時間をもとに、入力信号Ｖinおよびクロック信号ＣＬ
Ｋの周波数に応じて任意に設定することができる。
【００８０】第３実施形態 図５は本発明に係る電圧比較回路の第３の実施形態を示
す回路図である。図示のように、本実施形態の電圧比較
回路は、コンパレータＣＭＰ１、基準電圧切り替え回路
ＳＷＣ２、遅延回路ＤＬＹ１ａおよびＤＬＹ２ａにより
構成されている。
す回路図である。図示のように、本実施形態の電圧比較
回路は、コンパレータＣＭＰ１、基準電圧切り替え回路
ＳＷＣ２、遅延回路ＤＬＹ１ａおよびＤＬＹ２ａにより
構成されている。
【００８１】コンパレータＣＭＰ１は、上述した本発明
の第１および第２の実施形態にあるコンパレータＣＭＰ
１と同様であり、入力端子（＋）に印加される入力信号
Ｖinと反転入力端子（−）に印加される比較用電圧とを
比較し、比較結果に応じて所定のレベルを持つ信号Ｖ0
を出力する。例えば、入力信号Ｖinのレベルが比較用電
圧のレベルよりも高い場合、電源電圧ＶCCレベルの信号
が出力され、逆に、入力信号Ｖinのレベルが比較用電圧
のレベルよりも低い場合、共通電位ＶSSレベルの信号が
出力される。
の第１および第２の実施形態にあるコンパレータＣＭＰ
１と同様であり、入力端子（＋）に印加される入力信号
Ｖinと反転入力端子（−）に印加される比較用電圧とを
比較し、比較結果に応じて所定のレベルを持つ信号Ｖ0
を出力する。例えば、入力信号Ｖinのレベルが比較用電
圧のレベルよりも高い場合、電源電圧ＶCCレベルの信号
が出力され、逆に、入力信号Ｖinのレベルが比較用電圧
のレベルよりも低い場合、共通電位ＶSSレベルの信号が
出力される。
【００８２】基準電圧切り替え回路ＳＷＣ２は、図示の
ように、抵抗素子Ｒ１，Ｒ２、ｐＭＯＳトランジスタＰ
Ｔ１およびｎＭＯＳトランジスタＮＴ１により構成され
ている。抵抗素子Ｒ１，Ｒ２は、電源電圧ＶCCと共通電
位ＶSSとの間に直列に接続されており、その接続ノード
ＮＤ２の電圧は比較用電圧としてコンパレータＣＭＰ１
に供給される。ｐＭＯＳトランジスタＰＴ１のソースは
電源電圧ＶCCに接続され、ドレインはノードＮＤ２に接
続され、ゲートに遅延回路ＤＬＹ２ａからの切り替え信
号ＳＰ１が印加されている。ｎＭＯＳトランジスタＮＴ
１のドレインはノードＮＤ２に接続され、ソースは共通
電位ＶSSに接続され、ゲートに遅延回路ＤＬＹ１ａから
の切り替え信号ＳＰ２が印加されている。
ように、抵抗素子Ｒ１，Ｒ２、ｐＭＯＳトランジスタＰ
Ｔ１およびｎＭＯＳトランジスタＮＴ１により構成され
ている。抵抗素子Ｒ１，Ｒ２は、電源電圧ＶCCと共通電
位ＶSSとの間に直列に接続されており、その接続ノード
ＮＤ２の電圧は比較用電圧としてコンパレータＣＭＰ１
に供給される。ｐＭＯＳトランジスタＰＴ１のソースは
電源電圧ＶCCに接続され、ドレインはノードＮＤ２に接
続され、ゲートに遅延回路ＤＬＹ２ａからの切り替え信
号ＳＰ１が印加されている。ｎＭＯＳトランジスタＮＴ
１のドレインはノードＮＤ２に接続され、ソースは共通
電位ＶSSに接続され、ゲートに遅延回路ＤＬＹ１ａから
の切り替え信号ＳＰ２が印加されている。
【００８３】遅延回路ＤＬＹ１ａおよびＤＬＹ２ａは、
例えば、図示のように単安定マルチバイブレータＯＳ
１，ＯＳ２により構成されている。これらの単安定マル
チバイブレータＯＳ１，ＯＳ２は、入力端子Ａに印加さ
れる入力信号の立ち下がりエッジまたは入力端子Ｂに印
加される入力信号の立ち上がりエッジに応じて、出力信
号Ｑが立ち上がる。抵抗素子とキャパシタにより設定さ
れる時定数に応じて、出力端子Ｑは一旦ハイレベルに保
持され、その後出力端子Ｑが立ち下がり、ローレベルに
保持される。
例えば、図示のように単安定マルチバイブレータＯＳ
１，ＯＳ２により構成されている。これらの単安定マル
チバイブレータＯＳ１，ＯＳ２は、入力端子Ａに印加さ
れる入力信号の立ち下がりエッジまたは入力端子Ｂに印
加される入力信号の立ち上がりエッジに応じて、出力信
号Ｑが立ち上がる。抵抗素子とキャパシタにより設定さ
れる時定数に応じて、出力端子Ｑは一旦ハイレベルに保
持され、その後出力端子Ｑが立ち下がり、ローレベルに
保持される。
【００８４】このため、遅延回路ＤＬＹ１ａの遅延時間
Δｔ1 は、抵抗素子Ｒ３とキャパシタＣ１の値により決
定され、遅延回路ＤＬＹ２ａの遅延時間Δｔ2 は、抵抗
素子Ｒ４とキャパシタＣ２の値により決定される。遅延
回路ＤＬＹ１ａおよびＤＬＹ２ａの遅延時間Δｔ1 ，Δ
ｔ2 は、入力信号Ｖinの周波数などに応じて設定され
る。なお、必要に応じて遅延回路ＤＬＹ１ａ，ＤＬＹ２
ａの遅延時間Δｔ1 ，Δｔ2 を等しく設定できることは
いうまでもない。
Δｔ1 は、抵抗素子Ｒ３とキャパシタＣ１の値により決
定され、遅延回路ＤＬＹ２ａの遅延時間Δｔ2 は、抵抗
素子Ｒ４とキャパシタＣ２の値により決定される。遅延
回路ＤＬＹ１ａおよびＤＬＹ２ａの遅延時間Δｔ1 ，Δ
ｔ2 は、入力信号Ｖinの周波数などに応じて設定され
る。なお、必要に応じて遅延回路ＤＬＹ１ａ，ＤＬＹ２
ａの遅延時間Δｔ1 ，Δｔ2 を等しく設定できることは
いうまでもない。
【００８５】単安定マルチバイブレータＯＳ１の入力端
子Ａは、共通電位ＶSSに接続され、入力端子Ｂは、ＡＮ
ＤゲートＡＧＴ１の出力端子に接続されている。ＡＮＤ
ゲートＡＧＴ１の一方の入力端子は、コンパレータＣＭ
Ｐ１の出力端子に接続され、他方の入力端子は、単安定
マルチバイブレータＯＳ２の反転出力端子Ｑｚに接続さ
れている。単安定マルチバイブレータＯＳ１の出力端子
Ｑから切り替え信号ＳＰ２が出力され、切り替え信号Ｓ
Ｐ２は基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトラン
ジスタＮＴ１のゲートに印加される。
子Ａは、共通電位ＶSSに接続され、入力端子Ｂは、ＡＮ
ＤゲートＡＧＴ１の出力端子に接続されている。ＡＮＤ
ゲートＡＧＴ１の一方の入力端子は、コンパレータＣＭ
Ｐ１の出力端子に接続され、他方の入力端子は、単安定
マルチバイブレータＯＳ２の反転出力端子Ｑｚに接続さ
れている。単安定マルチバイブレータＯＳ１の出力端子
Ｑから切り替え信号ＳＰ２が出力され、切り替え信号Ｓ
Ｐ２は基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトラン
ジスタＮＴ１のゲートに印加される。
【００８６】単安定マルチバイブレータＯＳ２の入力端
子Ａは、ＡＮＤゲートＡＧＴ２の出力端子に接続され、
入力端子Ｂは電源電圧ＶCCに接続されている。ＡＮＤゲ
ートＡＧＴ２の一方の入力端子は、インバータＩＮＶ１
の出力端子に接続され、他方の入力端子は、単安定マル
チバイブレータＯＳ１の反転出力端子Ｑｚに接続されて
いる。インバータＩＮＶ１の入力端子は、コンパレータ
ＣＭＰ１の出力端子に接続されている。単安定マルチバ
イブレータＯＳ２の反転出力端子Ｑｚから切り替え信号
ＳＰ１が出力され、切り替え信号ＳＰ１は基準電圧切り
替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲー
トに印加される。
子Ａは、ＡＮＤゲートＡＧＴ２の出力端子に接続され、
入力端子Ｂは電源電圧ＶCCに接続されている。ＡＮＤゲ
ートＡＧＴ２の一方の入力端子は、インバータＩＮＶ１
の出力端子に接続され、他方の入力端子は、単安定マル
チバイブレータＯＳ１の反転出力端子Ｑｚに接続されて
いる。インバータＩＮＶ１の入力端子は、コンパレータ
ＣＭＰ１の出力端子に接続されている。単安定マルチバ
イブレータＯＳ２の反転出力端子Ｑｚから切り替え信号
ＳＰ１が出力され、切り替え信号ＳＰ１は基準電圧切り
替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲー
トに印加される。
【００８７】単安定マルチバイブレータＯＳ１，ＯＳ２
のリセット信号端子は、リセット信号ＲＳＴの入力端子
に接続されている。電圧比較回路が動作を開始すると
き、リセット信号ＲＳＴが所定の時間において、ローレ
ベルに設定されるので、これに応じて単安定マルチバイ
ブレータＯＳ１，ＯＳ２がリセットされ、出力端子Ｑは
ローレベルに保持され、反転出力端子Ｑｚはハイレベル
に保持される。
のリセット信号端子は、リセット信号ＲＳＴの入力端子
に接続されている。電圧比較回路が動作を開始すると
き、リセット信号ＲＳＴが所定の時間において、ローレ
ベルに設定されるので、これに応じて単安定マルチバイ
ブレータＯＳ１，ＯＳ２がリセットされ、出力端子Ｑは
ローレベルに保持され、反転出力端子Ｑｚはハイレベル
に保持される。
【００８８】ＡＮＤゲートＡＧＴ１はコンパレータＣＭ
Ｐ１の出力信号Ｖ0 の立ち上がりエッジを検出する第１
のエッジ検出回路を構成し、インバータＩＮＶ１および
ＡＮＤゲートＡＧＴ２は出力信号Ｖ0 の立ち下がりエッ
ジを検出する第２のエッジ検出回路を構成している。
Ｐ１の出力信号Ｖ0 の立ち上がりエッジを検出する第１
のエッジ検出回路を構成し、インバータＩＮＶ１および
ＡＮＤゲートＡＧＴ２は出力信号Ｖ0 の立ち下がりエッ
ジを検出する第２のエッジ検出回路を構成している。
【００８９】図６は、本実施形態の動作を示す波形図で
ある。以下、図５および図６を参照しつつ、本実施形態
の動作を説明する。図６に示すように、初期状態として
コンパレータＣＭＰ１の出力信号Ｖ0 がローレベルに保
持され、また、リセット信号ＲＳＴにより、単安定マル
チバイブレータＯＳ１，ＯＳ２がリセットされ、単安定
マルチバイブレータＯＳ１の出力端子Ｑはローレベル、
単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚは
ハイレベルにそれぞれ保持されている。即ち、切り替え
信号ＳＰ１がハイレベル、切り替え信号ＳＰ２がローレ
ベルにそれぞれ設定されている。
ある。以下、図５および図６を参照しつつ、本実施形態
の動作を説明する。図６に示すように、初期状態として
コンパレータＣＭＰ１の出力信号Ｖ0 がローレベルに保
持され、また、リセット信号ＲＳＴにより、単安定マル
チバイブレータＯＳ１，ＯＳ２がリセットされ、単安定
マルチバイブレータＯＳ１の出力端子Ｑはローレベル、
単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚは
ハイレベルにそれぞれ保持されている。即ち、切り替え
信号ＳＰ１がハイレベル、切り替え信号ＳＰ２がローレ
ベルにそれぞれ設定されている。
【００９０】この状態において、基準電圧切り替え回路
ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１および
ｎＭＯＳトランジスタＮＴ１がともにオフ状態に保持さ
れ、ノードＮＤ２の電圧は、抵抗素子Ｒ１，Ｒ２による
分圧電圧で決まる。ここで、共通電位ＶSSを０Ｖとする
と、初期状態において、比較用電圧の電圧値ｖr は、次
式により求まる。
ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１および
ｎＭＯＳトランジスタＮＴ１がともにオフ状態に保持さ
れ、ノードＮＤ２の電圧は、抵抗素子Ｒ１，Ｒ２による
分圧電圧で決まる。ここで、共通電位ＶSSを０Ｖとする
と、初期状態において、比較用電圧の電圧値ｖr は、次
式により求まる。
【００９１】
【数４】 ｖr ＝ＶCC・ｒ２／（ｒ１＋ｒ２） …（６）
【００９２】ここで、ｒ１，ｒ２はそれぞれ抵抗素子Ｒ
１，Ｒ２の抵抗値である。
１，Ｒ２の抵抗値である。
【００９３】入力信号Ｖinのレベルが上昇し、比較用電
圧（電圧Ｖr ）のレベルを越えたとき、コンパレータＣ
ＭＰ１の出力信号Ｖ0 がローレベルからハイレベルに切
り替わる。出力信号Ｖ0 の立ち上がりエッジにおいて、
ＡＮＤゲートＡＧＴ１の出力信号が立ち上がる。これに
応じて単安定マルチバイブレータＯＳ１の出力端子Ｑも
ローレベルからハイレベルに切り替えられる。時間Δｔ
1 の間に、単安定マルチバイブレータＯＳ１の出力端子
Ｑがハイレベルに保持される。これに応じて基準電圧切
り替え回路ＳＷＣ２において、ｎＭＯＳトランジスタＮ
Ｔ１がオン状態に保持され、比較用電圧は共通電位ＶSS
に設定される。
圧（電圧Ｖr ）のレベルを越えたとき、コンパレータＣ
ＭＰ１の出力信号Ｖ0 がローレベルからハイレベルに切
り替わる。出力信号Ｖ0 の立ち上がりエッジにおいて、
ＡＮＤゲートＡＧＴ１の出力信号が立ち上がる。これに
応じて単安定マルチバイブレータＯＳ１の出力端子Ｑも
ローレベルからハイレベルに切り替えられる。時間Δｔ
1 の間に、単安定マルチバイブレータＯＳ１の出力端子
Ｑがハイレベルに保持される。これに応じて基準電圧切
り替え回路ＳＷＣ２において、ｎＭＯＳトランジスタＮ
Ｔ１がオン状態に保持され、比較用電圧は共通電位ＶSS
に設定される。
【００９４】遅延回路ＤＬＹ１ａの遅延時間Δｔ1 が経
過した後、単安定マルチバイブレータＯＳ１の出力端子
Ｑは、ローレベルに切り替わる。基準電圧切り替え回路
ＳＷＣ２においてｎＭＯＳトランジスタＮＴ１はオフ状
態に設定されるので、比較用電圧は、初期値ｖr に切り
替えられる。
過した後、単安定マルチバイブレータＯＳ１の出力端子
Ｑは、ローレベルに切り替わる。基準電圧切り替え回路
ＳＷＣ２においてｎＭＯＳトランジスタＮＴ１はオフ状
態に設定されるので、比較用電圧は、初期値ｖr に切り
替えられる。
【００９５】入力信号Ｖinのレベルが降下し、比較用電
圧（電圧Ｖr ）のレベルに達したとき、コンパレータＣ
ＭＰ１の出力信号Ｖ0 がハイレベルからローレベルに切
り替わる。出力信号Ｖ0 の立ち下がりエッジにおいて、
ＡＮＤゲートＡＧＴ２の出力信号が立ち下がる。これに
応じて単安定マルチバイブレータＯＳ２の出力端子Ｑが
ローレベルからハイレベルに切り替えられ、その反転出
力端子Ｑｚはハイレベルからローレベルに切り替えられ
る。時間Δｔ2 の間に、単安定マルチバイブレータＯＳ
２の出力端子Ｑがハイレベルに保持され、反転出力端子
Ｑｚがローレベルに保持される。これに応じて基準電圧
切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタ
ＰＴ１がオン状態に保持され、比較用電圧は電源電圧Ｖ
CCに設定される。
圧（電圧Ｖr ）のレベルに達したとき、コンパレータＣ
ＭＰ１の出力信号Ｖ0 がハイレベルからローレベルに切
り替わる。出力信号Ｖ0 の立ち下がりエッジにおいて、
ＡＮＤゲートＡＧＴ２の出力信号が立ち下がる。これに
応じて単安定マルチバイブレータＯＳ２の出力端子Ｑが
ローレベルからハイレベルに切り替えられ、その反転出
力端子Ｑｚはハイレベルからローレベルに切り替えられ
る。時間Δｔ2 の間に、単安定マルチバイブレータＯＳ
２の出力端子Ｑがハイレベルに保持され、反転出力端子
Ｑｚがローレベルに保持される。これに応じて基準電圧
切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタ
ＰＴ１がオン状態に保持され、比較用電圧は電源電圧Ｖ
CCに設定される。
【００９６】遅延回路ＤＬＹ２ａの遅延時間Δｔ2 が経
過した後、単安定マルチバイブレータＯＳ２の出力端子
Ｑは、ローレベルに切り替わり、反転出力端子Ｑｚはハ
イレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２
においてｐＭＯＳトランジスタＰＴ１はオフ状態に設定
されるので、比較用電圧は、初期値ｖr に切り替えられ
る。
過した後、単安定マルチバイブレータＯＳ２の出力端子
Ｑは、ローレベルに切り替わり、反転出力端子Ｑｚはハ
イレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２
においてｐＭＯＳトランジスタＰＴ１はオフ状態に設定
されるので、比較用電圧は、初期値ｖr に切り替えられ
る。
【００９７】以上説明したように、本実施形態によれ
ば、コンパレータＣＭＰ１は入力信号Ｖinと基準電圧切
り替え回路ＳＷＣ２で設定した比較用電圧とを比較し、
比較結果として信号Ｖ0 を出力する。ＡＮＤゲートＡＧ
Ｔ１およびＡＧＴ２によりそれぞれ出力信号Ｖ0 の立ち
上がりおよび立ち下がりエッジを検出し、立ち上がりエ
ッジを検出したとき、遅延回路ＤＬＹ１ａを動作させ、
立ち下がりエッジを検出したとき、遅延回路ＤＬＹ２ａ
を動作させる。これらの遅延回路から出力された切り替
え信号ＳＰ１，ＳＰ２に応じて、基準電圧切り替え回路
ＳＷＣ２を制御し、比較用電圧のレベルを設定するの
で、電圧比較回路にヒステリシス特性が付与され、入力
信号Ｖinに混入した雑音の影響を抑制でき、安定した比
較結果が得られる。さらに、出力信号Ｖ0 の時間遅延が
回避され、入力信号Ｖinのレベル変化点を正確に検出す
ることができる。また、本実施形態において、遅延回路
ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間を制御するための外
部クロック信号ＣＬＫが不要となるため、回路構成が簡
単で、配線の簡単化が図れる。
ば、コンパレータＣＭＰ１は入力信号Ｖinと基準電圧切
り替え回路ＳＷＣ２で設定した比較用電圧とを比較し、
比較結果として信号Ｖ0 を出力する。ＡＮＤゲートＡＧ
Ｔ１およびＡＧＴ２によりそれぞれ出力信号Ｖ0 の立ち
上がりおよび立ち下がりエッジを検出し、立ち上がりエ
ッジを検出したとき、遅延回路ＤＬＹ１ａを動作させ、
立ち下がりエッジを検出したとき、遅延回路ＤＬＹ２ａ
を動作させる。これらの遅延回路から出力された切り替
え信号ＳＰ１，ＳＰ２に応じて、基準電圧切り替え回路
ＳＷＣ２を制御し、比較用電圧のレベルを設定するの
で、電圧比較回路にヒステリシス特性が付与され、入力
信号Ｖinに混入した雑音の影響を抑制でき、安定した比
較結果が得られる。さらに、出力信号Ｖ0 の時間遅延が
回避され、入力信号Ｖinのレベル変化点を正確に検出す
ることができる。また、本実施形態において、遅延回路
ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間を制御するための外
部クロック信号ＣＬＫが不要となるため、回路構成が簡
単で、配線の簡単化が図れる。
【００９８】第４実施形態 図７は本発明に係る電圧比較回路の第４の実施形態を示
す回路図である。図示のように、本実施形態の電圧比較
回路は、コンパレータＣＭＰ１、基準電圧切り替え回路
ＳＷＣ２および遅延回路ＤＬＹ１，ＤＬＹ２により構成
されている。
す回路図である。図示のように、本実施形態の電圧比較
回路は、コンパレータＣＭＰ１、基準電圧切り替え回路
ＳＷＣ２および遅延回路ＤＬＹ１，ＤＬＹ２により構成
されている。
【００９９】コンパレータＣＭＰ１および遅延回路ＤＬ
Ｙ１，ＤＬＹ２は、前述した本発明の第１の実施形態の
ものと同じであり、また、基準電圧切り替え回路ＳＷＣ
２は、図５に示す第３の実施形態の基準電圧切り替え回
路と同じである。
Ｙ１，ＤＬＹ２は、前述した本発明の第１の実施形態の
ものと同じであり、また、基準電圧切り替え回路ＳＷＣ
２は、図５に示す第３の実施形態の基準電圧切り替え回
路と同じである。
【０１００】図７に示すように、コンパレータＣＭＰ１
と基準電圧切り替え回路ＳＷＣ２は、回路ブロック１０
を構成している。当該回路ブロック１０は、端子３を介
して、外部からの入力信号ＶinをコンパレータＣＭＰ１
の端子（＋）に入力し、さらに、端子１より遅延回路Ｄ
ＬＹ１から切り替え信号ＳＰ１を入力し、基準電圧切り
替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲー
トに印加し、端子２より遅延回路ＤＬＹ２から切り替え
信号ＳＰ２を入力し、基準電圧切り替え回路ＳＷＣ２の
ｐＭＯＳトランジスタＰＴ１のゲートに印加する。な
お、切り替え信号ＳＰ１は、遅延回路ＤＬＹ１のＤフリ
ップフロップＤ−ＦＦ１の出力端子Ｑから出力され、切
り替え信号ＳＰ２は、遅延回路ＤＬＹ２のＤフリップフ
ロップＤ−ＦＦ５の反転出力端子Ｑｚから出力される。
と基準電圧切り替え回路ＳＷＣ２は、回路ブロック１０
を構成している。当該回路ブロック１０は、端子３を介
して、外部からの入力信号ＶinをコンパレータＣＭＰ１
の端子（＋）に入力し、さらに、端子１より遅延回路Ｄ
ＬＹ１から切り替え信号ＳＰ１を入力し、基準電圧切り
替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲー
トに印加し、端子２より遅延回路ＤＬＹ２から切り替え
信号ＳＰ２を入力し、基準電圧切り替え回路ＳＷＣ２の
ｐＭＯＳトランジスタＰＴ１のゲートに印加する。な
お、切り替え信号ＳＰ１は、遅延回路ＤＬＹ１のＤフリ
ップフロップＤ−ＦＦ１の出力端子Ｑから出力され、切
り替え信号ＳＰ２は、遅延回路ＤＬＹ２のＤフリップフ
ロップＤ−ＦＦ５の反転出力端子Ｑｚから出力される。
【０１０１】以下、図７を参照しつつ、本実施形態の動
作について説明する。電圧比較回路が動作する前に、リ
セット信号ＲＳＴにより初期状態に設定される。即ち、
遅延回路ＤＬＹ１，ＤＬＹ２の各ＤフリップフロップＤ
−ＦＦ１〜Ｄ−ＦＦ４，Ｄ−ＦＦ５〜Ｄ−ＦＦ８がリセ
ットされ、出力端子Ｑがローレベルに、反転出力端子Ｑ
ｚがハイレベルに保持される。即ち、初期状態におい
て、切り替え信号ＳＰ１がローレベル、切り替え信号Ｓ
Ｐ２がハイレベルにそれぞれ設定される。これに応じ
て、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳ
トランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１
がともにオフ状態に設定され、比較用電圧は、抵抗素子
Ｒ１，Ｒ２により設定された分圧電圧ｖr に設定され
る。
作について説明する。電圧比較回路が動作する前に、リ
セット信号ＲＳＴにより初期状態に設定される。即ち、
遅延回路ＤＬＹ１，ＤＬＹ２の各ＤフリップフロップＤ
−ＦＦ１〜Ｄ−ＦＦ４，Ｄ−ＦＦ５〜Ｄ−ＦＦ８がリセ
ットされ、出力端子Ｑがローレベルに、反転出力端子Ｑ
ｚがハイレベルに保持される。即ち、初期状態におい
て、切り替え信号ＳＰ１がローレベル、切り替え信号Ｓ
Ｐ２がハイレベルにそれぞれ設定される。これに応じ
て、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳ
トランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１
がともにオフ状態に設定され、比較用電圧は、抵抗素子
Ｒ１，Ｒ２により設定された分圧電圧ｖr に設定され
る。
【０１０２】コンパレータＣＭＰ１の立ち上がりエッジ
に応じて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上が
り、さらに、遅延回路ＤＬＹ１のＤフリップフロップＤ
−ＦＦ１の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ１
で設定された遅延時間において、ＤフリップフロップＤ
−ＦＦ１の出力端子Ｑがハイレベルに保持され、その
後、ローレベルに切り替えられる。
に応じて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上が
り、さらに、遅延回路ＤＬＹ１のＤフリップフロップＤ
−ＦＦ１の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ１
で設定された遅延時間において、ＤフリップフロップＤ
−ＦＦ１の出力端子Ｑがハイレベルに保持され、その
後、ローレベルに切り替えられる。
【０１０３】切り替え信号ＳＰ１がハイレベルに保持さ
れている間に、基準電圧切り替え回路ＳＷＣ２のｎＭＯ
ＳトランジスタＮＴ１がオン状態に保持され、比較用電
圧は共通電位ＶSSに設定される。
れている間に、基準電圧切り替え回路ＳＷＣ２のｎＭＯ
ＳトランジスタＮＴ１がオン状態に保持され、比較用電
圧は共通電位ＶSSに設定される。
【０１０４】コンパレータＣＭＰ１の立ち下がりエッジ
に応じて、ＡＮＤゲートＡＧＴ２の出力信号が立ち上が
り、さらに、これに応じて遅延回路ＤＬＹ２のＤフリッ
プフロップＤ−ＦＦ５の出力端子Ｑも立ち上がる。遅延
回路ＤＬＹ２で設定された遅延時間において、Ｄフリッ
プフロップＤ−ＦＦ５の出力端子Ｑがハイレベルに保持
され、その後、ローレベルに切り替えられる。Ｄフリッ
プフロップＤ−ＦＦ５の反転出力端子Ｑｚは出力端子Ｑ
がハイレベルの間に、ローレベルに保持される。即ち、
切り替え信号ＳＰ２は、コンパレータＣＭＰ１の出力信
号の立ち下がりエッジから、遅延回路ＤＬＹ２の遅延時
間の間にローレベルに保持される。
に応じて、ＡＮＤゲートＡＧＴ２の出力信号が立ち上が
り、さらに、これに応じて遅延回路ＤＬＹ２のＤフリッ
プフロップＤ−ＦＦ５の出力端子Ｑも立ち上がる。遅延
回路ＤＬＹ２で設定された遅延時間において、Ｄフリッ
プフロップＤ−ＦＦ５の出力端子Ｑがハイレベルに保持
され、その後、ローレベルに切り替えられる。Ｄフリッ
プフロップＤ−ＦＦ５の反転出力端子Ｑｚは出力端子Ｑ
がハイレベルの間に、ローレベルに保持される。即ち、
切り替え信号ＳＰ２は、コンパレータＣＭＰ１の出力信
号の立ち下がりエッジから、遅延回路ＤＬＹ２の遅延時
間の間にローレベルに保持される。
【０１０５】切り替え信号ＳＰ２がローレベルに保持さ
れている間に、基準電圧切り替え回路ＳＷＣ２のｐＭＯ
ＳトランジスタＰＴ１がオン状態に保持され、比較用電
圧は電源電圧ＶCCに設定される。
れている間に、基準電圧切り替え回路ＳＷＣ２のｐＭＯ
ＳトランジスタＰＴ１がオン状態に保持され、比較用電
圧は電源電圧ＶCCに設定される。
【０１０６】このように、遅延回路ＤＬＹ１，ＤＬＹ２
および基準電圧切り替え回路ＳＷＣ２により、電圧比較
回路にヒステリシス特性が付与される。この結果、入力
信号Ｖinに混入された雑音の影響を抑制でき、電圧比較
回路の誤動作を回避でき、且つ入力信号Ｖinのレベル変
化点を正確に検出できる。
および基準電圧切り替え回路ＳＷＣ２により、電圧比較
回路にヒステリシス特性が付与される。この結果、入力
信号Ｖinに混入された雑音の影響を抑制でき、電圧比較
回路の誤動作を回避でき、且つ入力信号Ｖinのレベル変
化点を正確に検出できる。
【０１０７】図８は、コンパレータＣＭＰ１と基準電圧
切り替え回路ＳＷＣ２により構成された回路ブロック１
０を示している。なお、当該回路ブロック１０は、図７
に示す電圧比較回路の回路ブロック１０と同じ構成を有
する。
切り替え回路ＳＷＣ２により構成された回路ブロック１
０を示している。なお、当該回路ブロック１０は、図７
に示す電圧比較回路の回路ブロック１０と同じ構成を有
する。
【０１０８】回路ブロック１０においては、コンパレー
タＣＭＰ１が非反転接続である。即ち、入力信号Ｖinは
コンパレータＣＭＰ１の非反転入力端子（＋）に印加さ
れ、基準電圧Ｖref はコンパレータＣＭＰ１の反転入力
端子（−）に印加される。このため、入力信号Ｖinのレ
ベルが比較用電圧のレベルより高いとき、コンパレータ
ＣＭＰ１からハイレベルの出力信号Ｖ0 が出力され、逆
に入力信号Ｖinのレベルが比較用電圧のレベルより低い
とき、コンパレータＣＭＰ１からローレベルの出力信号
Ｖ0 が出力される。
タＣＭＰ１が非反転接続である。即ち、入力信号Ｖinは
コンパレータＣＭＰ１の非反転入力端子（＋）に印加さ
れ、基準電圧Ｖref はコンパレータＣＭＰ１の反転入力
端子（−）に印加される。このため、入力信号Ｖinのレ
ベルが比較用電圧のレベルより高いとき、コンパレータ
ＣＭＰ１からハイレベルの出力信号Ｖ0 が出力され、逆
に入力信号Ｖinのレベルが比較用電圧のレベルより低い
とき、コンパレータＣＭＰ１からローレベルの出力信号
Ｖ0 が出力される。
【０１０９】非反転接続の場合に、コンパレータＣＭＰ
１の出力信号Ｖ0 の立ち上がりエッジから所定の時間に
おいて、比較用電圧を初期値より低いレベル、例えば、
共通電位ＶSSに設定し、コンパレータＣＭＰ１の出力信
号Ｖ0 の立ち下がりエッジから所定の時間において、比
較用電圧を初期値より高いレベル、例えば、電源電圧Ｖ
CCに設定することにより、電圧比較回路にヒステリシス
特性を付与できる。
１の出力信号Ｖ0 の立ち上がりエッジから所定の時間に
おいて、比較用電圧を初期値より低いレベル、例えば、
共通電位ＶSSに設定し、コンパレータＣＭＰ１の出力信
号Ｖ0 の立ち下がりエッジから所定の時間において、比
較用電圧を初期値より高いレベル、例えば、電源電圧Ｖ
CCに設定することにより、電圧比較回路にヒステリシス
特性を付与できる。
【０１１０】図９は、反転接続の場合のコンパレータＣ
ＭＰ２および基準電圧切り替え回路ＳＷＣ３の構成を示
している。コンパレータＣＭＰ２、基準電圧切り替え回
路ＳＷＣ３およびインバータＩＮＶ３，ＩＮＶ４により
回路ブロック２０が構成されている。
ＭＰ２および基準電圧切り替え回路ＳＷＣ３の構成を示
している。コンパレータＣＭＰ２、基準電圧切り替え回
路ＳＷＣ３およびインバータＩＮＶ３，ＩＮＶ４により
回路ブロック２０が構成されている。
【０１１１】図示のように、入力信号Ｖinはコンパレー
タＣＭＰ２の反転入力端子（−）に印加され、比較用電
圧はコンパレータＣＭＰ２の非反転入力端子（＋）に印
加される。このため、入力信号Ｖinのレベルが基準電圧
レベルより高いとき、コンパレータＣＭＰ２からローレ
ベルの出力信号Ｖ0 が出力され、逆に入力信号Ｖinのレ
ベルが基準電圧レベルより低いとき、コンパレータＣＭ
Ｐ２からハイレベルの出力信号Ｖ0 が出力される。
タＣＭＰ２の反転入力端子（−）に印加され、比較用電
圧はコンパレータＣＭＰ２の非反転入力端子（＋）に印
加される。このため、入力信号Ｖinのレベルが基準電圧
レベルより高いとき、コンパレータＣＭＰ２からローレ
ベルの出力信号Ｖ0 が出力され、逆に入力信号Ｖinのレ
ベルが基準電圧レベルより低いとき、コンパレータＣＭ
Ｐ２からハイレベルの出力信号Ｖ0 が出力される。
【０１１２】非反転接続の場合に、コンパレータＣＭＰ
２の出力信号Ｖ0 の立ち上がりエッジから所定の時間に
おいて、比較用電圧を初期値より高いレベル、例えば、
電源電圧ＶCCに設定し、コンパレータＣＭＰ２の出力信
号Ｖ0 の立ち下がりエッジから所定の時間において、比
較用電圧を初期値より低いレベル、例えば、共通電位Ｖ
SSに設定することにより、電圧比較回路にヒステリシス
特性を付与できる。
２の出力信号Ｖ0 の立ち上がりエッジから所定の時間に
おいて、比較用電圧を初期値より高いレベル、例えば、
電源電圧ＶCCに設定し、コンパレータＣＭＰ２の出力信
号Ｖ0 の立ち下がりエッジから所定の時間において、比
較用電圧を初期値より低いレベル、例えば、共通電位Ｖ
SSに設定することにより、電圧比較回路にヒステリシス
特性を付与できる。
【０１１３】なお、図９に示す回路ブロック２０に接続
される遅延回路ＤＬＹ１，ＤＬＹ２は、図７に示す遅延
回路と同じ構成を有するものとする。初期状態におい
て、切り替え信号ＳＰ１はローレベル、切り替え信号Ｓ
Ｐ２はハイレベルにそれぞれ設定されいるので、インバ
ータＩＮＶ２，ＩＮＶ３の出力端子はそれぞれハイレベ
ルとローレベルに設定される。このため、基準電圧切り
替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１および
ｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定さ
れる。このとき、比較用電圧は、抵抗素子Ｒ１，Ｒ２に
より設定された分圧電圧に設定される。
される遅延回路ＤＬＹ１，ＤＬＹ２は、図７に示す遅延
回路と同じ構成を有するものとする。初期状態におい
て、切り替え信号ＳＰ１はローレベル、切り替え信号Ｓ
Ｐ２はハイレベルにそれぞれ設定されいるので、インバ
ータＩＮＶ２，ＩＮＶ３の出力端子はそれぞれハイレベ
ルとローレベルに設定される。このため、基準電圧切り
替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１および
ｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定さ
れる。このとき、比較用電圧は、抵抗素子Ｒ１，Ｒ２に
より設定された分圧電圧に設定される。
【０１１４】入力信号Ｖinのレベルが降下し、比較用電
圧のレベルに達したとき、コンパレータＣＭＰ２の出力
信号Ｖ0 がローレベルからハイレベルに立ち上がる。出
力信号Ｖ0 の立ち上がりエッジから遅延回路ＤＬＹ１の
遅延時間において、切り替え信号ＳＰ１がハイレベルに
設定される。これに応じてインバータＩＮＶ２の出力信
号がローレベルに設定されるので、基準電圧切り替え回
路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１がオン状態に
設定され、比較用電圧は電源電圧ＶCCに設定される。
圧のレベルに達したとき、コンパレータＣＭＰ２の出力
信号Ｖ0 がローレベルからハイレベルに立ち上がる。出
力信号Ｖ0 の立ち上がりエッジから遅延回路ＤＬＹ１の
遅延時間において、切り替え信号ＳＰ１がハイレベルに
設定される。これに応じてインバータＩＮＶ２の出力信
号がローレベルに設定されるので、基準電圧切り替え回
路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１がオン状態に
設定され、比較用電圧は電源電圧ＶCCに設定される。
【０１１５】逆に、入力信号Ｖinのレベルが上昇し、比
較用電圧のレベルを越えたとき、コンパレータＣＭＰ２
の出力信号Ｖ0 がハイレベルからローレベルに立ち下が
る。出力信号Ｖ0 の立ち下がりエッジから遅延回路ＤＬ
Ｙ２の遅延時間において、切り替え信号ＳＰ２がローレ
ベルに設定される。これに応じてインバータＩＮＶ３の
出力信号がハイレベルに設定されるので、基準電圧切り
替え回路ＳＷＣ３のｎＭＯＳトランジスタＮＴ１がオン
状態に設定され、比較用電圧は共通電位ＶSSに設定され
る。
較用電圧のレベルを越えたとき、コンパレータＣＭＰ２
の出力信号Ｖ0 がハイレベルからローレベルに立ち下が
る。出力信号Ｖ0 の立ち下がりエッジから遅延回路ＤＬ
Ｙ２の遅延時間において、切り替え信号ＳＰ２がローレ
ベルに設定される。これに応じてインバータＩＮＶ３の
出力信号がハイレベルに設定されるので、基準電圧切り
替え回路ＳＷＣ３のｎＭＯＳトランジスタＮＴ１がオン
状態に設定され、比較用電圧は共通電位ＶSSに設定され
る。
【０１１６】このように、回路ブロック２０により、反
転接続の電圧比較回路にヒステリシス特性を与えること
ができる。反転接続の場合において、入力信号Ｖinに混
入された雑音の影響を抑制でき、回路の誤動作を防止で
き、入力信号のレベル変化点を高精度に検出することが
可能である。
転接続の電圧比較回路にヒステリシス特性を与えること
ができる。反転接続の場合において、入力信号Ｖinに混
入された雑音の影響を抑制でき、回路の誤動作を防止で
き、入力信号のレベル変化点を高精度に検出することが
可能である。
【０１１７】
【発明の効果】以上説明したように、本発明の電圧比較
回路によれば、電圧比較回路の出力信号レベルの変化に
応じて、所定の時間だけ電圧比較回路にヒステリシス特
性を付与することにより、検出対象信号に混入された雑
音の影響を抑制でき、検出対象信号が所定の基準値を通
過するレベル変化点を高精度に検出することが可能とな
る。これにより、検出対象信号の立ち上がりおよび立ち
下がりの位相関係が重要な場合に本発明の電圧比較回路
を適用することで、従来の電圧比較回路のヒステリシス
特性に起因する信号遅延が解消でき、高精度な制御を実
現できる利点がある。
回路によれば、電圧比較回路の出力信号レベルの変化に
応じて、所定の時間だけ電圧比較回路にヒステリシス特
性を付与することにより、検出対象信号に混入された雑
音の影響を抑制でき、検出対象信号が所定の基準値を通
過するレベル変化点を高精度に検出することが可能とな
る。これにより、検出対象信号の立ち上がりおよび立ち
下がりの位相関係が重要な場合に本発明の電圧比較回路
を適用することで、従来の電圧比較回路のヒステリシス
特性に起因する信号遅延が解消でき、高精度な制御を実
現できる利点がある。
【図１】本発明に係る電圧比較回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】第１の実施形態の動作を示す波形図である。
【図３】本発明に係る電圧比較回路の第２の実施形態を
示す回路図である。
示す回路図である。
【図４】第２の実施形態の動作を示す波形図である。
【図５】本発明に係る電圧比較回路の第３の実施形態を
示す回路図である。
示す回路図である。
【図６】第３の実施形態の動作を示す波形図である。
【図７】本発明に係る電圧比較回路の第４の実施形態を
示す回路図である。
示す回路図である。
【図８】非反転接続の電圧比較回路の基準電圧切り替え
回路およびコンパレータ部分の構成を示す回路図であ
る。
回路およびコンパレータ部分の構成を示す回路図であ
る。
【図９】反転接続の電圧比較回路の基準電圧切り替え回
路およびコンパレータ部分の構成を示す回路図である。
路およびコンパレータ部分の構成を示す回路図である。
【図１０】一般的な電圧比較回路の構成を示す回路図で
ある。
ある。
【図１１】一般的な電圧比較回路の動作を示す波形図で
ある。
ある。
【図１２】入力信号に雑音が混入した場合の電圧比較回
路の動作を示す波形図である。
路の動作を示す波形図である。
【図１３】入力信号が上昇して基準電圧を通過した前後
の入力および出力信号の波形を示す拡大図である。
の入力および出力信号の波形を示す拡大図である。
【図１４】入力信号が降下して基準電圧を通過した前後
の入力および出力信号の波形を示す拡大図である。
の入力および出力信号の波形を示す拡大図である。
【図１５】ヒステリシス特性が付与された電圧比較回路
の一例を示す図である。
の一例を示す図である。
【図１６】ヒステリシス特性が付与された電圧比較回路
の他の例を示す図である。
の他の例を示す図である。
【符号の説明】 １０，２０…基準電圧切り替え回路とコンパレータで構
成した回路ブロック、ＣＭＰ０，ＣＭＰ０’，ＣＭＰ
１，ＣＭＰ２…コンパレータ、Ｄ−ＦＦ１〜Ｄ−ＦＦ８
…Ｄフリップフロップ、ＮＲＧＴ１…ＮＯＲゲート、Ａ
ＧＴ１〜ＡＧＴ５…ＡＮＤゲート、ＩＮＶ１，ＩＮＶ
２，ＩＮＶ３…インバータＳ１，Ｓ２，Ｓ３…スイッ
チ、ＯＧＴ１…ＯＲゲート、ＤＬＹ０，ＤＬＹ１，ＤＬ
Ｙ２，ＤＬＹ１ａ，ＤＬＹ２ａ…遅延回路、ＯＳ１，Ｏ
Ｓ２…単安定マルチバイブレータ、ＰＴ１…ｐＭＯＳト
ランジスタ、ＮＴ１…ｎＭＯＳトランジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４…抵抗素子、Ｃ１，Ｃ２…キャパシタ。
成した回路ブロック、ＣＭＰ０，ＣＭＰ０’，ＣＭＰ
１，ＣＭＰ２…コンパレータ、Ｄ−ＦＦ１〜Ｄ−ＦＦ８
…Ｄフリップフロップ、ＮＲＧＴ１…ＮＯＲゲート、Ａ
ＧＴ１〜ＡＧＴ５…ＡＮＤゲート、ＩＮＶ１，ＩＮＶ
２，ＩＮＶ３…インバータＳ１，Ｓ２，Ｓ３…スイッ
チ、ＯＧＴ１…ＯＲゲート、ＤＬＹ０，ＤＬＹ１，ＤＬ
Ｙ２，ＤＬＹ１ａ，ＤＬＹ２ａ…遅延回路、ＯＳ１，Ｏ
Ｓ２…単安定マルチバイブレータ、ＰＴ１…ｐＭＯＳト
ランジスタ、ＮＴ１…ｎＭＯＳトランジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４…抵抗素子、Ｃ１，Ｃ２…キャパシタ。
Claims (4)
- 【請求項１】入力信号と比較用信号とを比較し、上記入
力信号が上記比較用信号よりも大きい場合に第１のレベ
ルの出力信号を出力し、上記入力信号が上記比較用信号
よりも小さい場合に第２のレベルの出力信号を出力する
比較回路と、 上記出力信号が第１のレベルから第２のレベルに変化し
たことを検出する第１の検出回路と、 上記出力信号が第２のレベルから第１のレベルに変化し
たことを検出する第２の検出回路と、 遅延回路を有し、上記第１の検出回路又は上記第２の検
出回路の検出結果に応じて所定の期間を計測するタイマ
回路と、 上記比較用信号のレベルを第１の基準値、第２の基準値
又は第３の基準値に設定する比較用信号設定回路と、 を有し、 上記比較用信号は、上記第１の検出回路又は上記第２の
検出回路の検出結果に応じて上記第１の基準値または上
記第３の基準値に設定され、その後上記所定の期間が経
過すると上記第２の基準値に設定される電圧比較回路。 - 【請求項２】入力信号と比較用信号とを比較し、上記入
力信号が上記比較用信号よりも大きい場合に第１のレベ
ルの出力信号を出力し、上記入力信号が上記比較用信号
よりも小さい場合に第２のレベルの出力信号を出力する
比較回路と、 上記出力信号が第１のレベルから第２のレベルに変化し
たことを検出する第１の検出回路と、 上記出力信号が第２のレベルから第１のレベルに変化し
たことを検出する第２の検出回路と、 遅延回路を有し、上記第１の検出回路又は上記第２の検
出回路の検出結果に応じて、第１の時間又は第２の時間
を計測するタイマ回路と、 上記比較用信号のレベルを第１の基準値、第２の基準値
又は第３の基準値に設定する比較用信号設定回路と、 を有し、 上記比較用信号は、上記第１の検出回路の検出結果に応
じて上記第１の基準値に設定され、その後上記第１の時
間が経過すると上記第２の基準値に設定され、上記第２
の検出回路の検出結果に応じて上記第３の基準値に設定
され、その後上記第２の時間が経過すると上記第２の基
準値に設定される電圧比較回路。 - 【請求項３】上記遅延回路は直列に接続された複数のフ
リップフロップを有する請求項１又は２に記載の電圧比
較回路。 - 【請求項４】上記第１の基準値は上記第２の基準値より
も大きく、上記第２の基準値は上記第３の基準値よりも
大きい請求項１、２又は３に記載の電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05399898A JP3319717B2 (ja) | 1998-03-05 | 1998-03-05 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05399898A JP3319717B2 (ja) | 1998-03-05 | 1998-03-05 | 電圧比較回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031287A Division JP3600817B2 (ja) | 2002-02-07 | 2002-02-07 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11248761A JPH11248761A (ja) | 1999-09-17 |
| JP3319717B2 true JP3319717B2 (ja) | 2002-09-03 |
Family
ID=12958288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05399898A Expired - Fee Related JP3319717B2 (ja) | 1998-03-05 | 1998-03-05 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319717B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4033472B2 (ja) | 2004-02-23 | 2008-01-16 | ローム株式会社 | 電圧検出回路及びそれを用いたバッテリ装置 |
| JP6581615B2 (ja) * | 2016-05-20 | 2019-09-25 | エイブリック株式会社 | ゼロクロス検出回路およびセンサ装置 |
| US20170336445A1 (en) | 2016-05-20 | 2017-11-23 | Sii Semiconductor Corporation | Zero-crossing detection circuit and sensor device |
| DE112017008189B4 (de) * | 2017-12-13 | 2021-05-12 | Mitsubishi Electric Corporation | Störungserfassungsschaltung |
| JP7111533B2 (ja) * | 2018-07-12 | 2022-08-02 | アズビル株式会社 | ゼロ点検出装置 |
| JP2020113602A (ja) * | 2019-01-09 | 2020-07-27 | 株式会社東芝 | 半導体装置 |
-
1998
- 1998-03-05 JP JP05399898A patent/JP3319717B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11248761A (ja) | 1999-09-17 |
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