JPH0692987B2 - 周期測定器 - Google Patents
周期測定器Info
- Publication number
- JPH0692987B2 JPH0692987B2 JP61000117A JP11786A JPH0692987B2 JP H0692987 B2 JPH0692987 B2 JP H0692987B2 JP 61000117 A JP61000117 A JP 61000117A JP 11786 A JP11786 A JP 11786A JP H0692987 B2 JPH0692987 B2 JP H0692987B2
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- JP
- Japan
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- output
- comparator
- input
- signal
- waveform
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- Measuring Frequencies, Analyzing Spectra (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、レベル変動のある信号の周期を測定する周期
測定器に関する。
測定器に関する。
入力信号の周期を測定するには基本的にコンパレータを
用いればよいが、ヒステリシス付きのコンパレータを用
いると第５図に示すようにしきい値L1,L2付近の信号の
変化率が小さいので雑音Ｎによって出力１が反転し、測
定値が不正確になる。出力２は同じ入力をゼロクロス型
のコンパレータで波形整形したものである。ゼロクロス
型のコンパレータは入力の0V付近の変化率が大きいので
雑音に強いが、反面微小振幅の入力にも応動してしまう
ので、不確かな（S/N比の低い）信号の周期を測定する
難点がある。
用いればよいが、ヒステリシス付きのコンパレータを用
いると第５図に示すようにしきい値L1,L2付近の信号の
変化率が小さいので雑音Ｎによって出力１が反転し、測
定値が不正確になる。出力２は同じ入力をゼロクロス型
のコンパレータで波形整形したものである。ゼロクロス
型のコンパレータは入力の0V付近の変化率が大きいので
雑音に強いが、反面微小振幅の入力にも応動してしまう
ので、不確かな（S/N比の低い）信号の周期を測定する
難点がある。
第６図はこの点を改善するために最低有効レベル（破線
で示す）を測定し、それ以下のレベルでは入力信号の周
期を測定しないようにしたものである。
で示す）を測定し、それ以下のレベルでは入力信号の周
期を測定しないようにしたものである。
しかしながら、実際に入力信号（実線で示す）のレベル
検出をするのは、第４図に示すようにダイオードD1、コ
ンデンサC1、抵抗R1,R2からなるような回路であるた
め、第６図のレベル検出出力（１点鎖線で示す）は入力
振幅が最低有効レベル以下になってから暫くして同レベ
ル以下になる時間遅れを有する。このため、レベル判定
（レベル検出出力を最低有効レベルと比較するコンパレ
ータの出力）がデータ有効から無効に切換わる間に数パ
ルス分の不確かな周期測定をしてしまう不都合が生ず
る。本発明はこれらの点を改善しようとするものであ
る。
検出をするのは、第４図に示すようにダイオードD1、コ
ンデンサC1、抵抗R1,R2からなるような回路であるた
め、第６図のレベル検出出力（１点鎖線で示す）は入力
振幅が最低有効レベル以下になってから暫くして同レベ
ル以下になる時間遅れを有する。このため、レベル判定
（レベル検出出力を最低有効レベルと比較するコンパレ
ータの出力）がデータ有効から無効に切換わる間に数パ
ルス分の不確かな周期測定をしてしまう不都合が生ず
る。本発明はこれらの点を改善しようとするものであ
る。
本発明は、入力信号を0Vを基準に波形整形するゼロクロ
ス型のコンパレータ（１）と、前記入力信号を第１、第
２の設定値で波形整形するヒステリシス付きコンパレー
タ（２）、該ヒステリシス付きコンパレータの出力を入
力され、複数個直列の素子（７〜９）を備えて、前記ゼ
ロクロス型のコンパレータの出力のエッジで各素子がデ
ータを取り込むシフトレジスタ、および前記素子の各出
力を入力されるゲート回路（10）を有して、該入力信号
の一周期間の波形の最大値が前記第１の設定値を越えか
つ最小値が第２の設定値を下まわる状態でなくなると直
ちに信号出力を停止するレベル検出器からなり、前記ゼ
ロクロス型のコンパレータの出力の周期を該レベル検出
器の信号がある場合のみ測定することを特徴とするもの
である。
ス型のコンパレータ（１）と、前記入力信号を第１、第
２の設定値で波形整形するヒステリシス付きコンパレー
タ（２）、該ヒステリシス付きコンパレータの出力を入
力され、複数個直列の素子（７〜９）を備えて、前記ゼ
ロクロス型のコンパレータの出力のエッジで各素子がデ
ータを取り込むシフトレジスタ、および前記素子の各出
力を入力されるゲート回路（10）を有して、該入力信号
の一周期間の波形の最大値が前記第１の設定値を越えか
つ最小値が第２の設定値を下まわる状態でなくなると直
ちに信号出力を停止するレベル検出器からなり、前記ゼ
ロクロス型のコンパレータの出力の周期を該レベル検出
器の信号がある場合のみ測定することを特徴とするもの
である。
ゼロクロス型コンパレータで入力信号を波形整形すると
ノイズの影響を受けにくいが、反面S/N比の低い小振幅
入力も周期測定の対象としてしまう。そこで、１周期間
の波形の最大値が上の設定値を越え、かつ最小値が下の
設定値を下まわるとき信号を出力するレベル検出器で入
力振幅を監視し、該信号が入力される波形だけを周期測
定の対象とする。第７図はこの説明図で、L1,L2は該レ
ベル検出器の上下の設定値、出力はゼロクロス型コンパ
レータの波形整形出力である。このレベル検出器は、例
えばヒステリシス付きコンパレータとシフトレジスタで
構成できるので、その応答性はローパスフィルタ型のレ
ベル検出回路よりも優れ、測定有効／無効の判断に時間
遅れが生じない。この結果、周期測定の信頼性が向上す
る。
ノイズの影響を受けにくいが、反面S/N比の低い小振幅
入力も周期測定の対象としてしまう。そこで、１周期間
の波形の最大値が上の設定値を越え、かつ最小値が下の
設定値を下まわるとき信号を出力するレベル検出器で入
力振幅を監視し、該信号が入力される波形だけを周期測
定の対象とする。第７図はこの説明図で、L1,L2は該レ
ベル検出器の上下の設定値、出力はゼロクロス型コンパ
レータの波形整形出力である。このレベル検出器は、例
えばヒステリシス付きコンパレータとシフトレジスタで
構成できるので、その応答性はローパスフィルタ型のレ
ベル検出回路よりも優れ、測定有効／無効の判断に時間
遅れが生じない。この結果、周期測定の信頼性が向上す
る。
第１図は本発明の一実施例を示すブロック図で、１はゼ
ロクロス型コンパレータ、２はヒステリシス付きコンパ
レータである。コンパレータ１は入力信号Ａを0Vを基準
に波形整形してパルス列Ｂに変換する。これに対し、コ
ンパレータ２は入力信号Ａを正負２値のしきい値L2,L1
で波形整形してパルス列Ｅに変換する。第２図は各部の
信号波形図である。Ｃはエッジ検出器３で検出されたパ
ルス列Ｂのエッジで、このうち立上りだけを選択したも
のがアンドゲート４の出力Ｄである。このパルス列Ｄの
間隔は入力Ａの周期を示しているので、これをカウンタ
５のリセット信号として使用すれば、該カウンタ５が高
速の基準クロックを計数した値が周期データとなる。６
はこの周期データ（カウンタ５のリセット直前の値）を
パルスＤで取込むラッチ回路である。
ロクロス型コンパレータ、２はヒステリシス付きコンパ
レータである。コンパレータ１は入力信号Ａを0Vを基準
に波形整形してパルス列Ｂに変換する。これに対し、コ
ンパレータ２は入力信号Ａを正負２値のしきい値L2,L1
で波形整形してパルス列Ｅに変換する。第２図は各部の
信号波形図である。Ｃはエッジ検出器３で検出されたパ
ルス列Ｂのエッジで、このうち立上りだけを選択したも
のがアンドゲート４の出力Ｄである。このパルス列Ｄの
間隔は入力Ａの周期を示しているので、これをカウンタ
５のリセット信号として使用すれば、該カウンタ５が高
速の基準クロックを計数した値が周期データとなる。６
はこの周期データ（カウンタ５のリセット直前の値）を
パルスＤで取込むラッチ回路である。
一方、コンパレータ２の出力Ｅは３段のＤタイプ・フリ
ップフロップ（FF）７〜９からなるシフトレジスタでシ
フトされ、その途中で遅延出力Ｆ〜Ｈに変換される。10
はこれらの出力Ｆ〜Ｈを入力とするアンドゲートで、そ
の出力Ｉが測定有効信号（１で有効、０で無効）とな
る。FF7〜９を駆動するクロックはエッジ検出回路３の
出力Ｃである。但し、FF7の出力ＦはＱを用いるが、FF
8,9の出力G,Hはを用いるので、FF8の出力Ｇは逆相に
なる。従って、入力Ａの１周期がしきい値L1,L2を越え
る振幅を有すると、コンパレータ２の出力Ｅは１→０→
１と変化するので測定有効信号ＩはパルスＤの発生時に
１（有効）となる。この信号Ｉは入力Ｆが１から０にな
ると直ちに１（有効）から０（無効）に変化するので、
従来のレベル検出回路のような遅れはない。但し、これ
とは逆に０（無効）から１（有効）に変化するときは、
信号Ｆ〜Ｈが全て１になる必要があるので遅れがある。
しかし、この遅れは測定値の信頼性を低下させることに
はならないので、問題とはならない。
ップフロップ（FF）７〜９からなるシフトレジスタでシ
フトされ、その途中で遅延出力Ｆ〜Ｈに変換される。10
はこれらの出力Ｆ〜Ｈを入力とするアンドゲートで、そ
の出力Ｉが測定有効信号（１で有効、０で無効）とな
る。FF7〜９を駆動するクロックはエッジ検出回路３の
出力Ｃである。但し、FF7の出力ＦはＱを用いるが、FF
8,9の出力G,Hはを用いるので、FF8の出力Ｇは逆相に
なる。従って、入力Ａの１周期がしきい値L1,L2を越え
る振幅を有すると、コンパレータ２の出力Ｅは１→０→
１と変化するので測定有効信号ＩはパルスＤの発生時に
１（有効）となる。この信号Ｉは入力Ｆが１から０にな
ると直ちに１（有効）から０（無効）に変化するので、
従来のレベル検出回路のような遅れはない。但し、これ
とは逆に０（無効）から１（有効）に変化するときは、
信号Ｆ〜Ｈが全て１になる必要があるので遅れがある。
しかし、この遅れは測定値の信頼性を低下させることに
はならないので、問題とはならない。
第３図はこの周期データxnと測定有効信号Ｉから周期の
平均計算を行うCPUのフローチャートである。この処理
は測定有効時の入力xnを順次ｘカウンタに積算して積算
値Ｘを求め、一方で時間Ｔが経過するか入力xnがＮ個を
越えたときに平均演算を行う。平均値は積算値Ｘを実
際の入力個数ｎ（≧Ｎ）で除した値である。時間Ｔの設
定は、低周波入力の場合に１回のデータの精度が高いに
もかかわらず、必要以上の個数を平均して処理時間を不
必要に増大させないためである。
平均計算を行うCPUのフローチャートである。この処理
は測定有効時の入力xnを順次ｘカウンタに積算して積算
値Ｘを求め、一方で時間Ｔが経過するか入力xnがＮ個を
越えたときに平均演算を行う。平均値は積算値Ｘを実
際の入力個数ｎ（≧Ｎ）で除した値である。時間Ｔの設
定は、低周波入力の場合に１回のデータの精度が高いに
もかかわらず、必要以上の個数を平均して処理時間を不
必要に増大させないためである。
以上述べたように本発明によれば、レベル変動のある入
力信号の周期を一定以上の入力レベルがある期間だけ選
択的に測定することができ、その他の期間は直ちに周期
測定を中止できるので、測定値の信頼性を向上させるこ
とができる。
力信号の周期を一定以上の入力レベルがある期間だけ選
択的に測定することができ、その他の期間は直ちに周期
測定を中止できるので、測定値の信頼性を向上させるこ
とができる。
第１図は本発明の一実施例を示すブロック図、第２図は
その各部信号波形図、第３図は周期測定のフローチャー
ト、第４図は従来のレベル検出回路の一例を示す回路
図、第５図および第６図は従来の周期測定法の説明図、
第７図は本発明の原理説明図である。 図中、１はゼロクロス型コンパレータ、２はヒステリシ
ス付きコンパレータ、３はエッジ検出回路、4,10はアン
ドゲート、５はカウンタ、６はラッチ回路、７〜９はフ
リップフロップである。
その各部信号波形図、第３図は周期測定のフローチャー
ト、第４図は従来のレベル検出回路の一例を示す回路
図、第５図および第６図は従来の周期測定法の説明図、
第７図は本発明の原理説明図である。 図中、１はゼロクロス型コンパレータ、２はヒステリシ
ス付きコンパレータ、３はエッジ検出回路、4,10はアン
ドゲート、５はカウンタ、６はラッチ回路、７〜９はフ
リップフロップである。
Claims (1)
- 【請求項１】入力信号を0Vを基準に波形整形するゼロク
ロス型のコンパレータ（１）と、 前記入力信号を第１、第２の設定値で波形整形するヒス
テリシス付きコンパレータ（２）、該ヒステリシス付き
コンパレータの出力を入力され、複数個直列の素子（７
〜９）を備えて、前記ゼロクロス型のコンパレータの出
力のエッジで各素子がデータを取り込むシフトレジス
タ、および前記素子の各出力を入力されるゲート回路
（10）を有して、該入力信号の一周期間の波形の最大値
が前記第１の設定値を越えかつ最小値が第２の設定値を
下まわる状態でなくなると直ちに信号出力を停止するレ
ベル検出器からなり、 前記ゼロクロス型のコンパレータの出力の周期を該レベ
ル検出器の信号がある場合のみ測定することを特徴とす
る周期測定器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000117A JPH0692987B2 (ja) | 1986-01-04 | 1986-01-04 | 周期測定器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000117A JPH0692987B2 (ja) | 1986-01-04 | 1986-01-04 | 周期測定器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159057A JPS62159057A (ja) | 1987-07-15 |
| JPH0692987B2 true JPH0692987B2 (ja) | 1994-11-16 |
Family
ID=11465103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000117A Expired - Fee Related JPH0692987B2 (ja) | 1986-01-04 | 1986-01-04 | 周期測定器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0692987B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267276U (ja) * | 1988-11-11 | 1990-05-22 | ||
| JPH03247198A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | Ｄｔｍｆ信号検出回路 |
| JP6489799B2 (ja) * | 2014-11-11 | 2019-03-27 | 三菱電機株式会社 | 系統連系インバータ装置 |
| JP6581615B2 (ja) * | 2016-05-20 | 2019-09-25 | エイブリック株式会社 | ゼロクロス検出回路およびセンサ装置 |
| JP7284725B2 (ja) * | 2020-02-21 | 2023-05-31 | 公益財団法人鉄道総合技術研究所 | 地絡検出装置及び地絡検出方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430870B2 (ja) * | 1974-08-22 | 1979-10-03 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430870U (ja) * | 1977-08-01 | 1979-02-28 |
-
1986
- 1986-01-04 JP JP61000117A patent/JPH0692987B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430870B2 (ja) * | 1974-08-22 | 1979-10-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159057A (ja) | 1987-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |