RU148375U1

RU148375U1 - Частотно-фазовый дискриминатор

Info

Publication number: RU148375U1
Application number: RU2014127904/08U
Authority: RU
Inventors: Алексей Владимирович Бубнов; Алина Наилевна Алпысова; Марина Владимировна Гокова; Александр Николаевич Чудинов
Priority date: 2014-07-08
Filing date: 2014-07-08
Publication date: 2014-12-10

Abstract

Частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход трет�

Description

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.

Известен частотно-фазовый дискриминатор (Пат. РФ 2428785, МПК H03D 13/00, 10.09.2011 г.), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.

Недостатком такого устройства являются узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот и угловой ошибки электропривода, так и ошибки по угловой скорости в режимах насыщения дискриминатора.

Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый дискриминатор (Патент RU 134375 от 10.11.2013), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, первый вход логического элемента ИЛИ соединен с выходом первого цифрового ключа, второй вход элемента ИЛИ соединен с выходом второго цифрового ключа, тактовый вход третьего счетчика импульсов соединен со вторым входом блока фазового сравнения и входом преобразователя "частота-код", вход сброса третьего счетчика импульсов соединен с выходом элемента ИЛИ и тактовым входом регистра, выходы третьего счетчика импульсов подключены к информационному входу регистра, выходы регистра подключены к первым входам вычислительного устройства, выходы преобразователя "частота-код" подключены ко вторым входам вычислительного устройства, а выход вычислительного устройства является третьим выходом частотно-фазового дискриминатора.

Недостатком данного устройства является невысокая точность определения частотного рассогласования.

Задачей являлось повышение точности измерения частотного рассогласования сравниваемых сигналов.

Указанный технический результат достигается тем, что в известный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выход первого счетчика импульсов подключен к информационному входу второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, первый вход логического элемента ИЛИ соединен с выходом первого цифрового ключа, второй вход элемента ИЛИ соединен с выходом второго цифрового ключа, тактовый вход третьего счетчика импульсов соединен со вторым входом блока фазового сравнения и входом преобразователя "частота-код", вход сброса третьего счетчика импульсов соединен с выходом элемента ИЛИ и тактовым входом регистра, выход третьего счетчика импульсов подключен к информационному входу регистра, выход первого регистра подключен к первому входу вычислительного устройства, выход преобразователя "частота-код" подключен ко второму входу вычислительного устройства, а выход вычислительного устройства является третьим выходом частотно-фазового дискриминатора согласно заявляемому техническому решению, введены второй регистр и второе вычислительное устройство, информационный вход второго регистра подключен к выходу первого регистра, тактовый вход второго регистра соединен с выходом элемента ИЛИ и тактовым входом первого регистра, выход второго регистра подключен ко второму входу второго вычислительного устройства, первый вход которого соединен с выходом первого регистра, выход второго вычислительного устройства подключен ко второму входу второго вычислительного устройства, выход преобразователя "частота-код" подключен к третьему входам второго вычислительного устройства, а выход вычислительного устройства является четвертым выходом частотно-фазового дискриминатора.

Сущность технического решения пояснена чертежами, где

на фиг. 1 приведена функциональная электрическая схема предлагаемого устройства,

на фиг. 2 приведен граф работы блока фазового сравнения предлагаемого устройства.

Частотно-фазовый дискриминатор содержит блок фазового сравнения 1, блок логической блокировки 2, блокирующие триггеры 3 и 4, логическое устройство 5, счетчики импульсов 6 и 7, дешифратор 8, триггер 9, цифровые ключи 10 и 11, логический элемент ИЛИ 12, третий счетчик импульсов 13, регистр 14, преобразователь «частота-код» 15, вычислительное устройство 16, второй регистр 17, второе вычислительное устройство 18.

Первый вход блока фазового сравнения 1 является первым входом частотно-фазового дискриминатора и соединен со вторым входом второго цифрового ключа 11, второй вход блока фазового сравнения 1 является вторым входом частотно-фазового дискриминатора и соединен с тактовыми входами первого 3 и второго 4 блокирующих триггеров, с тактовым входом первого счетчика импульсов 6, с тактовым входом третьего триггера 9, со вторым входом первого цифрового ключа 10, с тактовым входом второго счетчика импульсов 13. Первый выход блока фазового сравнения 1 подключен ко второму входу блока логической блокировки 2, к первому входу логического устройства 5, к первому входу дешифратора 8. Второй выход блока фазового сравнения 1 подключен к четвертому входу блока логической блокировки 2, ко второму входу логического устройства 5 и ко второму входу дешифратора 8. Первый вход блока логической блокировки 2 соединен с третьим входом логического устройства 5 и выходом первого триггера 3. Третий вход блока логической блокировки 2 соединен с четвертым входом логического устройства 5 и выходом второго триггера 4. Выход блока логической блокировки 2 является первым выходом частотно-фазового дискриминатора. Первый вход первого триггера 3 соединен с первым выходом логического устройства 5, а первый вход второго триггера 4 соединен со вторым выходом логического устройства 5. Вход сброса первого счетчика импульсов 6 является третьим входом частотно-фазового дискриминатора, а выходы его подключены к информационным входам второго счетчика импульсов 7, тактовый вход которого является четвертым входом частотно-фазового дискриминатора. Вход суммирования импульсов второго счетчика импульсов 7 соединен с выходом первого цифрового ключа 10, а вход вычитания импульсов соединен с выходом второго цифрового ключа 11. Первый выход дешифратора 8 подключен к информационному входу третьего триггера 9, а третий выход подключен к первому входу второго цифрового ключа 11. Выход третьего триггера 9 подключен к первому входу первого цифрового ключа 10. Первый вход логического элемента ИЛИ 12 соединен с выходом первого цифрового ключа 10, второй вход элемента ИЛИ 12 соединен с выходом второго цифрового ключа 11, тактовый вход третьего счетчика импульсов 13 соединен со вторым входом блока фазового сравнения 1 и входом преобразователя «частота-код» 15, вход сброса третьего счетчика импульсов 13 соединен с выходом элемента ИЛИ 12 и тактовым входом регистра 14 и тактовым входом регистра 17, выходы третьего счетчика импульсов 13 подключены к информационному входу регистра 14, выходы регистра 14 подключены к первым входам вычислительного устройства 16, к информационному входу регистра 17 и к первым входам вычислительного устройства 18, выходы регистра 17 подключены ко вторым входам вычислительного устройства 18, выход вычислительного устройства 18 соединен со вторыми входами вычислительного устройства 16 и является четвертым выходом частотно-фазового дискриминатора, выходы преобразователя «частота-код» 15 подключены к третьим входам вычислительного устройства 16 и к третьим входам вычислительного устройства 18, а выход вычислительного устройства 16 является третьим выходом частотно-фазового дискриминатора.

Частотно-фазовый дискриминатор работает следующим образом.

Импульсы опорной ƒ_оп и контролируемой ƒ_ос частот поступают на вход блока фазового сравнения 1, осуществляющего подсчет числа импульсов частоты ƒ_ос между двумя импульсами частоты ƒ_оп от начального значения 00 с насыщением в состоянии 10. Работа блока фазового сравнения 1 поясняется с помощью графа переходов. При приходе импульса частоты ƒ_оп при любом предыдущем состоянии выходов блока фазового сравнения 1 появляются низкие уровни сигналов (логические 0) на первом

и на втором Η его выходах. При последующем приходе импульса частоты ƒ_ос на первом выходе блока фазового сравнения 1 появляется высокий уровень сигнала

(состояние 01 на графе переходов блока фазового сравнения 1). При приходе еще одного импульса частоты ƒ_ос на втором выходе блока фазового сравнения 1 появляется высокий уровень сигнала Η (состояние 10 на графе переходов блока фазового сравнения 1).

Блокирующие триггеры 3 и 4 служат для формирования сигналов индикации режимов работы частотно-фазового дискриминатора. Эти сигналы используются для работы логического устройства 5 и блокировки выходного сигнала блока фазового сравнения 1 с помощью блока логической блокировки 2. При этом высокий уровень сигнала Π на выходе блокирующего триггера 3 соответствует режиму фазового сравнения частотно-фазового дискриминатора при ƒ_ос≈ƒ_оп, высокий уровень сигнала Т на выходе блокирующего триггера 4 - режиму насыщения при ƒ_ос>ƒ_оп, а низкие уровни сигналов Π и Τ - режиму насыщения при ƒ_ос<ƒ_оп. В момент прихода импульса частоты ƒ_оп в блокирующие триггеры 3 и 4 записывается информация о текущем режиме работы частотно-фазового дискриминатора, формируемая на выходах логического устройства 5 в зависимости от текущих значений выходных сигналов блока фазового сравнения 1 и блокирующих триггеров 3 и 4.

Блок логической блокировки 2 служит для формирования выходного сигнала в соответствии с логической функцией

, где

- выходной сигнал с первого выхода блока фазового сравнения 1; Н - выходной сигнал со второго выхода блока фазового сравнения 1, соответствующий приходу двух или более импульсов контролируемой частоты ƒ_ос между двумя соседними импульсами опорной частоты ƒ_оп; Π - выходной сигнал блокирующего триггера 3; Τ - выходной сигнал блокирующего триггера 4.

Режиму фазового сравнения частотно-фазового дискриминатора соответствует наличие низких уровней сигналов Η и Τ и высокого уровня сигнала П, который с выхода блокирующего триггера 3 проходит на блок логической блокировки 2, разрешая прохождение сигнала

с выхода блока фазового сравнения 1 на выход устройства. В режиме фазового сравнения сигнал

представляет собой последовательность импульсов, период следования которых равен периоду опорной частоты ƒ_оп, а длительность пропорциональна величине фазового рассогласования импульсов сравниваемых частот ƒ_оп и ƒ_ос.

В режимах насыщения частотно-фазового дискриминатора на первый вход блока логической блокировки 2 поступает низкоуровневый сигнал Π с выхода блокирующего триггера 3. В этом случае на выходе блока логической блокировки 2 появляется высокий уровень сигнала γ в режиме насыщения при ƒ_ос<ƒ_оп или низкий уровень сигнала γ в режиме насыщения при ƒ_ос>ƒ_оп.

Логическое устройство 5 в зависимости от состояния выходов блока фазового сравнения 1 и блокирующих триггеров 3 и 4 формирует сигналы текущего режима работы, поступающие на информационные входы этих триггеров и записываемые в них в момент прихода импульса частоты ƒ_оп. Работа логического устройства 5 поясняется с помощью таблицы 1.

Дешифратор 8 предназначен для выделения состояний блока фазового сравнения 1, соответствующих приходу 0 или 2 и более импульсов частоты ƒ_ос между двумя соседними импульсами частоты ƒ_оп. Работа дешифратора 8 поясняется таблицей 2.

Второй y₂ и четвертый y₄ выходы дешифратора 8 в работе частотно-фазового дискриминатора не используются.

При приходе импульса частоты ƒ_оп на выходах блока фазового сравнения 1 формируется код 00 (соответствующий низким уровням сигналов

и Η), поступающий на входы x₁ и x₂ дешифратора 8. В результате на первом выходе дешифратора 8 появляется сигнал логической 1, поступающий на информационный вход D D-триггера 9. Если в этот момент повторно приходит импульс частоты ƒ_оп, то в D-триггер 9 записывается логическая 1, несущая информацию о том, что между двумя соседними импульсами частоты ƒ_оп не прошло ни одного импульса частоты ƒ_ос.

Если после прихода на второй вход блока фазового сравнения 1 импульса частоты ƒ_оп на первый его вход пришли два или более импульсов частоты ƒ_ос, то на его выходе формируется код 10 (соответствующий низкому уровню сигнала

и высокому уровню сигнала Н), поступающий на входы x₁ и x₂ дешифратора 8. В результате на третьем выходе дешифратора 8 появляется сигнал логической 1, несущий информацию о том, что между двумя соседними импульсами частоты ƒ_оп прошло два или более импульсов частоты ƒ_ос.

Выходной сигнал D-триггера 9 и сигнал с третьего выхода дешифратора 8 используются для управления цифровыми ключами 10 и 11 соответственно, выполненными на основе двухвходовых элементов И. На информационные входы цифровых ключей 10 и 11 поступают импульсы частот ƒ_оп и ƒ_ос соответственно, которые при высоком уровне управляющего сигнала проходят на выходы цифровых ключей 10 и 11. Далее эти импульсы проходят на суммирующий (+1) и вычитающий (-1) входы счетчика импульсов 7, обеспечивая корректировку фазовой ошибки в расширенном в z раз диапазоне измерений на его выходе на интервале времени между двумя соседними импульсами F_ос. При этом записанный в счетчик импульсов 7 двоичный код увеличивается или уменьшается на 1, что соответствует изменению фазовой ошибки в расширенном диапазоне измерений на величину 2π.

В известных частотно-фазовых дискриминаторах фазовая ошибка определяется только в режиме равенства частот входных сигналов в диапазоне от 0 до 2π. При наличии разности входных частот в моменты прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой частоты фазовая ошибка изменяется на величину 2π. В результате в непрерывном сигнале фазовой ошибки наблюдаются скачки на 2π. Устранить указанный недостаток можно путем определения фазовой ошибки в расширенном диапазоне измерений Δφ_p, что обеспечивается использованием дополнительных частот F_оп и F_ос в z раз меньших ƒ_оп и ƒ_ос соответственно.

Счетчик импульсов 6 предназначен для начального определения сигнала фазовой ошибки в расширенном диапазоне измерений путем подсчета импульсов опорной частоты ƒ_оп между импульсом F_оп и импульсом F_ос. Счетчик импульсов 6 сбрасывается в ноль при приходе импульса F_оп на вход сброса R. Далее при приходе каждого импульса частоты ƒ_оп на тактовый вход C значение двоичного кода на выходах счетчика импульсов 6 увеличивается на единицу. Двоичный код с выходов счетчика импульсов 6, пропорциональный фазовой ошибки в расширенном диапазоне измерений, поступает на информационные входы D счетчика импульсов 7 и записывается в него при приходе импульса F_ос. На интервале времени между двумя соседними импульсами F_ос корректировка записанного в счетчик импульсов 7 по импульсу F_ос сигнала фазовой ошибки в расширенном диапазоне измерений осуществляется с помощью импульсов с выходов цифровых ключей 10 и 11.

Логический элемент ИЛИ 12 осуществляет функцию логического сложения двух логических сигналов.

Третий счетчик импульсов 13 предназначен для подсчета импульсов опорной частоты между двумя ситуациями прохождения двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.

Регистр 14 предназначен для запоминания подсчитанного счетчиком 13 количества импульсов N опорной частоты в момент прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.

Преобразователь «частота-код» 15 осуществляет преобразование значения опорной частоты в двоичный код.

Вычислительное устройство 16, в зависимости от количества N подсчитанных счетчиком 13 импульсов опорной частоты между двумя ситуациями прохождения двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой частоты, определенного в вычислительном устройстве 18 темпа ε_p изменения частоты ƒ_ос и полученного в преобразователе «частота-код» 15 численного значения опорной частоты ƒ_оп осуществляет вычисление текущего значения частотного рассогласования Δƒ сравниваемых сигналов ƒ_оп и ƒ_ос по формуле [Разработка методов косвенного измерения углового ускорения и ошибки регулирования по угловой скорости синхронно-синфазного электропривода. Известия ТПУ. - 2013. №4, Том 323 - С. 147-151.]:

,

где ε_m - максимальный темп изменения частоты ƒ_оп;

,

.

Регистр 17 предназначен для запоминания подсчитанного счетчиком 13 на предыдущем интервале измерения и записанного в регистр 14 количества импульсов (N₁) опорной частоты в предыдущий момент прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой. Данное значение переписывается в регистр 17 из регистра 14 в последующий момент прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.

Вычислительное устройство 18 предназначено для определения текущего темпа ер изменения частоты ƒ_ос по измеренным значениям N₂, N₁ и вычисленному численному значению частоты ƒ_оп. в соответствии с формулой [Разработка методов косвенного измерения углового ускорения и ошибки регулирования по угловой скорости синхронно-синфазного электропривода. Известия ТПУ. - 2013. №4, Том 323 - С. 147-151.]:

,

Частотно-фазовый дискриминатор может находиться в трех основных режимах работы: насыщения при ƒ_ос<ƒ_оп, фазового сравнения при ƒ_ос≈ƒ_оп и насыщения при ƒ_ос>ƒ_оп. Переход из режима в режим синхронизирован по импульсам опорной частоты ƒ_оп. В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты ƒ_ос между двумя импульсами опорной частоты ƒ_оп.

При приходе двух подряд импульсов частоты ƒ_ос между двумя соседними импульсами частоты ƒ_оп происходят следующие изменения в работе частотно-фазового дискриминатора:

а) из режима насыщения при ƒ_ос<ƒ_оп происходит переход в режим фазового сравнения при ƒ_ос≈ƒ_оп;

б) из режима фазового сравнения происходит переход в режим насыщения при ƒ_ос>ƒ_оп;

в) режим насыщения при ƒ_ос>ƒ_оп сохраняется.

При отсутствии импульсов частоты ƒ_ос между двумя соседними импульсами частоты ƒ_оп изменение режима работы происходит в обратном порядке.

измерений. С этой целью определяется начальное значение фазовой ошибки в расширенном диапазоне измерений путем подсчета количества импульсов частоты ƒ_оп между импульсом F_оп и импульсом F_ос. Полученное значение сохраняется в выходном реверсивном счетчике импульсов. Далее это значение корректируется в моменты прихода двух импульсов одной частоты между двумя соседними импульсами другой частоты на величину 2π. В результате на выходе реверсивного счетчика импульсов формируется текущее значение фазовой ошибки в расширенном диапазоне измерений.

Значение сигнала частотного рассогласования сравниваемых сигналов в режиме насыщения ЧФД вычисляется с помощью вычислительного устройства 16

Из приведенной формулы для определения частотного рассогласования сравниваемых сигналов видна зависимость ошибки по частоте от темпа изменения

частоты ƒ_ос, поэтому для повышения точности измерения частотного рассогласования в частотно-фазовом дискриминаторе дополнительно определяется в вычислительном устройстве 18 темп изменения

частоты ƒ_ос и по полученному значению производится корректировка в вычислительном устройстве 16 величины измеренного частотного рассогласования.

В результате в частотно-фазовом дискриминаторе достигается повышение точности измерения частотного рассогласования сравниваемых сигналов за счет формирования дополнительного выходного цифрового сигнала темпа изменения частотного рассогласования сравниваемых сигналов в режимах насыщения дискриминатора и по его полученному значению корректировки значения частотного рассогласования сравниваемых частот.

Таким образом, предлагаемое техническое решение позволяет повысить точность измерения величины частотного рассогласования сравниваемых сигналов в частотно-фазовом дискриминаторе, за счет введения в него дополнительного регистра и второго вычислительного устройства.

Claims

Частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, первый вход логического элемента ИЛИ соединен с выходом первого цифрового ключа, второй вход элемента ИЛИ соединен с выходом второго цифрового ключа, тактовый вход третьего счетчика импульсов соединен со вторым входом блока фазового сравнения и входом преобразователя "частота - код", вход сброса третьего счетчика импульсов соединен с выходом элемента ИЛИ и тактовым входом регистра, выходы третьего счетчика импульсов подключены к информационному входу регистра, выход регистра подключен к первому входу вычислительного устройства, выход преобразователя "частота-код" подключен ко второму входу вычислительного устройства, отличающийся тем, что в него введены второй регистр и второе вычислительное устройство, информационный вход второго регистра соединен с выходом первого регистра, тактовый вход второго регистра соединен с выходом элемента ИЛИ и тактовым входом первого регистра, первый вход второго вычислительного устройства соединен с выходом первого регистра, второй вход второго вычислительного устройства соединен с выходом второго регистра, третий вход второго вычислительного устройства соединен с выходом преобразователя "частота - код", выход второго вычислительного устройства соединен со вторым входом первого вычислительного устройства, а выход первого вычислительного устройства является третьим выходом частотно-фазового дискриминатора.