RU134375U1 - Частотно-фазовый дискриминатор - Google Patents
Частотно-фазовый дискриминатор Download PDFInfo
- Publication number
- RU134375U1 RU134375U1 RU2013129066/08U RU2013129066U RU134375U1 RU 134375 U1 RU134375 U1 RU 134375U1 RU 2013129066/08 U RU2013129066/08 U RU 2013129066/08U RU 2013129066 U RU2013129066 U RU 2013129066U RU 134375 U1 RU134375 U1 RU 134375U1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- frequency
- inputs
- outputs
- Prior art date
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход трет
Description
Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.
Известен частотно-фазовый дискриминатор (а.с. СССР №1589373, МКИ5 H03D 13/00,1990 г.), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.
Недостатком такого устройства можно считать узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот, так и угловой ошибки электропривода.
Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый дискриминатор (Пат. РФ 2428785, МПК H03D 13/00, 10.09.2011 г.), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.
Недостатком такого устройства являются узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот и угловой ошибки электропривода, так и ошибки по угловой скорости в режимах насыщения дискриминатора.
Техническим результатом полезной модели является расширение функциональных возможностей частотно-фазового дискриминатора (определение как фазовой ошибки импульсов сравниваемых частот и угловой ошибки электропривода, так и ошибки по угловой скорости в режимах насыщения дискриминатора).
Указанный технический результат достигается тем, что в известный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, согласно заявляемому техническому решению, введены логический элемент ИЛИ, третий счетчик импульсов, регистр, вычислительное устройство, преобразователь «частота-код», первый вход логического элемента ИЛИ соединен с выходом первого цифрового ключа, второй вход элемента ИЛИ соединен с выходом второго цифрового ключа, тактовый вход третьего счетчика импульсов соединен со вторым входом блока фазового сравнения и входом преобразователя «частота-код», вход сброса третьего счетчика импульсов соединен с выходом элемента ИЛИ и тактовым входом регистра, выходы третьего счетчика импульсов подключены к информационному входу регистра, выходы регистра подключены к первым входам вычислительного устройства, выходы преобразователя «частота-код» подключены ко вторым входам вычислительного устройства, а выход вычислительного устройства является третьим выходом частотно-фазового дискриминатора.
Сущность технического решения поясняется чертежом, где на фиг.1 приведена функциональная электрическая схема предлагаемого устройства; на фиг.2 приведен граф работы блока фазового сравнения предлагаемого устройства.
Частотно-фазовый дискриминатор содержит блок фазового сравнения 1, блок логической блокировки 2, блокирующие триггеры 3 и 4, логическое устройство 5, счетчики импульсов 6 и 7, дешифратор 8, триггер 9, цифровые ключи 10 и 11, логический элемент ИЛИ 12, третий счетчик импульсов 13, регистр 14, преобразователь «частота-код» 15, вычислительное устройство 16.
Первый вход блока фазового сравнения 1 является первым входом частотно-фазового дискриминатора и соединен со вторым входом второго цифрового ключа 11, второй вход блока фазового сравнения 1 является вторым входом частотно-фазового дискриминатора и соединен с тактовыми входами первого 3 и второго 4 блокирующих триггеров, с тактовым входом первого счетчика импульсов 6, с тактовым входом третьего триггера 9, со вторым входом первого цифрового ключа 10. Первый выход блока фазового сравнения 1 подключен ко второму входу блока логической блокировки 2, к первому входу логического устройства 5, к первому входу дешифратора 8. Второй выход блока фазового сравнения 1 подключен к четвертому входу блока логической блокировки 2, ко второму входу логического устройства 5 и ко второму входу дешифратора 8.
Первый вход блока логической блокировки 2 соединен с третьим входом логического устройства 5 и выходом первого триггера 3. Третий вход блока логической блокировки 2 соединен с четвертым входом логического устройства 5 и выходом второго триггера 4. Выход блока логической блокировки 2 является первым выходом частотно-фазового дискриминатора.
Первый вход первого триггера 3 соединен с первым выходом логического устройства 5, а первый вход второго триггера 4 соединен со вторым выходом логического устройства 5.
Вход сброса первого счетчика импульсов 6 является третьим входом частотно-фазового дискриминатора, а выходы его подключены к информационным входам второго счетчика импульсов 7, тактовый вход которого является четвертым входом частотно-фазового дискриминатора. Вход суммирования импульсов второго счетчика импульсов 7 соединен с выходом первого цифрового ключа 10, а вход вычитания импульсов соединен с выходом второго цифрового ключа 11.
Первый выход дешифратора 8 подключен к информационному входу третьего триггера 9, а второй выход подключен к первому входу второго цифрового ключа 11.
Выход третьего триггера 9 подключен к первому входу первого цифрового ключа 10.
Первый вход логического элемента ИЛИ 12 соединен с выходом первого цифрового ключа 10, второй вход элемента ИЛИ 12 соединен с выходом второго цифрового ключа 11, тактовый вход третьего счетчика импульсов 13 соединен со вторым входом блока фазового сравнения 1 и входом преобразователя «частота-код» 15, вход сброса третьего счетчика импульсов 13 соединен с выходом элемента ИЛИ 12 и тактовым входом регистра 14, выходы третьего счетчика импульсов 13 подключены к информационному входу регистра 14, выходы регистра 14 подключены к первым входам вычислительного устройства 16, выходы преобразователя «частота-код» 15 подключены ко вторым входам вычислительного устройства 16, а выход вычислительного устройства 16 является третьим выходом частотно-фазового дискриминатора.
Частотно-фазовый дискриминатор работает следующим образом.
Импульсы опорной fоп и контролируемой fос частот поступают на вход блока фазового сравнения 1, осуществляющего подсчет числа импульсов частоты fос между двумя импульсами частоты fоп от начального значения 00 с насыщением в состоянии 10. Работа блока фазового сравнения 1 поясняется с помощью графа переходов. При приходе импульса частоты fоп при любом предыдущем состоянии выходов блока фазового сравнения 1 появляются низкие уровни сигналов (логические 0) на первом 
и на втором Η его выходах. При последующем приходе импульса частоты fос на первом выходе блока фазового сравнения 1 появляется высокий уровень сигнала 
(состояние 01 на графе переходов блока фазового сравнения 1). При приходе еще одного импульса частоты fос на втором выходе блока фазового сравнения 1 появляется высокий уровень сигнала Η (состояние 10 на графе переходов блока фазового сравнения 1).
Блокирующие триггеры 3 и 4 служат для формирования сигналов индикации режимов работы частотно-фазового дискриминатора. Эти сигналы используются для работы логического устройства 5 и блокировки выходного сигнала блока фазового сравнения 1 с помощью блока логической блокировки 2. При этом высокий уровень сигнала П на выходе блокирующего триггера 3 соответствует режиму фазового сравнения частотно-фазового дискриминатора при fос≈fоп, высокий уровень сигнала Τ на выходе блокирующего триггера 4 - режиму насыщения при fос>fоп, а низкие уровни сигналов П и Τ - режиму насыщения при fос<fоп. В момент прихода импульса частоты fоп в блокирующие триггеры 3 и 4 записывается информация о текущем режиме работы частотно-фазового дискриминатора, формируемая на выходах логического устройства 5 в зависимости от текущих значений выходных сигналов блока фазового сравнения 1 и блокирующих триггеров 3 и 4.
Блок логической блокировки 2 служит для формирования выходного сигнала в соответствии с логической функцией 
, где 
- выходной сигнал с первого выхода блока фазового сравнения 1; H - выходной сигнал со второго выхода блока фазового сравнения 1, соответствующий приходу двух или более импульсов контролируемой частоты fос между двумя импульсами опорной частоты fоп; П - выходной сигнал блокирующего триггера 3; Т - выходной сигнал блокирующего триггера 4.
Режиму фазового сравнения частотно-фазового дискриминатора соответствует наличие низких уровней сигналов H и Τ и высокого уровня сигнала П, который с выхода блокирующего триггера 3 проходит на блок логической блокировки 2, разрешая прохождение сигнала 
с выхода блока фазового сравнения 1 на выход устройства. В режиме фазового сравнения сигнал 
представляет собой последовательность импульсов, период следования которых равен периоду опорной частоты fоп, а длительность пропорциональна величине фазового рассогласования импульсов сравниваемых частот fоп и fос.
В режимах насыщения частотно-фазового дискриминатора на первый вход блока логической блокировки 2 поступает низкоуровневый сигнал П с выхода блокирующего триггера 3. В этом случае на выходе блока логической блокировки 2 появляется высокий уровень сигнала γ в режиме насыщения при fос<fоп или низкий уровень сигнала γ в режиме насыщения при fос>fоп.
Логическое устройство 5 в зависимости от состояния выходов блока фазового сравнения 1 и блокирующих триггеров 3 и 4 формирует сигналы текущего режима работы, поступающие на информационные входы этих триггеров и записываемые в них в момент прихода импульса частоты fоп. Работа логического устройства 5 поясняется с помощью таблицы 1.
| Таблица 1 | ||
| Режим работы | Логические сигналы | |
 |
 |
|
| режим насыщения при fос<fоп |
 |
 |
| режим фазового сравнения при fос≈fоп |
 |
 |
| режим насыщения при fос>fоп |
 |
 |
| Примечание. D3 и D4 - информационные входы блокирующих триггеров 3 и 4 соответственно. | ||
Дешифратор 8 предназначен для выделения состояний блока фазового сравнения 1, соответствующих приходу 0 или 2 и более импульсов частоты fос между двумя соседними импульсами частоты fоп. Работа дешифратора 8 поясняется таблицей 2.
| Таблица 2 | |
 |
 |
 |
 |
 |
 |
 |
 |
Второй y2 и четвертый y4 выходы дешифратора 8 в работе частотно-фазового дискриминатора не используются.
При приходе импульса частоты fоп на выходах блока фазового сравнения 1 формируется код 00 (соответствующий низким уровням сигналов и Н), поступающий на входы x1 и x2 дешифратора 8. В результате на первом выходе дешифратора 8 появляется сигнал логической 1, поступающий на информационный вход D D-триггера 9. Если в этот момент повторно приходит импульс частоты fоп, то в D-триггер 9 записывается логическая 1, несущая информацию о том, что между двумя соседними импульсами частоты fоп не прошло ни одного импульса частоты fос.
Если после прихода на второй вход блока фазового сравнения 1 импульса частоты fоп на первый его вход пришли два или более импульсов частоты fос, то на его выходе формируется код 10 (соответствующий низкому уровню сигнала и высокому уровню сигнала Н), поступающий на входы x1 и x2 дешифратора 8. В результате на третьем выходе дешифратора 8 появляется сигнал логической 1, несущий информацию о том, что между двумя соседними импульсами частоты fоп прошло два или более импульсов частоты fос.
Выходной сигнал D-триггера 9 и сигнал с третьего выхода дешифратора 8 используются для управления цифровыми ключами 10 и 11 соответственно, выполненными на основе двухвходовых элементов И. На информационные входы цифровых ключей 10 и 11 поступают импульсы частот fоп и fос соответственно, которые при высоком уровне управляющего сигнала проходят на выходы цифровых ключей 10 и 11. Далее эти импульсы проходят на суммирующий (+1) и вычитающий (-1) входы счетчика импульсов 7, обеспечивая корректировку сигнала угловой ошибки на его выходе на интервале времени между двумя соседними импульсами Fос. При этом записанный в счетчик импульсов 7 двоичный код увеличивается или уменьшается на 1, что соответствует изменению угловой ошибки электропривода на величину углового расстояния между соседними метками импульсного датчика частоты вращения электропривода 
, где z - количество меток импульсного датчика частоты вращения.
Счетчик импульсов 6 предназначен для определения сигнала угловой ошибки электропривода путем подсчета импульсов опорной частоты fоп между импульсом угловой привязки Fоп и импульсом Fос с выхода датчика положения электропривода. Счетчик импульсов 6 сбрасывается в ноль при приходе импульса угловой привязки Fоп на вход сброса R. Далее при приходе каждого импульса частоты fоп на тактовый вход C значение двоичного кода на выходах счетчика импульсов 6 увеличивается на единицу. Двоичный код с выходов счетчика импульсов 6, пропорциональный угловой ошибке, поступает на информационные входы D счетчика импульсов 7 и записывается в него при приходе импульса Fос с выхода датчика положения электропривода. На интервале времени между двумя соседними импульсами Fос корректировка записанного в счетчик импульсов 7 по импульсу Fос сигнала угловой ошибки осуществляется с помощью импульсов с выходов цифровых ключей 10 и 11.
Логический элемент ИЛИ 12 осуществляет функцию логического сложения двух логических сигналов.
Третий счетчик импульсов 13 предназначен для подсчета импульсов опорной частоты между двумя ситуациями прохождения двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.
Регистр 14 предназначен для запоминания подсчитанного счетчиком 13 импульсов опорной частоты в момент прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.
Преобразователь «частота-код» 15 осуществляет преобразование значения опорной частоты в двоичный код, пропорциональный заданной частоте вращения в соответствии с выражением:
ωЗ=φ0*fоп
где 
.
Вычислительное устройство 16, в зависимости от количества подсчитанных счетчиком 13 импульсов опорной частоты между двумя ситуациями прохождения двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой частоты и полученного численного значения заданной частоты вращения осуществляет вычисление текущего значения ошибки по угловой скорости.
Частотно-фазовый дискриминатор может находиться в трех основных режимах работы: насыщения при fос<fоп (соответствует работе электропривода в режиме разгона), фазового сравнения при fос≈fоп (соответствует работе электропривода в синхронном режиме) и насыщения при fос>fоп (соответствует работе электропривода в режиме торможения). Переход из режима в режим синхронизирован по импульсам опорной частоты fоп. В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты fос между двумя импульсами опорной частоты fоп.
При приходе двух подряд импульсов частоты fос между двумя соседними импульсами частоты fоп происходят следующие изменения в работе частотно-фазового дискриминатора:
а) из режима насыщения при fос<fоп (разгон электропривода) происходит переход в режим фазового сравнения при fос≈fоп (синхронный режим работы электропривода);
б) из режима фазового сравнения происходит переход в режим насыщения при fос>fоп (торможение электропривода);
в) режим насыщения при fос>fоп сохраняется.
При отсутствии импульсов частоты fос между двумя соседними импульсами частоты fоп изменение режима работы происходит в обратном порядке.
В любом режиме работы частотно-фазовый дискриминатор позволяет непрерывно определять угловую ошибку электропривода. С этой целью определяется начальное значение угловой ошибки путем подсчета количества импульсов частоты fоп между импульсом угловой привязки Fоп и импульсом Fос с выхода датчика положения электропривода. Полученное значение сохраняется в выходном реверсивном счетчике импульсов. Далее это значение корректируется в моменты прихода двух импульсов одной частоты между двумя соседними импульсами другой частоты на величину углового расстояния между соседними метками импульсного датчика частоты вращения электропривода. В результате на выходе реверсивного счетчика импульсов формируется текущее значение угловой ошибки электропривода с дискретностью 
.
Значение сигнала ошибки по угловой скорости в режиме насыщения ЧФД вычисляется с помощью вычислительного устройства по формуле [Эффективный способ регулирования электропривода с фазовой синхронизацией. Известия вузов. Электромеханика. - 2011. - №5. - С.46-49.]:
где 
,
где ξ - максимальное ускорение электропривода в режимах насыщения ИЧФД;
где z - количество меток импульсного датчика частоты вращения электропривода
В результате достигается расширение функциональных возможностей частотно-фазового дискриминатора за счет формирования дополнительного выходного цифрового сигнала ошибки регулирования электропривода по угловой скорости в режимах насыщения дискриминатора. Полученные сигналы могут быть использованы для организации законов регулирования электропривода, оптимальных по быстродействию или повышающих качество регулирования электропривода в переходных режимах работы.
Таким образом, предлагаемое техническое решение позволяет расширить функциональные возможности частотно-фазового дискриминатора, за счет введения в него логического элемента ИЛИ, третьего счетчика импульсов, регистра, преобразователя «частота-код», вычислительного устройства, что позволяет наряду с определением ошибки фазового рассогласования импульсов сравниваемых частот и цифрового (дискретного) значения угловой ошибки синхронно-синфазного электропривода определять цифровое значение ошибки по угловой скорости электропривода.
Claims (1)
- Частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, отличающийся тем, что в него введены логический элемент ИЛИ, третий счетчик импульсов, регистр, вычислительное устройство, преобразователь "частота-код", первый вход логического элемента ИЛИ соединен с выходом первого цифрового ключа, второй вход элемента ИЛИ соединен с выходом второго цифрового ключа, тактовый вход третьего счетчика импульсов соединен со вторым входом блока фазового сравнения и входом преобразователя "частота - код", вход сброса третьего счетчика импульсов соединен с выходом элемента ИЛИ и тактовым входом регистра, выходы третьего счетчика импульсов подключены к информационному входу регистра, выходы регистра подключены к первым входам вычислительного устройства, выходы преобразователя "частота-код" подключены ко вторым входам вычислительного устройства, а выход вычислительного устройства является третьим выходом частотно-фазового дискриминатора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013129066/08U RU134375U1 (ru) | 2013-06-25 | 2013-06-25 | Частотно-фазовый дискриминатор |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013129066/08U RU134375U1 (ru) | 2013-06-25 | 2013-06-25 | Частотно-фазовый дискриминатор |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU134375U1 true RU134375U1 (ru) | 2013-11-10 |
Family
ID=49517213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013129066/08U RU134375U1 (ru) | 2013-06-25 | 2013-06-25 | Частотно-фазовый дискриминатор |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU134375U1 (ru) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2647678C1 (ru) * | 2017-06-13 | 2018-03-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" | Частотно-фазовый компаратор |
| RU2695986C1 (ru) * | 2018-11-27 | 2019-07-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ) | Частотно-фазовый дискриминатор |
-
2013
- 2013-06-25 RU RU2013129066/08U patent/RU134375U1/ru not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2647678C1 (ru) * | 2017-06-13 | 2018-03-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" | Частотно-фазовый компаратор |
| RU2695986C1 (ru) * | 2018-11-27 | 2019-07-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ) | Частотно-фазовый дискриминатор |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108535507B (zh) | 用于增量式编码器测速的计算机存储介质 | |
| CN102707083B (zh) | 一种电机速度计算方法 | |
| RU134375U1 (ru) | Частотно-фазовый дискриминатор | |
| JP2019022237A (ja) | 高分解能の時間−ディジタル変換器 | |
| RU95439U1 (ru) | Импульсный частотно-фазовый дискриминатор | |
| RU163922U1 (ru) | Синхронно-синфазный электропривод | |
| RU2462809C1 (ru) | Стабилизированный электропривод | |
| RU155207U1 (ru) | Импульсный частотно-фазовый дискриминатор | |
| RU136656U1 (ru) | Частотно-фазовый дискриминатор | |
| RU148375U1 (ru) | Частотно-фазовый дискриминатор | |
| RU2428785C1 (ru) | Частотно-фазовый дискриминатор | |
| RU153774U1 (ru) | Частотно-фазовый дискриминатор | |
| JP2018025391A (ja) | 速度検出装置および速度制御システム | |
| RU145335U1 (ru) | Устройство для фазирования вращающегося вала электродвигателя | |
| RU2422978C1 (ru) | Синхронно-синфазный электропривод | |
| RU2695986C1 (ru) | Частотно-фазовый дискриминатор | |
| RU143608U1 (ru) | Стабилизированный электропривод | |
| RU148933U1 (ru) | Импульсный частотно-фазовый дискриминатор | |
| RU163831U1 (ru) | Стабилизированный электропривод | |
| RU172158U1 (ru) | Импульсный частотно-фазовый дискриминатор | |
| JPS601566A (ja) | 速度検出装置 | |
| RU113095U1 (ru) | Стабилизированный электропривод | |
| JP6272461B2 (ja) | 電力変換装置、電力変換制御方法 | |
| JP2002311040A (ja) | 速度検出装置 | |
| CN111654281B (zh) | 时数转换器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM9K | Utility model has become invalid (non-payment of fees) |
Effective date: 20170626 |