RU172158U1

RU172158U1 - Импульсный частотно-фазовый дискриминатор

Info

Publication number: RU172158U1
Application number: RU2017116250U
Authority: RU
Inventors: Алексей Владимирович Бубнов; Алина Наилевна Четверик; Александр Николаевич Чудинов
Priority date: 2017-05-10
Filing date: 2017-05-10
Publication date: 2017-06-29

Abstract

Предложен импульсный частотно-фазовый дискриминатор, в которыйвведены два логических элемента ИЛИ-НЕ, первые входы первого и второго логических элементов ИЛИ-НЕ соединены соответственно с инверсным и прямым выходами второго счетного триггера, вторые входы первого и второго логических элементов ИЛИ-НЕ подключены к выходу RS-триггера, выходы первого и второго логических элементов ИЛИ-НЕ являются соответственно третьим и четвертым выходами дискриминатора. Полезная модель относится к области автоматики и вычислительной техники и может быть использована в системах фазовой синхронизации и системах прецизионного синхронно-синфазного электропривода. Достигаемый технический результат – расширение функциональных возможностей импульсного частотно-фазового дискриминатора, заключающееся в дополнительном формировании сигналов индикации режимов насыщения устройства.

Description

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частот следования и формирования фазового рассогласования импульсов задающего генератора и датчика обратной связи в системах автоматического управления, построенных на основе принципа фазовой автоподстройки частоты.

Известен импульсный частотно-фазовый дискриминатор (а.с. СССР №569000 от 15.08.1977 г.), содержащий два входных логических элемента И, первые входы которых являются соответственно первым и вторым входами устройства, выходы первого и второго логических элементов И соединены соответственно с первым и вторым входами первого логического элемента ИЛИ и соединены соответственно с первыми входами третьего и четвертого элементов И, выход первого логического элемента ИЛИ соединен с тактовым входом первого счетного триггера, инверсный и прямой выходы первого счетного триггера соединены соответственно со вторыми входами третьего и четвертого логических элементов И и соединены соответственно с первыми входами четвертого и третьего логических элементов ИЛИ, выходы третьего и четвертого логических элементов И соединены соответственно с первым и вторым входами второго логического элемента ИЛИ, выход которого соединен с тактовым входом второго счетного триггера, прямой выход которого соединен со вторым входом третьего логического элемента ИЛИ, а инверсный выход является выходом устройства и соединен со вторым входом четвертого логического элемента ИЛИ, а выходы третьего и четвертого логических элементов ИЛИ соединены соответственно со вторыми входами первого и второго логических элементов И.

Недостатком такого устройства можно считать узкие функциональные возможности импульсного частотно-фазового дискриминатора.

Наиболее близким техническим решением к заявляемому устройству является импульсный частотно-фазовый дискриминатор (а.с. СССР №843163 от 30.06.1981г.), содержащий два входных логических элемента И, первые входы которых являются соответственно первым и вторым входами устройства, выходы первого и второго логических элементов И соединены соответственно с первым и вторым входами первого логического элемента ИЛИ и соединены соответственно с первыми входами третьего и четвертого логических элементов И, выход первого логического элемента ИЛИ соединен с тактовым входом первого счетного триггера и со вторым входом блока совпадения, инверсный и прямой выходы первого триггера соединены соответственно со вторыми входами третьего и четвертого логических элементов И и соединены соответственно с первыми входами четвертого и третьего логических элементов ИЛИ, выходы третьего и четвертого логических элементов И соединены соответственно с первым и вторым входами второго логического элемента ИЛИ, выход которого соединен с входом логического элемента НЕ, с «S» входом RS-триггера и соединен с тактовым входом второго счетного триггера, прямой выход которого соединен со вторым входом третьего логического элемента ИЛИ, а инверсный выход является первым выходом устройства и соединен со вторым входом четвертого логического элемента ИЛИ, а выходы третьего и четвертого логических элементов ИЛИ соединены со вторыми входами первого и второго логических элементов И, выход логического элемента НЕ соединен с первым входом блока совпадения, выход которого соединен с «R» входом RS-триггера, выход RS-триггера является вторым выходом устройства.

Недостатком такого устройства являются узкие функциональные возможности импульсного частотно-фазового дискриминатора.

Техническим результатом полезной модели является расширение функциональных возможностей импульсного частотно-фазового дискриминатора за счет получения информации о работе дискриминатора в режимах насыщения.

Данный технический результат достигается тем, что в импульсный частотно-фазовый дискриминатор, содержащий два входных логических элемента И, первые входы которых являются соответственно первым и вторым входами устройства, выходы первого и второго логических элементов И соединены соответственно с первым и вторым входами первого логического элемента ИЛИ и соединены соответственно с первыми входами третьего и четвертого логических элементов И, выход первого логического элемента ИЛИ соединен с тактовым входом первого счетного триггера и со вторым входом блока совпадения, инверсный и прямой выходы первого счетного триггера соединены соответственно со вторыми входами третьего и четвертого логических элементов И и соединены соответственно с первыми входами четвертого и третьего логических элементов ИЛИ, выходы третьего и четвертого логических элементов И соединены соответственно с первым и вторым входами второго логического элемента ИЛИ, выход которого соединен с входом логического элемента НЕ, с «S» входом RS- триггера и соединен с тактовым входом второго счетного триггера, прямой выход которого соединен со вторым входом третьего логического элемента ИЛИ, а инверсный выход является первым выходом устройства и соединен со вторым входом четвертого логического элемента ИЛИ, а выходы третьего и четвертого логических элементов ИЛИ соединены со вторыми входами первого и второго логических элементов И, выход логического элемента НЕ соединен с первым входом блока совпадения, выход которого соединен с «R» входом RS- триггера, выход RS- триггера является вторым выходом устройства, согласно заявляемому техническому решению введены два логических элемента ИЛИ-НЕ, первые входы первого и второго логических элементов ИЛИ-НЕ соединены соответственно с инверсным и прямым выходами второго счетного триггера, вторые входы первого и второго логических элементов ИЛИ-НЕ подключены к выходу RS-триггера, который является вторым выходом устройства, а выходы первого и второго логических элементов ИЛИ-НЕ являются соответственно третьим и четвертым выходами дискриминатора.

Сущность технического решения пояснена чертежом, где на фиг. приведена функциональная электрическая схема предлагаемого устройства.

Импульсный частотно-фазовый дискриминатор содержит логические элементы И 1-4, логические элементы ИЛИ 5-8, счетные триггеры 9 и 10, логический элемент НЕ 11, блок совпадения 12, RS-триггер 13, логические элементы ИЛИ-НЕ 14,15.

Первый и второй логические элементы ИЛИ, третий и четвертый логические элементы И, первый и второй счетные триггеры (фиг.) образуют реверсивный двухразрядный счетчик импульсов.

Первые входы первого логического элемента И 1 и второго логического элемента И 2 являются соответственно первым и вторым входами устройства, выходы первого и второго логических элементов И 1 и И 2 соединены соответственно с первым и вторым входами первого логического элемента ИЛИ 5 и соединены соответственно с первыми входами третьего логического элемента И 3 и четвертого логического элемента И 4, выход первого логического элемента ИЛИ 5 соединен с тактовым входом первого счетного триггера 9 и со вторым входом блока совпадения 12, инверсный и прямой выходы первого счетного триггера 9 соединены соответственно со вторыми входами третьего и четвертого логических элементов И 3 и И 4 и соединены соответственно с первыми входами четвертого и третьего логических элементов ИЛИ 8 и ИЛИ 7, выходы третьего и четвертого логических элементов И 3 и И 4 соединены соответственно с первым и вторым входами второго логического элемента ИЛИ 6, выход которого соединен с входом логического элемента НЕ 11, с «S» входом RS- триггера 13 и соединен с тактовым входом второго счетного триггера 10, прямой выход которого соединен со вторым входом третьего логического элемента ИЛИ 7 и с первым входом второго логического элемента ИЛИ-НЕ 15, а инверсный выход является первым выходом устройства и соединен со вторым входом четвертого логического элемента ИЛИ 8 и с первым входом первого логического элемента ИЛИ-НЕ 14, выходы третьего и четвертого логических элементов ИЛИ 7 и ИЛИ 8 соединены со вторыми входами первого и второго логических элементов И 1 и И 2, выход логического элемента НЕ 11 соединен с первым входом блока совпадения 12, выход которого соединен с «R» входом RS- триггера 13, выход RS- триггера 13 является вторым выходом устройства и соединен со вторыми входами первого и второго логических элементов ИЛИ-НЕ 14 и ИЛИ-НЕ 15, а выходы первого и второго логических элементов ИЛИ-НЕ 14 и ИЛИ-НЕ 15 являются соответственно третьим и четвертым выходами дискриминатора.

Импульсный частотно-фазовый дискриминатор работает следующим образом.

Принцип работы, дискриминатора заключается в следующем. На логических элементах ИЛИ 5, ИЛИ 6, И 3, И 4, триггер 9 и триггер 10 реализован реверсивный двухразрядный счетчик импульсов. Логические элементы И 1, И 2 используются в качестве цифровых ключей, управляемых от логических элементов ИЛИ 7 и ИЛИ 8. При значениях управляющих сигналов, равных логической единицы цифровые ключи пропускают входные сигналы с частотами f ₁ и f ₂ на суммирующие и вычитающие входы реверсивного двухразрядного счетчика импульсов. Логические элементы ИЛИ 7 и ИЛИ 8 позволяют выделить состояния реверсивного двухразрядного счетчика импульсов «00» и «11» соответственно и при появлении этих состояний запретить прохождение импульсов входных сигналов с частотами f ₁ и f ₂ на входы реверсивного двухразрядного счетчика импульсов. В результате выходные состояния реверсивного двухразрядного счетчика импульсов могут изменяться только в пределах от «00» до «11» и обратно.

Выходные состояния реверсивного двухразрядного счетчика импульсов «00» и «11» соответствуют режимам насыщения дискриминатора, а состояния «01» и «10» могут соответствовать как режимам насыщения, так и режиму фазового сравнения. Если состояния «01» и «10» чередуются при поочередном приходе входных импульсов, то дискриминатор находится в режиме фазового сравнения (выходной сигнал дискриминатора γ представляет собой ШИМ-сигнал фазового рассогласования частот f ₁ и f ₂), а если состояния не изменяются, то дискриминатор находится в режиме насыщения (выходной сигнал γ=0 или γ=1). Изменение режима работы дискриминатора происходит в моменты прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой частоты.

Выходные состояния реверсивного двухразрядного счетчика импульсов не позволяют однозначно определить режим работы дискриминатора. Для определения и индикации режима фазового сравнения П используются логический элемент НЕ 11, блок совпадения 12, реализуемый в виде логического элемента И, и RS- триггер 13. Чередованию состояний реверсивного двухразрядного счетчика импульсов «01» и «10» соответствует одновременное появление импульсов на тактовых входах первого и второго счетных триггеров 9 и 10. В этом случае RS- триггер 13 устанавливается в состояние «1» по импульсу на тактовом входе второго счетного триггера 10, а импульс со входа первого счетного триггера 9 блокируется в блоке совпадений 12 нулевым значением сигнала на выходе инвертора НЕ 11. В результате на выходе RS- триггер 13 формируется сигнал логической «1» П, соответствующий режиму фазового сравнения.

Для индикации режимов насыщения дискриминатора при f ₂ > f ₁ и f ₂ < f ₁ в устройство дополнительно введены два логических элемента ИЛИ-НЕ 14, 15. Режиму насыщения f ₂ > f ₁ (формируется сигнал Т) соответствует одновременная совпадение двух ситуаций, определяемых с помощью первого логического элемента ИЛИ-НЕ 14: отсутствие сигнала П и γ=0. Режиму насыщения f ₂ < f ₁ (формируется сигнал Р) соответствует одновременная совпадение двух ситуаций, определяемых с помощью второго логического элемента ИЛИ-НЕ 15: отсутствие сигнала П и γ=1.

В результате введения двух логических элементов ИЛИ-НЕ достигается расширение функциональных возможностей импульсного частотно-фазового дискриминатора за счет формирования дополнительных сигналов индикации режимов насыщения дискриминатора.

Claims

Импульсный частотно-фазовый дискриминатор, содержащий два входных логических элемента И, первые входы которых являются соответственно первым и вторым входами устройства, выходы первого и второго логических элементов И соединены соответственно с первым и вторым входами первого логического элемента ИЛИ и соединены соответственно с первыми входами третьего и четвертого логических элементов И, выход первого логического элемента ИЛИ соединен с тактовым входом первого счетного триггера и со вторым входом блока совпадения, инверсный и прямой выходы первого триггера соединены соответственно со вторыми входами третьего и четвертого логических элементов И и соединены соответственно с первыми входами четвертого и третьего логических элементов ИЛИ, выходы третьего и четвертого логических элементов И соединены соответственно с первым и вторым входами второго логического элемента ИЛИ, выход которого соединен с входом логического элемента НЕ, с «S» входом RS- триггера и соединен с тактовым входом второго счетного триггера, прямой выход которого соединен со вторым входом третьего логического элемента ИЛИ, а инверсный выход является первым выходом устройства и соединен со вторым входом четвертого логического элемента ИЛИ, а выходы третьего и четвертого логических элементов ИЛИ соединены со вторыми входами первого и второго логических элементов И, выход логического элемента НЕ соединен с первым входом блока совпадения, выход которого соединен с «R» входом RS-триггера, выход RS- триггера является вторым выходом устройства, отличающийся тем, что введены два логических элемента ИЛИ-НЕ, первые входы первого и второго логических элементов ИЛИ-НЕ соединены соответственно с инверсным и прямым выходами второго счетного триггера, вторые входы первого и второго логических элементов ИЛИ-НЕ подключены к выходу RS-триггера, который является вторым выходом устройства, а выходы первого и второго логических элементов ИЛИ-НЕ являются соответственно третьим и четвертым выходами дискриминатора.