RU148933U1 - Импульсный частотно-фазовый дискриминатор - Google Patents

Abstract

Импульсный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами импульсного частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, синхровходы которых соединены со вторым входом блока фазового сравнения, информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам блока фазового сравнения, первый выход блока фазового сравнения является первым выходом импульсного частотно-фазового дискриминатора, выходы первого и второго блокирующих триггеров являются соответственно вторым и четвертым выходами импульсного частотно-фазового дискриминатора и подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, выход которого является третьим выходом дискриминатора, отличающийся тем, что в него введены три D-триггера и два элемента ИЛИ, информационные входы первого, второго и третьего D-триггеров являются третьим, четвертым и пятым входами импульсного частотно-фазового дискриминатора, синхровходы первого, второго и третьего D-триггеров подключены ко второму входу импульсного частотно-фазового дискриминатора, вход установки в «0» первого D-триггера подключен к выходу первого блокирующего триггера, вход установки в «0» второго D-триггера подключен к выходу элемента ИЛИ-НЕ, вход установки в «0» третьего D-триггера подключен к выходу второго блокирующего триггера, выход первого D-триггера подключен ко входу установки в «1» первого блокирующего триггера и к первому входу второго элемента ИЛИ, выход второго D-триггера подключен к пер

Description

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.

Известен частотно-фазовый дискриминатор (а.с. СССР №1589373 МКИ⁵ H03D 13/00, 1990 г.), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.

Недостатком такого устройства можно считать сложность его практической реализации вследствие наличия в схеме большого количества элементов. Также в данном устройстве отсутствует индикация режимов работы: насыщение при f_к>f_э, фазовое сравнение и насыщение при f_к<f_э.

Наиболее близким техническим решением к заявляемому устройству является импульсный частотно-фазовый дискриминатор (Пат. 95439 РФ, МПК H03D 13/00. - 2009146798/22; Заявлено 16.12.2009; Опубл. 27.06.2010), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами импульсного частотно-фазового дискриминатора, а также первый и второй триггеры, синхровходы которых соединены со вторым входом блока фазового сравнения, отличающийся тем, что информационные входы первого и второго триггеров подсоединены соответственно к первому и второму выходу блока фазового сравнения, при этом первый выход блока фазового сравнения является первым выходом импульсного частотно-фазового дискриминатора, а выходы первого и второго триггеров являются выходами импульсного частотно-фазового дискриминатора, кроме того, в импульсный частотно-фазовый дискриминатор введен элемент ИЛИ-НЕ, первый и второй входы которого соединены соответственно с выходами первого и второго триггеров, при этом выход элемента ИЛИ-НЕ является выходом дискриминатора.

Недостатком данного устройства является отсутствие возможности принудительной установки требуемого режима работы дискриминатора.

Задачей являлась разработка импульсного частотно-фазового дискриминатора с дополнительными функциональными возможностями, связанными с предварительной установкой требуемого режима работы.

Указанный технический результат достигается тем, что в известный импульсный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, два блокирующих триггера и элемент ИЛИ-НЕ, первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами импульсного частотно-фазового дискриминатора, синхровходы первого и второго триггеров соединены со вторым входом блока фазового сравнения, информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходу блока фазового сравнения, при этом первый выход блока фазового сравнения является первым выходом импульсного частотно-фазового дискриминатора, а выходы первого и второго блокирующих триггеров подключены к первому и второму входам элемента ИЛИ-НЕ и являются вторым и четвертым выходами импульсного частотно-фазового дискриминатора, а выход элемента ИЛИ-НЕ является третьим выходом импульсного частотно-фазового дискриминатора согласно заявляемому техническому решению, введены три D-триггера и два элемента ИЛИ. Информационные входы первого, второго и третьего D-триггеров являются третьим, четвертым и пятым входами импульсного частотно-фазового дискриминатора, синхровходы первого, второго и третьего D-триггеров подключены ко второму входу импульсного частотно-фазового дискриминатора, вход установки в «0» первого D-триггера подключен к выходу первого блокирующего триггера, вход установки в «0» второго D-триггера подключен к выходу элемента ИЛИ-НЕ, вход установки в «0» третьего D-триггера подключен к выходу второго блокирующего триггера. Выход первого D-триггера подключен ко входу установки в «1» первого блокирующего триггера и к первому входу второго элемента ИЛИ, выход второго D-триггера подключен к первому входу первого элемента ИЛИ и ко второму входу второго элемента ИЛИ, выход третьего D-триггера подключен ко второму входу элемента ИЛИ и ко входу установки в «0» второго блокирующего триггера, выход первого элемента ИЛИ подключен ко входу установки в «0» первого блокирующего триггера, выход второго элемента ИЛИ подключен ко входу установки в «1» второго блокирующего триггера.

Сущность технического решения пояснена чертежами, где на фиг. 1 приведена функциональная электрическая схема предлагаемого устройства; на фиг. 2 приведена схема блока фазового сравнения предлагаемого устройства, выполненного в виде упрощенной схемы импульсного частотно-фазового дискриминатора без индикации режимов работы.

Импульсный частотно-фазовый дискриминатор содержит блок фазового сравнения 1, блокирующие триггеры 2 и 3, элемент ИЛИ-НЕ 4, D-триггеры 5, 6 и 7, элементы ИЛИ 8 и 9.

Первый вход блока фазового сравнения 1 подключен к источнику контролируемой f_к частоты, второй вход блока фазового сравнения 1 подключен к источнику эталонной f_э частоты и к синхровходам первого блокирующего триггера 2, второго блокирующего триггера 3, первого D-триггера 5, второго D-триггера 6, третьего D-триггера 7. Первый выход блока фазового сравнения 1 подключен к информационному входу первого блокирующего триггера 2 и является первым выходом устройства, второй выход блока фазового сравнения 1 подключен к информационному входу второго блокирующего триггера 3.

Выход первого блокирующего триггера 2 подключен к первому входу элемента ИЛИ-НЕ 4, ко входу установки в «0» первого D-триггера 5 и является вторым выходом устройства, выход второго блокирующего триггера 3 подключен ко второму входу элемента ИЛИ-НЕ 4, ко входу установки в «0» третьего D-триггера 7 и является четвертым выходом устройства, выход элемента ИЛИ-НЕ 4 подключен ко входу установки в «0» второго D-триггера 6 и является третьим выходом устройства.

Информационный вход первого D-триггера 5 является третьим входом устройства, информационный вход второго D-триггера 6 является четверным входом устройства, информационный вход третьего D-триггера 7 является пятым входом устройства.

Выход первого D-триггера 5 подключен ко входу установки в «1» первого блокирующего триггера 2 и к первому входу второго элемента ИЛИ 9, выход второго D-триггера 6 подключен первому входу первого элемента ИЛИ 8 и ко второму входу второго элемента ИЛИ 9, выход третьего D-триггера 7 подключен ко входу установки в «0» второго блокирующего триггера 3 и ко второму входу первого элемента ИЛИ 8, выход которого подключен ко входу установки в «0» первого блокирующего триггера 2. выход второго элемента ИЛИ 9 подключен ко входу установки в «1» второго блокирующего триггера 3.

Импульсно-фазовый дискриминатор работает следующим образом.

Импульсы эталонной f_э и контролируемой f_к частот поступают на входы блока фазового сравнения 1. Блок фазового сравнения 1 служит для фазового сравнения импульсов эталонной и контролируемой частот в режиме фазового сравнения и формирования последовательности импульсов на первом выходе блока фазового сравнения 1, период следования которых равен периоду эталонной частоты, а длительность пропорциональна величине фазового рассогласования сравниваемых частот.

В качестве блока фазового сравнения 1 можно использовать упрощенную схему импульсного частотно-фазового дискриминатора без индикации режимов работы (Стребков В.И. Импульсный частотно-фазовый дискриминатор на интегральных микросхемах // Электронная техника в автоматике / Под ред. Ю.И. Конева. - М.: Советское радио, 1977. - Вып. 9. - С. 223-230), состоящую из двухразрядного реверсивного счетчика импульсов 10, элементов И 11 и 12, элемента И-НЕ 13 и элемента ИЛИ 14. Первый и второй входы синхронного счетчика импульсов 10 подключены соответственно к выходам элементов И 11 и 12. Первый выход реверсивного счетчика импульсов 10 подключен ко второму входу элемента И-НЕ 13 и ко второму входу элемента ИЛИ 14. Второй выход синхронного счетчика импульсов 10 подключен к первому входу элемента И-НЕ 13, к первому входу элемента ИЛИ 14 и является первым выходом блока фазового сравнения 1. Выход элемента И-НЕ 13 подключен к первому входу элемента И 11, второй вход которого подключен к источнику эталонной частоты и является первым входом блока фазового сравнения 1. Выход элемента ИЛИ 14 является вторым выходом блока фазового сравнения 1 и подключен ко второму входу элемента И 12, первый вход которой подключен к источнику контролируемой частоты и является вторым входом блока фазового сравнения 1.

Реверсивный счетчик импульсов 10 служит для подсчета количества импульсов эталонной частоты (суммирующий вход) с насыщением в состоянии 11 и вычитания импульсов контролируемой частоты с насыщением в состоянии 00.

Алгоритм работы импульсного частотно-фазового дискриминатора отображен на фиг. 3 в виде графа переходов с четырьмя выходными состояниями (Т - торможение, ТП - торможение-пропорциональный, РП - разгон-пропорциональный, Р - разгон) дискриминатора: состояние Т соответствует выходному коду счетчика импульсов 5 «00», состояние ТП - выходному коду «01», состояние РП - выходному коду «10», состояние Р - выходному коду «11».

Каждый входной импульс частоты f_э переводит импульсный частотно-фазовый дискриминатор в соседнее состояние в направлении от Т к Р, а каждый импульс частоты f_к - в обратном направлении. Режиму фазового сравнения соответствует поочередная смена состояний ТП и РП, при этом выходной сигнал γ представляет собой последовательность импульсов частоты f_э с длительностью, пропорциональной разности фаз Δφ сравниваемых сигналов. Режимам насыщения соответствует поочередная смена состояний Т и ТП (при f_к>f_э, γ=0) или РП и Р (при f_к<f_э, γ=1). Переход из одного режима в другой возможен только при приходе двух (или более) импульсов одной частоты между двумя соседними импульсами другой частоты в соответствии с графом переходов.

Двухразрядный реверсивный счетчик импульсов 10 имеет насыщение при значениях выходного двоичного кода 11 (состояние Р) или 00 (состояние Т) в зависимости от направления подсчета импульсов. Состояния ТП (код 01) и РП (код 10) на графе переходов соответствуют одновременно режиму фазового сравнения и режимам насыщения импульсного частотно-фазового дискриминатора.

Информация в блокирующие триггеры 2 и 3 записывается по приходу импульса частоты f_э.

Если при приходе импульса частоты f_э реверсивный счетчик импульсов 10 находится в состоянии 00, то сигнал Н на выходе элемента ИЛИ 14 равен логическому 0, который записывается во второй блокирующий триггер 3, и на его инверсном выходе появляется логическая 1 (сигнал Т), что соответствует режиму насыщения дискриминатора при f_к>f_э.

Если при приходе импульса частоты f_э реверсивный счетчик импульсов 10 находится в состоянии 01, то сигнал Н на выходе элемента ИЛИ 9 равен логической 1, на выходе блока фазового сравнения 1 γ=0, при этом на выходах первого и второго блокирующих триггеров 2 и 3 появляется логический 0, вследствие чего на выходе элемента ИЛИ-НЕ 4 появляется логическая 1 (сигнал П), что соответствует режиму фазового сравнения дискриминатора.

Если при приходе импульса частоты f_э реверсивный счетчик импульсов 10 находится в состоянии 10 или 11 (γ=1), то на выходе блока фазового сравнения 1 γ=1, этот сигнал записывается в первый блокирующий триггер 2, и на его инверсном выходе появляется логическая 1 (сигнал Р), что соответствует режиму насыщения дискриминатора при f_к<f_э.

Принудительная установка режима работы устройства осуществляется с помощью входных сигналов Р, Т и П, подаваемых на третий, четвертый и пятый входы импульсного частотно-фазового дискриминатора. D-триггеры 5, 6, 7 служат для формирования коротких импульсов установки требуемых режимов, при этом формирование переднего фронта импульса осуществляется при наличии сигнала Р, Т или П на информационном входе D-триггера по заднему фронту импульса эталонной частоты f_э, приходящего на синхровход D-триггеров 5, 6 или 7. Сброс D-триггеров 5, 6 или 7 в состояние «0» осуществляется после завершения процесса принудительной установки устройства в требуемый режим работы по выходным сигналам индикации режима работы Р, П или Т путем их подачи на вход установки в «0» D-триггеров 5, 6 или 7.

Элементы ИЛИ 8, ИЛИ 9 служат для формирования сигналов установки блокирующих триггеров 2, 3 в требуемое состояние в зависимости от входных сигналов Р, Т и П.

При появлении на входе устройства сигнала Р на выходе D-триггера 5 формируется короткий импульс, поступающий на вход установки в «1» первого блокирующего триггера 2 и через элемент ИЛИ 9 на вход установки в «1» второго блокирующего триггера 3, в результате блокирующие триггеры 2 и 3 устанавливаются в состояние «1» и на втором выходе устройства (Р) формируется сигнал режима разгона.

При появлении на входе устройства сигнала П на выходе D-триггера 6 формируется короткий импульс, поступающий через элемент ИЛИ 8 на вход установки в «0» первого блокирующего триггера 2 и через элемент ИЛИ 9 на вход установки в «1» второго блокирующего триггера 3, в результате блокирующий триггер 2 устанавливается в состояние «0» и блокирующий триггер 3 устанавливается в состояние «1» (на инверсном выходе - «0»), на выходе элемента ИЛИ-НЕ 4 и соответственно третьем выходе устройства формируется сигнал режима фазового сравнения (П).

При появлении на входе устройства сигнала Т на выходе D-триггера 7 формируется короткий импульс, поступающий через элемент ИЛИ 8 на вход установки в «0» первого блокирующего триггера 2 и на вход установки в «0» второго блокирующего триггера 3, в результате блокирующие триггеры 2 и 3 устанавливаются в состояние «0» и на четвертом выходе устройства формируется сигнал режима торможения (Т).

Сброс D-триггеров 5, 6 или 7 в состояние «0» (завершение короткого импульса установки режима) осуществляется в момент появления на втором, третьем или четвертом выходах устройства сигнала индикации требуемого режима работы.

Claims (1)

1. Импульсный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами импульсного частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, синхровходы которых соединены со вторым входом блока фазового сравнения, информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам блока фазового сравнения, первый выход блока фазового сравнения является первым выходом импульсного частотно-фазового дискриминатора, выходы первого и второго блокирующих триггеров являются соответственно вторым и четвертым выходами импульсного частотно-фазового дискриминатора и подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, выход которого является третьим выходом дискриминатора, отличающийся тем, что в него введены три D-триггера и два элемента ИЛИ, информационные входы первого, второго и третьего D-триггеров являются третьим, четвертым и пятым входами импульсного частотно-фазового дискриминатора, синхровходы первого, второго и третьего D-триггеров подключены ко второму входу импульсного частотно-фазового дискриминатора, вход установки в «0» первого D-триггера подключен к выходу первого блокирующего триггера, вход установки в «0» второго D-триггера подключен к выходу элемента ИЛИ-НЕ, вход установки в «0» третьего D-триггера подключен к выходу второго блокирующего триггера, выход первого D-триггера подключен ко входу установки в «1» первого блокирующего триггера и к первому входу второго элемента ИЛИ, выход второго D-триггера подключен к первому входу первого элемента ИЛИ и ко второму входу второго элемента ИЛИ, выход третьего D-триггера подключен ко второму входу первого элемента ИЛИ и ко входу установки в «0» второго блокирующего триггера, выход первого элемента ИЛИ подключен ко входу установки в «0» первого блокирующего триггера, выход второго элемента ИЛИ подключен ко входу установки в «1» второго блокирующего триггера.

   

Images