RU2647678C1 - Частотно-фазовый компаратор - Google Patents

Частотно-фазовый компаратор Download PDF

Info

Publication number
RU2647678C1
RU2647678C1 RU2017120667A RU2017120667A RU2647678C1 RU 2647678 C1 RU2647678 C1 RU 2647678C1 RU 2017120667 A RU2017120667 A RU 2017120667A RU 2017120667 A RU2017120667 A RU 2017120667A RU 2647678 C1 RU2647678 C1 RU 2647678C1
Authority
RU
Russia
Prior art keywords
output
input
flip
inputs
trigger
Prior art date
Application number
RU2017120667A
Other languages
English (en)
Inventor
Алексей Владимирович Бубнов
Алина Наилевна Четверик
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет"
Priority to RU2017120667A priority Critical patent/RU2647678C1/ru
Application granted granted Critical
Publication of RU2647678C1 publication Critical patent/RU2647678C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относится к области измерительной техники и может быть использовано в качестве логического элемента сравнения частот следования и формирования фазового рассогласования импульсов задающего генератора и датчика обратной связи в системах автоматического управления, построенных на основе принципа фазовой автоподстройки частоты. Технический результат заключается в расширении линейной зоны работы частотно-фазового компаратора в режиме синхронизации контура фазовой автоподстройки частоты. Частотно-фазовый компаратор содержит третий, четвертый и пятый логические элементы И, сумматор-вычитатель, третий и четвертый D-триггеры, второй логический элемент ИЛИ и RS-триггер. Первый и второй входы третьего логического элемента И подключены соответственно к инверсным выходам первого и второго блокирующих D-триггеров. Выход третьего логического элемента И является П выходом компаратора и подключен к S-входу RS-триггера и к R-входам третьего и четвертого D-триггеров. 1 ил.

Description

Изобретение относится к области измерительной техники и может быть использовано в качестве логического элемента сравнения частот следования и формирования фазового рассогласования импульсов задающего генератора и датчика обратной связи в системах автоматического управления, построенных на основе принципа фазовой автоподстройки частоты.
Известен частотно-фазовый компаратор (А.С. RU №484621, опубл. 15.09.1975 г.), содержащий схемы И-НЕ, два блокирующих и фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты и к входам двух схем И-НЕ, к вторым входам которых подключены соответственно единичный и нулевой выходы фазового триггера, а к выходам - первые входы блокировочных триггеров, нулевые выходы которых соединены с их вторыми входами через третью схему И-НЕ, а единичные выходы соответственно - с первыми входами четвертой и пятой схем И-НЕ, при этом второй вход пятой схемы И-НЕ соединен с выходом четвертой схемы И-НЕ, второй вход которой подключен к нулевому выходу фазового триггера. В данной схеме имеется возможность получения сигналов, соответствующих прохождению двух импульсов одной из сравниваемых частот между двумя импульсами другой из сравниваемых частот.
Недостатком этого устройства является низкая надежность работы частотно-фазового компаратора, в значительной степени связанная с зависимостью от длительности импульсов источников контролируемой и эталонной частоты, что определяет необходимость использования на входе компаратора дополнительных формирователей коротких импульсов, усложняющих компаратор.
Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый компаратор (Патент RU №2469461, опубл. 10.12.2003 г.), содержащий фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты, прямой и инверсный выходы фазового триггера подключены соответственно к информационным D-входам первого и второго D-триггеров, синхровходы которых подключены соответственно к источникам контролируемой и эталонной частоты, выходы первого и второго D-триггеров подключены соответственно к входам первого и второго одновибраторов, при этом выход первого одновибратора подключен к первому входу первого логического элемента И, к первому входу логического элемента ИЛИ, к R-входу первого D-триггера и является 2/2 выходом частотно-фазового компаратора, а выход второго одновибратора является 0/2 выходом частотно-фазового компаратора, подключен к первому входу второго логического элемента И, к второму входу логического элемента ИЛИ, к R-входу второго D-триггера, выход логического элемента ИЛИ через элемент задержки подключен к синхровходам первого и второго блокирующих D-триггеров, информационный D-вход первого блокирующего D-триггера подключен к выходу первого логического элемента И, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, информационный D- вход которого подключен к выходу второго логического элемента И, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера, прямой выход которого является Т выходом частотно-фазового компаратора, Р выходом которого является прямой выход второго блокирующего D-триггера, инверсные выходы фазового триггера и первого блокирующего D-триггера подключены соответственно к первому и второму входам первого логического элемента И-НЕ, выход которого подключен к первому входу второго логического элемента И-НЕ, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, выход второго логического элемента И-НЕ является γ выходом частотно-фазового компаратора.
Недостатком данного устройства являются узкие функциональные возможности частотно-фазового компаратора.
Техническим результатом изобретения является расширение линейной зоны работы частотно-фазового компаратора в режиме синхронизации контура фазовой автоподстройки частоты, что позволяет расширить функциональные возможности компаратора при его использовании в системах управления.
Данный технический результат достигается тем, что в частотно-фазовый компаратор, содержащий фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты, прямой и инверсный выходы фазового триггера подключены соответственно к информационным D-входам первого и второго D-триггеров, синхровходы которых подключены соответственно к источникам контролируемой и эталонной частоты, выходы первого и второго D-триггеров подключены соответственно к входам первого и второго одновибраторов, при этом выход первого одновибратора подключен к первому входу первого логического элемента И, к первому входу логического элемента ИЛИ, к R-входу первого D-триггера и является 2/2 выходом частотно-фазового компаратора, а выход второго одновибратора является 0/2 выходом частотно-фазового компаратора, подключен к первому входу второго логического элемента И, к второму входу логического элемента ИЛИ, к R-входу второго D-триггера, выход логического элемента ИЛИ через элемент задержки подключен к синхровходам первого и второго блокирующих D-триггеров, информационный D-вход первого блокирующего триггера подключен к выходу первого логического элемента И, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, информационный D-вход которого подключен к выходу второго логического элемента И, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера, прямой выход которого является Т выходом частотно-фазового компаратора, Р выходом которого является прямой выход второго блокирующего триггера, инверсные выходы фазового триггера и первого блокирующего триггера подключены соответственно к первому и второму входам первого логического элемента И-НЕ, выход которого подключен к первому входу второго логического элемента И-НЕ, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, выход второго логического элемента И-НЕ является γ выходом частотно-фазового компаратора, согласно заявляемому техническому решению введены третий, четвертый и пятый логические элементы И, сумматор-вычитатель, третий и четвертый D-триггеры, второй логический элемент ИЛИ и RS-триггер, первый и второй входы третьего логического элемента И подключены соответственно к инверсным выходам первого и второго блокирующих D-триггеров, а выход третьего логического элемента И является П выходом компаратора и подключен к S-входу RS-триггера и к R-входам третьего и четвертого D-триггеров, D-входы которых подключены соответственно к прямым выходам второго и первого блокирующих D-триггеров, а синхровходы подключены соответственно к выходам первого и второго одновибраторов, выходы третьего и четвертого D-триггеров подключены соответственно к первому и второму входам второго логического элемента ИЛИ, выход которого подключен к R-входу RS-триггера, выход которого является Пр выходом устройства, и подключен ко вторым входам четвертого и пятого логических элементов И, первые входы которых подключены соответственно к прямым выходам второго и первого блокирующих D-триггеров, а выходы подключены соответственно ко второму суммирующему и вычитающему входам сумматора-вычитателя, первый суммирующий вход которого подключен к инверсному выходу фазового RS-триггера, выход сумматора-вычитателя является Δϕp выходом устройства.
Сущность технического решения пояснена чертежом, где на приведена функциональная электрическая схема предлагаемого устройства.
Частотно-фазовый компаратор содержит: фазовый RS-триггер 1, D-триггеры 2, 3, 15, 16, блокирующие D-триггеры 4 и 5, одновибраторы 6 и 7, логические элементы ИЛИ 8 и 19, элемент задержки 9, схемы И 10, 11, 14, 17, 18, логические элементы И-НЕ 12 и 13, сумматор-вычитатель 20.
Входы фазового RS-триггера 1 в устройстве являются синхровходами первого D-триггера 2 и второго D-триггера 3 и подключены к клеммам источников контролируемой и эталонной частоты. Информационные D-входы первого D-триггера 2 и второго D-триггера 3 подключены соответственно к прямому и инверсному выходу фазового RS-триггера 1. Выходы первого D-триггера 2 и второго D-триггера 3 подключены соответственно к входам первого одновибратора 6 и второго одновибратора 7. Выход первого одновибратора 6 подключен к первому входу первого логического элемента И 10, к первому входу первого логического элемента ИЛИ 8, к R-входу первого D-триггера 2 и подключен к синхровходу третьего D-триггера 15 и является 2/2 выходом частотно-фазового компаратора. Выход одновибратора 7 подключен к первому входу второго логического элемента И 11, к второму входу первого логического элемента ИЛИ 8, к R-входу второго D-триггера 3, подключен к синхровходу четвертого D-триггера 16 и является 0/2 выходом частотно-фазового компаратора. Выход первого логического элемента ИЛИ 8 через элемент задержки 9 подключен к синхровходам первого и второго блокирующих D-триггеров 4 и 5. Информационный D-вход первого блокирующего D-триггера 4 подключен к выходу первого логического элемента И 10, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера 5, ко второму входу третьего логического элемента И 14 и ко второму входу второго логического элемента И-НЕ 13, информационный D-вход второго блокирующего D-триггера 5 подключен к выходу второго логического элемента И 11, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера 4, к первому входу третьего логического элемента И 14 и к первому входу первого логического элемента И-НЕ 12. Прямые выходы первого и второго блокирующих D-триггеров 4 и 5 являются соответственно Т и Р выходами частотно-фазового компаратора и подключены соответственно к информационным D-входам третьего и четвертого D-триггеров 15 и 16. Второй вход первого логического элемента И-НЕ 12 подключен к инверсному выходу фазового RS-триггера 1 и к первому суммирующему входу сумматора-вычитателя 20. Выход первого логического элемента И-НЕ 12 подключен к первому входу второго логического элемента И-НЕ 13, выход которого является γ выходом частотно-фазового компаратора. Выход третьего логического элемента И 14 является П выходом частотно-фазового компаратора, подключен к S-входу RS-триггера 21 и к R-входам третьего и четвертого D-триггеров 15 и 16, синхровходы которых подключены соответственно к выходам первого и второго одновибраторов 6 и 7, выходы третьего и четвертого D-триггеров 15 и 16 подключены соответственно к первому и второму входам второго логического элемента ИЛИ 9, выход которого подключен к R-входу RS-триггера 21, выход которого является Пр выходом устройства и подключен ко вторым входам четвертого и пятого логических элементов И 17 и И 18, первые входы которых подключены соответственно к прямым выходам второго и первого блокирующих D-триггеров 5 и 4, а выходы подключены соответсвенно ко второму суммирующему и вычитающему входам сумматора-вычитателя 20, выход сумматора-вычитателя является Δϕp выходом устройства.
Частотно-фазовый компаратор работает следующим образом.
Компаратор имеет два режима работы: режим сравнения частот и режим сравнения фаз. При сближении частот компаратор автоматически переходит от режима сравнения частот к режиму сравнения фаз.
При превышении частоты эталонного сигнала над контролируемым обязательно возникает состояние, при котором в промежутке между поступлением на вход двух импульсов контролируемой частоты на вход подаются два импульса эталонной частоты. Первый импульс эталонной частоты устанавливает инверсный выход фазового RS-триггера 1 в состояние логической «1» (высокий уровень напряжения), подготовив D-триггер 3 к записи в него логической «1» при приходе второго импульса эталонной частоты. Второй импульс устанавливает D-триггер 3 в состояние логической «1». Импульс с выхода D-триггера 3 поступает на вход одновибратора 7, который формирует на выходе импульс (0/2 – ситуация отсутствия импульсов контролируемой частоты между двумя соседними импульсами эталонной частоты) требуемой длительности, обеспечивающей надежную работу частотно-фазового компаратора. Импульс с выхода одновибратора 7 одновременно поступает на R-вход D-триггера 3, устанавливая его в состояние логического «0», на первый вход схемы И 11 и с задержкой τ, равной времени срабатывания схем И, через схему ИЛИ 8 и элемент задержки 9 – на синхровходы блокирующих D-триггера 4 и D-триггера 5.
Если в предшествующий момент времени блокирующий D-триггер 4 находился в состоянии логического «0» (Т=0, ƒэ≥ƒк), то в момент прихода импульса на синхровход блокирующего D-триггера 5 на его D-входе уже будет сформирован сигнал логической «1», т.к. импульс, который поступит с одновибратора 7 через схему И 11, придет на время τ раньше. В результате блокирующий D-триггер 5 перейдет в состояние логической «1», формируя сигнал (Р=1, ƒэ>ƒк) о превышении эталонной частоты над контролируемой. Инверсный выход блокирующего D-триггера 5 при этом блокирует работу схемы И-НЕ 13 и на выходе γ частотно-фазового компаратора устанавливается состояние логической «1». Состояние блокирующего D-триггера 4 при этом остается неизменным, т.к. в момент прихода импульса на его синхровход на D-входе присутствует логический «0».
Если в предшествующий момент времени блокирующий D-триггер 4 был включен (Т=1), то в момент прихода импульса на синхровход блокирующего D-триггера 5 его D-вход будет находиться в состоянии «0», т.к. импульс с одновибратора 7 не пройдет через заблокированный инверсным выходом блокирующего D-триггера 4 логический элемент И 11. В результате на прямом выходе блокирующего D-триггера 5 установится сигнал логического «0» (Р=0), а инверсный выход устанавливается в состояние «1» и тем самым разблокирует работу логического элемента И-НЕ 13. Блокирующий D-триггер 4 при этом переходит в выключенное состояние (Т=0), т.к. в момент прихода импульса на его синхровход на D-входе присутствует сигнал логического «0». Компаратор переходит от режима сравнения частот к режиму сравнения фаз. Поскольку при этом на логические элементы И-НЕ 12 и И-НЕ 13 с инверсных выходов блокирующих D-триггеров 4 и 5 поданы «разрешающие» сигналы логической «1», то на выход компаратора проходит сигнал фазовой ошибки γ=Δϕ с инверсного выхода фазового RS-триггера 1, длительность выходных импульсов которого пропорциональна фазовому сдвигу импульсов сравниваемых частот. С помощью логического элемента И 14 формируется сигнал П, соответствующий режиму фазового сравнения компаратора (-π≤Δϕ<π).
При превышении частоты контролируемого сигнала над эталонным формирование выходного сигнала компаратора γ осуществляется аналогично (вследствие симметрии схемы компаратора), начиная с установки прямого выхода фазового RS-триггера 1 в состояние логической «1».
При переходе компаратора в режим фазового сравнения на выходе логического элемента И 14 появляется сигнал П=1, по которому происходит установка RS-триггера 21 в состояние логической «1» и формирование выходного сигнала Пр компаратора, являющегося индикатором режима фазового сравнения с расширенной в 3 раза линейной зоной формирования сигнала фазовой ошибки. При появлении сигнала Пр=1, открываются цифровые ключи, выполненные на логических элементах И17, И18, разрешая прохождения сигналов Р и Т соответственно на суммирующий и вычитающий входы сумматора-вычитателя 20, на выходе которого появляется сигнал фазовой ошибки Δϕp с расширенной в 3 раза линейной зоной пропускания (-3π≤Δϕp<3π). Прибавление сигнала Р=1 к сигналу Δϕ позволяет расширить линейную зону определения фазовой ошибки до 3π, а вычитание сигнала Т=1 – расширить линейную зону определения фазовой ошибки до минус 3π. Трехкратное расширение линейной зоны определения фазовой ошибки позволяет исключить в режиме синхронизации контура фазовой автоподстройки частоты ситуации повторного выхода компаратора в режимы насыщения, которые могут происходить при больших начальных условиях по ошибке по частоте при входе в режим синхронизации, и в результате повысить быстродействие контура фазовой автоподстройки частоты в переходных режимах работы.
Сброс RS-триггера 21 в состояние логического «0» (Пр=0) и соответственно сужение линейной зоны в 3 раза до исходного состояния происходит в случае повторного формирования сигналов 0/2 или 2/2, что соответствует скачкообразному изменению задающей (эталонной) частоты ƒэ. Определение ситуации повторного прохождения импульсов 2/2 осуществляется с помощью третьего D-триггера 15, на информационный D-вход которого подается сигнал Т (соответствующий первому появлению импульса 2/2), а на тактовый С-вход – сигнал 2/2. Определение ситуации повторного прохождения импульсов 0/2 осуществляется с помощью четвертого D-триггера 16, на информационный D-вход которого подается сигнал Р (соответствующий первому появлению импульса 0/2), а на тактовый С-вход – сигнал 0/2. Сброс третьего и четвертого D-триггеров 15, 16 осуществляется по сигналу П, соответствующему работе компаратора в режиме фазового сравнения. При появлении сигнала логической «1» на выходе третьего или четвертого D-триггеров 15, 16 на R-вход RS-триггера 21 через логический элемент ИЛИ 19 проходит сигнал логической «1», сбрасывая RS-триггера 21 в состояние логического «0», что соответствует окончанию режима работы компаратора в расширенной линейной зоне (Пр=0).
Таким образом, предлагаемое техническое решение позволяет расширить функциональные возможности частотно-фазового компаратора за счет введения в устройство трех логических элементов И, сумматора-вычитателя, двух D-триггеров, логического элемента ИЛИ и RS-триггера. В результате введения данных элементов в схему компаратора дополнительно обеспечивается формирование расширенной в 3 раза линейной зоны определения фазовой ошибки и индикация ее наличия (дополнительные функции компаратора), что позволяет исключить в режиме синхронизации контура фазовой автоподстройки частоты ситуаций повторного выхода компаратора в режимы насыщения, которые могут происходить при больших начальных условиях по ошибке по частоте при входе в режим синхронизации, и в результате повысить быстродействие контура фазовой автоподстройки частоты в переходных режимах работы.

Claims (1)

  1. Частотно-фазовый компаратор, содержащий фазовый триггер, входы которого подключены к клеммам источников контролируемой и эталонной частоты, прямой и инверсный выходы фазового триггера подключены соответственно к информационным D-входам первого и второго D-триггеров, синхровходы которых подключены соответственно к источникам контролируемой и эталонной частоты, выходы первого и второго D-триггеров подключены соответственно к входам первого и второго одновибраторов, при этом выход первого одновибратора подключен к первому входу первого логического элемента И, к первому входу логического элемента ИЛИ, к R-входу первого D-триггера и является 2/2 выходом частотно-фазового компаратора, а выход второго одновибратора является 0/2 выходом частотно-фазового компаратора, подключен к первому входу второго логического элемента И, к второму входу логического элемента ИЛИ, к R-входу второго D-триггера, выход логического элемента ИЛИ через элемент задержки подключен к синхровходам первого и второго блокирующих D-триггеров, информационный D-вход первого блокирующего D-триггера подключен к выходу первого логического элемента И, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, информационный D-вход которого подключен к выходу второго логического элемента И, второй вход которого подключен к инверсному выходу первого блокирующего D-триггера, прямой выход которого является Т выходом частотно-фазового компаратора, Р выходом которого является прямой выход второго блокирующего D-триггера, инверсные выходы фазового триггера и первого блокирующего D-триггера подключены соответственно к первому и второму входам первого логического элемента И-НЕ, выход которого подключен к первому входу второго логического элемента И-НЕ, второй вход которого подключен к инверсному выходу второго блокирующего D-триггера, выход второго логического элемента И-НЕ является γ выходом частотно-фазового компаратора, отличающийся тем, что введены третий, четвертый и пятый логические элементы И, сумматор-вычитатель, третий и четвертый D-триггеры, второй логический элемент ИЛИ и RS-триггер, первый и второй входы третьего логического элемента И подключены соответственно к инверсным выходам первого и второго блокирующих D-триггеров, а выход третьего логического элемента И является П выходом компаратора и подключен к S-входу RS-триггера и к R-входам третьего и четвертого D-триггеров, D-входы которых подключены соответственно к прямым выходам второго и первого блокирующих D-триггеров, а синхровходы подключены соответственно к выходам первого и второго одновибраторов, выходы третьего и четвертого D-триггеров подключены соответственно к первому и второму входам второго логического элемента ИЛИ, выход которого подключен к R-входу RS-триггера, выход которого является Пр выходом устройства, и подключен ко вторым входам четвертого и пятого логических элементов И, первые входы которых подключены соответственно к прямым выходам второго и первого блокирующих D-триггеров, а выходы подключены соответственно ко второму суммирующему и вычитающему входам сумматора-вычитателя, первый суммирующий вход которого подключен к инверсному выходу фазового RS-триггера, выход сумматора-вычитателя является Δϕp выходом устройства.
RU2017120667A 2017-06-13 2017-06-13 Частотно-фазовый компаратор RU2647678C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017120667A RU2647678C1 (ru) 2017-06-13 2017-06-13 Частотно-фазовый компаратор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017120667A RU2647678C1 (ru) 2017-06-13 2017-06-13 Частотно-фазовый компаратор

Publications (1)

Publication Number Publication Date
RU2647678C1 true RU2647678C1 (ru) 2018-03-16

Family

ID=61629395

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017120667A RU2647678C1 (ru) 2017-06-13 2017-06-13 Частотно-фазовый компаратор

Country Status (1)

Country Link
RU (1) RU2647678C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU188376U1 (ru) * 2018-12-27 2019-04-09 Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ) Частотно-фазовый компаратор

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU484621A1 (ru) * 1974-03-04 1975-09-15 Предприятие П/Я В-8589 Частотно-фазовый компаратор
US4804928A (en) * 1987-05-12 1989-02-14 Texas Instruments Incorporated Phase-frequency compare circuit for phase lock loop
RU17666U1 (ru) * 2000-11-08 2001-04-10 Закрытое Акционерное Общество "Время-Ч" Компаратор частотный
US20020051510A1 (en) * 2000-10-19 2002-05-02 Hidemi Noguchi Phase/frequency comparator
US20020135400A1 (en) * 2001-03-20 2002-09-26 Yin-Shang Liu Digital frequency comparator
RU95439U1 (ru) * 2009-12-16 2010-06-27 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Импульсный частотно-фазовый дискриминатор
RU98653U1 (ru) * 2010-05-18 2010-10-20 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Импульсно-фазовый дискриминатор
RU2469461C1 (ru) * 2011-08-17 2012-12-10 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Частотно-фазовый компаратор
RU134375U1 (ru) * 2013-06-25 2013-11-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Омский государственный технический университет" Частотно-фазовый дискриминатор

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU484621A1 (ru) * 1974-03-04 1975-09-15 Предприятие П/Я В-8589 Частотно-фазовый компаратор
US4804928A (en) * 1987-05-12 1989-02-14 Texas Instruments Incorporated Phase-frequency compare circuit for phase lock loop
US20020051510A1 (en) * 2000-10-19 2002-05-02 Hidemi Noguchi Phase/frequency comparator
RU17666U1 (ru) * 2000-11-08 2001-04-10 Закрытое Акционерное Общество "Время-Ч" Компаратор частотный
US20020135400A1 (en) * 2001-03-20 2002-09-26 Yin-Shang Liu Digital frequency comparator
RU95439U1 (ru) * 2009-12-16 2010-06-27 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Импульсный частотно-фазовый дискриминатор
RU98653U1 (ru) * 2010-05-18 2010-10-20 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Импульсно-фазовый дискриминатор
RU2469461C1 (ru) * 2011-08-17 2012-12-10 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Частотно-фазовый компаратор
RU134375U1 (ru) * 2013-06-25 2013-11-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Омский государственный технический университет" Частотно-фазовый дискриминатор

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU188376U1 (ru) * 2018-12-27 2019-04-09 Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ) Частотно-фазовый компаратор

Similar Documents

Publication Publication Date Title
EP2944022B1 (en) Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator
TWI442704B (zh) 用以在一特定時間間隔過程中計數輸入脈衝之裝置
KR102224031B1 (ko) 회로 지연 감시장치 및 방법
JP2018528675A5 (ru)
KR102001692B1 (ko) 멀티 채널 지연 고정 루프
RU2647678C1 (ru) Частотно-фазовый компаратор
US20130009679A1 (en) Bang-bang phase detector with hysteresis
TW201618471A (zh) 相位偵測器及相關的相位偵測方法
US7659786B2 (en) Ring oscillator
WO2016150182A1 (zh) 一种锁相环中的时间数字转换器
TWI768384B (zh) 用於產生脈衝輸出的電路及方法
US9366709B2 (en) Circuit and method for delay difference measurement
TWI517584B (zh) 取樣電路及主從正反器
RU2469461C1 (ru) Частотно-фазовый компаратор
RU188376U1 (ru) Частотно-фазовый компаратор
JP2013197692A (ja) Ｐｌｌクロック発生回路
KR102617240B1 (ko) 반도체 장치
CN108318809B (zh) 频率抖动的内建自我测试电路
RU153774U1 (ru) Частотно-фазовый дискриминатор
Perko et al. A programmable delay line
US10158351B1 (en) Skew control apparatus and algorithm using a low pass filter
KR102049093B1 (ko) 플립플롭 내부의 클록의 변화를 사용한 타이밍에러에 강건한 회로
RU172158U1 (ru) Импульсный частотно-фазовый дискриминатор
SU661769A1 (ru) Частотно-фазовый детектор
SU1702539A1 (ru) Импульсный частотно-фазовый детектор