RU2695986C1 - Частотно-фазовый дискриминатор - Google Patents

Частотно-фазовый дискриминатор Download PDF

Info

Publication number
RU2695986C1
RU2695986C1 RU2018141730A RU2018141730A RU2695986C1 RU 2695986 C1 RU2695986 C1 RU 2695986C1 RU 2018141730 A RU2018141730 A RU 2018141730A RU 2018141730 A RU2018141730 A RU 2018141730A RU 2695986 C1 RU2695986 C1 RU 2695986C1
Authority
RU
Russia
Prior art keywords
input
frequency
output
phase
inputs
Prior art date
Application number
RU2018141730A
Other languages
English (en)
Inventor
Алексей Владимирович Бубнов
Алина Наилевна Четверик
Александр Николаевич Чудинов
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" (ОмГТУ)
Priority to RU2018141730A priority Critical patent/RU2695986C1/ru
Application granted granted Critical
Publication of RU2695986C1 publication Critical patent/RU2695986C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D1/00—Demodulation of amplitude-modulated oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относится к области автоматики и вычислительной технике. Технический результат заключается в расширении диапазона измерения частотного рассогласования. Частотно-фазовый дискриминатор содержит второй блок фазового сравнения, первый и второй выходы которого соединены с первым и вторым входами дешифратора, первый вход объединен с первым входом первого блока фазового сравнения и является первым входом частотно-фазового дискриминатора, а второй вход объединен с вторым входом первого цифрового ключа, с тактовыми входами третьего триггера и счетчика импульсов и подключен к выходу второго делителя частоты, информационный вход которого подключен к второму выходу вычислительного устройства, а вход объединен с входом первого делителя частоты и подключен к выходу генератора высокой частоты, выход первого делителя частоты подключен к второму входу первого блока фазового сравнения и к тактовым входам первого и второго триггеров, информационный вход первого делителя частоты объединен с вторым информационным входом вычислительного устройства и является вторым входом частотно-фазового дискриминатора. Изобретение относится к области автоматики и вычислительной техники и может быть использовано в системах фазовой синхронизации и системах прецизионного синхронно-синфазного электропривода. 2 табл., 1 ил.

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.
Известен частотно-фазовый дискриминатор (Патент RU №2428785, МПК H03D 13/00, опубл. 10.09.2011г.), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.
Недостатком такого устройства являются узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот и угловой ошибки электропривода, так и ошибки по угловой скорости в режимах насыщения дискриминатора.
Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый дискриминатор (Патент RU 134375 опубл. 10.11.2013г.), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, первый вход логического элемента ИЛИ соединен с выходом первого цифрового ключа, второй вход элемента ИЛИ соединен с выходом второго цифрового ключа, тактовый вход третьего счетчика импульсов соединен со вторым входом блока фазового сравнения и входом преобразователя "частота - код", вход сброса третьего счетчика импульсов соединен с выходом элемента ИЛИ и тактовым входом регистра, выходы третьего счетчика импульсов подключены к информационному входу регистра, выходы регистра подключены к первым входам вычислительного устройства, выходы преобразователя "частота-код" подключены ко вторым входам вычислительного устройства, а выход вычислительного устройства является третьим выходом частотно-фазового дискриминатора.
Недостатком данного устройства является невысокая точность определения частотного рассогласования и узкий диапазон работы.
Техническим результатом изобретения является расширение диапазона измерения частотного рассогласования сравниваемых сигналов.
Данный технический результат достигается тем, что в известный частотно-фазовый дискриминатор, содержащий первый блок фазового сравнения, первый вход которого является первым входом частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами первого блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, кроме того, первый выход дешифратора подключен к информационному входу третьего триггера, выход которого подключен к первому входу первого цифрового ключа, выход которого подключен к первому входу логического элемента ИЛИ, второй вход которого соединен с выходом второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу первого блока фазового сравнения, выход логического элемента ИЛИ соединен с входом сброса счетчика импульсов и с тактовым входом регистра, информационный вход которого подключен к выходу счетчика импульсов, а выход подключен к первому входу вычислительного устройства, первый выход которого является вторым выходом частотно-фазового дискриминатора согласно заявляемому техническому решению, введены второй блок фазового сравнения, первый и второй выходы которого соединены с первым и вторым входами дешифратора, первый вход объединен с первым входом первого блока фазового сравнения и является первым входом частотно-фазового дискриминатора, а второй вход объединен с вторым входом первого цифрового ключа, с тактовыми входами третьего триггера и счетчика импульсов и подключен к выходу второго делителя частоты, информационный вход которого подключен к второму выходу вычислительного устройства, а вход объединен с входом первого делителя частоты и подключен к выходу генератора высокой частоты, выход первого делителя частоты подключен к второму входу первого блока фазового сравнения и к тактовым входам первого и второго триггеров, информационный вход первого делителя частоты объединен с вторым информационным входом вычислительного устройства является вторым входом частотно-фазового дискриминатора.
Сущность технического решения пояснена на чертеже, где на фиг. приведена функциональная электрическая схема предлагаемого устройства.
Частотно-фазовый дискриминатор содержит первый блок фазового сравнения 1, блок логической блокировки 2, блокирующие триггеры 3 и 4, логическое устройство 5, делители частоты 6 и 7, дешифратор 8, триггер 9, цифровые ключи 10 и 11, логический элемент ИЛИ 12, счетчик импульсов 13, регистр 14, генератор высокой частоты 15, вычислительное устройство 16, второй блок фазового сравнения 17.
Первый вход первого блока фазового сравнения 1 объединенный с первым входом второго блока фазового сравнения 17 является первым входом частотно-фазового дискриминатора и соединен со вторым входом второго цифрового ключа 11. Второй вход первого блока фазового сравнения 1 соединен с тактовыми входами первого 3 и второго 4 блокирующих триггеров и подключен к выходу первого делителя частоты 6. Первый выход первого блока фазового сравнения 1 подключен ко второму входу блока логической блокировки 2 и к первому входу логического устройства 5. Второй выход первого блока фазового сравнения 1 подключен к четвертому входу блока логической блокировки 2 и ко второму входу логического устройства 5. Первый вход блока логической блокировки 2 соединен с третьим входом логического устройства 5 и выходом первого триггера 3. Третий вход блока логической блокировки 2 соединен с четвертым входом логического устройства 5 и выходом второго триггера 4. Выход блока логической блокировки 2 является первым выходом частотно-фазового дискриминатора. Первый вход первого триггера 3 соединен с первым выходом логического устройства 5, а первый вход второго триггера 4 соединен со вторым выходом логического устройства 5. Первый выход дешифратора 8 подключен к информационному входу третьего триггера 9, а третий выход подключен к первому входу второго цифрового ключа 11. Выход третьего триггера 9 подключен к первому входу первого цифрового ключа 10. Первый вход логического элемента ИЛИ 12 соединен с выходом первого цифрового ключа 10, второй вход элемента ИЛИ 12 соединен с выходом второго цифрового ключа 11. Тактовые входы счетчика импульсов 13 и третьего триггера 9 соединены со вторым входом первого цифрового ключа 10 и со вторым входом второго блока фазового сравнения 17 и подключены к выходу второго делителя частоты 7. Первый и второй выходы второго блока фазового сравнения 17 соединены соответственно с первым и вторым входами дешифратора 8. Вход сброса третьего счетчика импульсов 13 соединен с выходом элемента ИЛИ 12 и тактовым входом регистра 14. Выход счетчика импульсов 13 подключен к информационному входу регистра 14. Выход регистра 14 подключен к первому информационному входу вычислительного устройства 16. Первый выход вычислительного устройства 16 является вторым выходом частотно-фазового дискриминатора. Второй выход вычислительного устройства 16 подключен к информационному входу второго делителя частоты 7. Входы делителей частоты 6 и 7 объединены и подключены к выходу генератора высокой частоты 15. Второй информационный вход вычислительного устройства 16 объединен с информационным входом первого делителя частоты 6 и является вторым входом частотно-фазового дискриминатора.
Частотно-фазовый дискриминатор работает следующим образом.
Импульсы
Figure 00000001
 с генератора высокой частоты 15 поступают на делители частоты 6 и 7. Со второго входа частотно-фазового дискриминатора поступает информация о требуемой опорной частоте
Figure 00000002
 на входы делителя частоты 6 и вычислительного устройства 16. С делителя частоты 6 и с первого входа частотно-фазового дискриминатора на вход блока фазового сравнения 1 поступают импульсные сигналы, которые необходимо сравнить по фазе и частоте. Блока фазового сравнения 1, осуществляет подсчет числа импульсов частоты
Figure 00000003
 между двумя импульсами частоты
Figure 00000002
 от начального значения 00 с насыщением в состоянии 10. При приходе импульса частоты
Figure 00000002
 при любом предыдущем состоянии выходов блока фазового сравнения 1 появляются низкие уровни сигналов (логические 0) на первом
Figure 00000004
 и на втором Н его выходах. При последующем приходе импульса частоты
Figure 00000003
 на первом выходе блока фазового сравнения 1 появляется высокий уровень сигнала
Figure 00000004
. При приходе еще одного импульса частоты
Figure 00000003
 на втором выходе блока фазового сравнения 1 появляется высокий уровень сигнала Н.
Блокирующие триггеры 3 и 4 служат для формирования сигналов индикации режимов работы частотно-фазового дискриминатора. Эти сигналы используются для работы логического устройства 5 и блокировки выходного сигнала блока фазового сравнения 1 с помощью блока логической блокировки 2. При этом высокий уровень сигнала П на выходе блокирующего триггера 3 соответствует режиму фазового сравнения частотно-фазового дискриминатора при
Figure 00000005
, высокий уровень сигнала Т на выходе блокирующего триггера 4 - режиму насыщения при
Figure 00000003
>
Figure 00000002
, а низкие уровни сигналов П и Т - режиму насыщения при
Figure 00000003
<
Figure 00000002
. В момент прихода импульса частоты
Figure 00000002
 в блокирующие триггеры 3 и 4 записывается информация о текущем режиме работы частотно-фазового дискриминатора, формируемая на выходах логического устройства 5 в зависимости от текущих значений выходных сигналов блока фазового сравнения 1 и блокирующих триггеров 3 и 4.
Блок логической блокировки 2 служит для формирования выходного сигнала в соответствии с логической функцией
Figure 00000006
, где
Figure 00000004
 - выходной сигнал с первого выхода блока фазового сравнения 1; H - выходной сигнал со второго выхода блока фазового сравнения 1, соответствующий приходу двух или более импульсов контролируемой частоты
Figure 00000003
 между двумя соседними импульсами опорной частоты
Figure 00000002
; П - выходной сигнал блокирующего триггера 3; Т - выходной сигнал блокирующего триггера 4.
Режиму фазового сравнения частотно-фазового дискриминатора соответствует наличие низких уровней сигналов H и Т и высокого уровня сигнала П, который с выхода блокирующего триггера 3 проходит на блок логической блокировки 2, разрешая прохождение сигнала
Figure 00000004
 с выхода блока фазового сравнения 1 на выход устройства. В режиме фазового сравнения сигнал
Figure 00000004
 представляет собой последовательность импульсов, период следования которых равен периоду опорной частоты
Figure 00000002
, а длительность пропорциональна величине фазового рассогласования импульсов сравниваемых частот
Figure 00000002
 и
Figure 00000003
.
В режимах насыщения частотно-фазового дискриминатора на первый вход блока логической блокировки 2 поступает низкоуровневый сигнал П с выхода блокирующего триггера 3. В этом случае на выходе блока логической блокировки 2 появляется высокий уровень сигнала γ в режиме насыщения при
Figure 00000007
 или низкий уровень сигнала γ в режиме насыщения при
Figure 00000003
>
Figure 00000002
.
Логическое устройство 5 в зависимости от состояния выходов блока фазового сравнения 1 и блокирующих триггеров 3 и 4 формирует сигналы текущего режима работы, поступающие на информационные входы этих триггеров и записываемые в них в момент прихода импульса частоты
Figure 00000002
. Работа логического устройства 5 поясняется с помощью таблицы 1.
Таблица 1
Режим работы Логические сигналы
Т П Н
Figure 00000004
 		D4 D3
режим насыщения
при
Figure 00000008
 		0 0 0 0
0 0 0 1
0 0 1 0		 0 0
0 0
0 1
режим фазового сравнения
при
Figure 00000005
 		0 1 0 0
0 1 0 1
0 1 1 0		 0 0
0 1
1 0
режим насыщения
при
Figure 00000009
 		1 0 0 0
1 0 0 1
1 0 1 0		 0 1
1 0
1 0
Дешифратор 8 предназначен для выделения состояний второго блока фазового сравнения 17, соответствующих приходу 0 или 2 и более импульсов частоты
Figure 00000003
 между двумя соседними импульсами подстроечной частоты
Figure 00000010
. Работа дешифратора 8 поясняется таблицей 2.
Таблица 2
x2(Н) x1(
Figure 00000004
)		 y4 y3 y2 y1
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
Второй y2 и четвертый y4 выходы дешифратора 8 в работе частотно-фазового дискриминатора не используются.
При приходе импульса частоты
Figure 00000011
 на выходе второго блока фазового сравнения 17 формируется код 00 (соответствующий низким уровням сигналов
Figure 00000004
 и Н), поступающий на входы x1 и x2 дешифратора 8. В результате на первом выходе дешифратора 8 появляется сигнал логической 1, поступающий на информационный вход D D-триггера 9. Если в этот момент повторно приходит импульс частоты
Figure 00000012
, то в D-триггер 9 записывается логическая 1, несущая информацию о том, что между двумя соседними импульсами частоты
Figure 00000013
 не прошло ни одного импульса частоты
Figure 00000003
.
Если после прихода на второй вход блока фазового сравнения 17 импульса частоты
Figure 00000014
 на первый его вход пришли два или более импульсов частоты
Figure 00000003
, то на его выходе формируется код 10 (соответствующий низкому уровню сигнала
Figure 00000004
 и высокому уровню сигнала Н), поступающий на входы x1 и x2 дешифратора 8. В результате на третьем выходе дешифратора 8 появляется сигнал логической 1, несущий информацию о том, что между двумя соседними импульсами частоты
Figure 00000015
 прошло два или более импульсов частоты
Figure 00000003
.
Выходной сигнал D-триггера 9 и сигнал с третьего выхода дешифратора 8 используются для управления цифровыми ключами 10 и 11 соответственно, выполненными на основе двухвходовых элементов И. На информационные входы цифровых ключей 10 и 11 поступают импульсы частот
Figure 00000016
 и
Figure 00000003
 соответственно, которые при высоком уровне управляющего сигнала проходят на выходы цифровых ключей 10 и 11.
Логический элемент ИЛИ 12 осуществляет функцию логического сложения двух логических сигналов.
Счетчик импульсов 13 предназначен для подсчета количества импульсов подстроечной частоты между двумя ситуациями прохождения двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.
Регистр 14 предназначен для запоминания подсчитанного счетчиком 13 количества импульсов N подстроечной частоты в момент прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой.
Вычислительное устройство 16, в зависимости от параметров электропривода, импульсного датчика частоты, количества N подсчитанных счетчиком 13 импульсов подстроечной частоты, от коэффициентов деления первого и второго делителей частоты и от частоты высокочастотного генератора осуществляет вычисление текущего значения рассогласования угловой скорости ∆ω сравниваемых сигналов
Figure 00000017
 и
Figure 00000018
 по формуле.
Частотно-фазовый дискриминатор широко используется в системах управления электроприводами с импульсными датчиками угловой скорости, то рассмотрим в качестве выходного параметра не рассогласование сравниваемых частотных сигналов Δ
Figure 00000019
, а пропорциональную Δ
Figure 00000019
 величину - рассогласование по угловой скорости ∆ω.
Figure 00000020
,
где φ0 – угловое расстояние между двумя соседними метками импульсного датчика частоты электропривода.
На основе данной частоты определяется значение ошибки по угловой скорости ∆ω', которое в дальнейшем пересчитывается на реальное значение ошибки по угловой скорости путем добавления разности ΔωП между заданной угловой скоростью ωЗ и угловой скоростью, соответствующей дополнительной подстраиваемой частоте fп:
Figure 00000021
,
Figure 00000022
,
Figure 00000023
,
Figure 00000024
,
где ɛm – максимальное угловое ускорение электропривода, ωз – заданная угловая скорость электропривода, ωп – подстроечная угловая скорость, Nоп – коэффициент деления первого делителя частоты (определяет заданную угловую скорость), Nп – коэффициент деления второго делителя частоты (определяет подстроечную угловую скорость). Данный метод определения ошибки по угловой скорости позволяет получать более точные значения при больших отклонениях текущей угловой скорости от заданной. Первое слагаемое в выражении (5), соответствующее ∆ω', дает большую точность измерения по сравнению с выражением (3), т.к. при выборе fп ≈ fос происходит значительное увеличение N и снижение погрешности (1/N) его измерения. Второе слагаемое в выражении (5), соответствующее ΔωП, может быть рассчитано с высокой точностью, т.к. входящие в его состав аргументы характеризуются высокой точностью.
В отличие от реализованного в устройстве частотно-фазового дискриминатора, описанного в патенте RU 134375 от 10.11.2013, где непосредственно сравнивались частоты
Figure 00000017
 и
Figure 00000018
, что приводило к значительным погрешностям вычисления Δ
Figure 00000019
 при больших рассогласованиях сравниваемых частот, в предлагаемом устройстве частотный сигнал
Figure 00000018
 сравнивается с дополнительно формируемым сигналом с подстроечной частоты
Figure 00000016
. Подстроечная частота определяется вычислительным устройством 16 по условию ограничения величины погрешности измерения рассогласования частот.
В вычислительном устройстве 16 сначала вычисляется текущее значения частотного рассогласования Δ
Figure 00000025
 сигналов
Figure 00000026
 и
Figure 00000018
 после чего с полученным значением суммируется разница между подстроечной частотой
Figure 00000026
 и опорной частотой
Figure 00000017
 .
Частотно-фазовый дискриминатор может находиться в трех основных режимах работы: насыщения при
Figure 00000008
, фазового сравнения при
Figure 00000005
 и насыщения при
Figure 00000009
. Переход из режима в режим синхронизирован по импульсам опорной частоты
Figure 00000002
. В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты
Figure 00000003
 между двумя импульсами опорной частоты
Figure 00000002
.
При приходе двух подряд импульсов частоты
Figure 00000003
 между двумя соседними импульсами частоты
Figure 00000002
 происходят следующие изменения в работе частотно-фазового дискриминатора:
а) из режима насыщения при
Figure 00000007
 происходит переход в режим фазового сравнения при
Figure 00000005
;
б) из режима фазового сравнения происходит переход в режим насыщения при
Figure 00000027
;
в) режим насыщения при
Figure 00000027
сохраняется.
При отсутствии импульсов частоты
Figure 00000003
 между двумя соседними импульсами частоты
Figure 00000002
 изменение режима работы происходит в обратном порядке.
В результате в частотно-фазовом дискриминаторе достигается расширение диапазона измерения величины частотного рассогласования сравниваемых частот.
Таким образом, предлагаемое техническое решение позволяет расширить диапазон измерения величины частотного рассогласования сравниваемых сигналов в частотно-фазовом дискриминаторе, за счет введения в него дополнительного блока фазового рассогласования, генератора высокой частоты и двух делителей частоты.

Claims (1)

  1. Частотно-фазовый дискриминатор, содержащий первый блок фазового сравнения, первый вход которого является первым входом частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами первого блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, кроме того, первый выход дешифратора подключен к информационному входу третьего триггера, выход которого подключен к первому входу первого цифрового ключа, выход которого подключен к первому входу логического элемента ИЛИ, второй вход которого соединен с выходом второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу первого блока фазового сравнения, выход логического элемента ИЛИ соединен с входом сброса счетчика импульсов и с тактовым входом регистра, информационный вход которого подключен к выходу счетчика импульсов, а выход подключен к первому входу вычислительного устройства, первый выход которого является вторым выходом частотно-фазового дискриминатора, отличающийся тем, что в него введены второй блок фазового сравнения, первый и второй выходы которого соединены с первым и вторым входами дешифратора, первый вход объединен с первым входом первого блока фазового сравнения и является первым входом частотно-фазового дискриминатора, а второй вход объединен с вторым входом первого цифрового ключа, с тактовыми входами третьего триггера и счетчика импульсов и подключен к выходу второго делителя частоты, информационный вход которого подключен к второму выходу вычислительного устройства, а вход объединен с входом первого делителя частоты и подключен к выходу генератора высокой частоты, выход первого делителя частоты подключен к второму входу первого блока фазового сравнения и к тактовым входам первого и второго триггеров, информационный вход первого делителя частоты объединен с вторым информационным входом вычислительного устройства и является вторым входом частотно-фазового дискриминатора.
RU2018141730A 2018-11-27 2018-11-27 Частотно-фазовый дискриминатор RU2695986C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018141730A RU2695986C1 (ru) 2018-11-27 2018-11-27 Частотно-фазовый дискриминатор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018141730A RU2695986C1 (ru) 2018-11-27 2018-11-27 Частотно-фазовый дискриминатор

Publications (1)

Publication Number Publication Date
RU2695986C1 true RU2695986C1 (ru) 2019-07-29

Family

ID=67586883

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018141730A RU2695986C1 (ru) 2018-11-27 2018-11-27 Частотно-фазовый дискриминатор

Country Status (1)

Country Link
RU (1) RU2695986C1 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1589373A1 (ru) * 1988-05-23 1990-08-30 Омский политехнический институт Частотно-фазовый дискриминатор
US6567482B1 (en) * 1999-03-05 2003-05-20 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for efficient synchronization in spread spectrum communications
RU95439U1 (ru) * 2009-12-16 2010-06-27 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Импульсный частотно-фазовый дискриминатор
RU134375U1 (ru) * 2013-06-25 2013-11-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Омский государственный технический университет" Частотно-фазовый дискриминатор

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1589373A1 (ru) * 1988-05-23 1990-08-30 Омский политехнический институт Частотно-фазовый дискриминатор
US6567482B1 (en) * 1999-03-05 2003-05-20 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for efficient synchronization in spread spectrum communications
RU95439U1 (ru) * 2009-12-16 2010-06-27 Государственное Образовательное Учреждение Высшего Профессионального Образования "Омский Государственный Технический Университет" Импульсный частотно-фазовый дискриминатор
RU134375U1 (ru) * 2013-06-25 2013-11-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Омский государственный технический университет" Частотно-фазовый дискриминатор

Similar Documents

Publication Publication Date Title
RU2695986C1 (ru) Частотно-фазовый дискриминатор
HU218125B (hu) Eljárás és digitális fázisdetektor fáziseltérés meghatározására
RU134375U1 (ru) Частотно-фазовый дискриминатор
RU2225012C2 (ru) Фазометр с гетеродинным преобразованием частоты
SU790303A1 (ru) Двухканальный коммутатор гармонических сигналов
RU148375U1 (ru) Частотно-фазовый дискриминатор
SU375670A1 (ru) Цифровой фазовый дискриминатор
SU1709234A1 (ru) Цифровой фазометр
SU1506276A1 (ru) Устройство дл измерени суммарного расхода жидкостей и газов
SU868326A1 (ru) Датчик перемещений
SU989487A1 (ru) Цифровой фазометр
SU711535A1 (ru) Измеритель временных интервалов с автоматической стабилизацией порога и коэффициента преобразовани
JP2556258B2 (ja) Ｐｌｌ回路のドリフト警報装置
SU577527A1 (ru) Устройство дл умножени частот
RU2194997C1 (ru) Прецизионный частотно-импульсный измеритель
SU788026A1 (ru) Цифровой фазометр дл измерени среднего значени сдвига фаз
SU766024A1 (ru) След щий измеритель частоты
RU2030757C1 (ru) Устройство измерения временных интервалов в условиях помех
SU961118A2 (ru) Цифровой двухфазный генератор синусоидальных сигналов
SU989491A1 (ru) Цифровой след щий фазометр
SU892344A1 (ru) Фазометр
SU658569A1 (ru) Устройство дл измерени параметров гармонических сигналов
SU918884A1 (ru) Цифровой фазометр-частотомер
SU1651364A1 (ru) Устройство преобразовани сигнала с датчика
SU860336A1 (ru) Устройство дл измерени частости искажени блоков информации различной длины