JP2690210B2 - エレベータの速度検出装置 - Google Patents
エレベータの速度検出装置Info
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- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
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- B66B1/24—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration
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- G—PHYSICS
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- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
- G01P3/42—Devices characterised by the use of electric or magnetic means
- G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
- G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
- G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
- G01P3/489—Digital circuits therefor
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- G01P13/02—Indicating direction only, e.g. by weather vane
- G01P13/04—Indicating positive or negative direction of a linear movement or clockwise or anti-clockwise direction of a rotational movement
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Description
【０００１】
【産業上の利用分野】この発明は、エレベータの速度検
出装置に関するものである。
出装置に関するものである。
【０００２】
【従来の技術】図３は従来のエレベータの速度検出装置
を示す構成図である。図３において、１はエレベータ制
御装置であり、その内部には、ＣＰＵ２、ＲＯＭ３、Ｒ
ＡＭ４、外部信号入出口のためのインタフェース回路５
及び速度検出回路６が設けられている。７はモータ、８
はエレベータかご、９はカウンタウエイト、１０はモー
タ７の回転に応じて９０゜位相のずれたＡ，Ｂ２相の各
パルスを出力するパルス発生器である。図４は速度検出
回路６の詳細回路図である。図４において、１０ａ，１
０ｂは夫々Ａ相，Ｂ相のパルス、１１はＡ相のパルス１
０ａの立上りをカウントするアップ／ダウンカウンタ、
１２はＡ相，Ｂ相の各パルス１０ａ，１０ｂによりエレ
ベータの走行方向を検出する方向弁別回路、１３は外部
からのクロックをカウントする時間測定用のタイマカウ
ンタ、１４，１５はタイマカウンタ１３の出力側に設け
られたラッチ回路、１６，１７は夫々アップ／ダウンカ
ウンタ１１，ラッチ回路１５の出力側に設けられたゲー
ト回路、１８はＣＰＵ２のデータバスである。
を示す構成図である。図３において、１はエレベータ制
御装置であり、その内部には、ＣＰＵ２、ＲＯＭ３、Ｒ
ＡＭ４、外部信号入出口のためのインタフェース回路５
及び速度検出回路６が設けられている。７はモータ、８
はエレベータかご、９はカウンタウエイト、１０はモー
タ７の回転に応じて９０゜位相のずれたＡ，Ｂ２相の各
パルスを出力するパルス発生器である。図４は速度検出
回路６の詳細回路図である。図４において、１０ａ，１
０ｂは夫々Ａ相，Ｂ相のパルス、１１はＡ相のパルス１
０ａの立上りをカウントするアップ／ダウンカウンタ、
１２はＡ相，Ｂ相の各パルス１０ａ，１０ｂによりエレ
ベータの走行方向を検出する方向弁別回路、１３は外部
からのクロックをカウントする時間測定用のタイマカウ
ンタ、１４，１５はタイマカウンタ１３の出力側に設け
られたラッチ回路、１６，１７は夫々アップ／ダウンカ
ウンタ１１，ラッチ回路１５の出力側に設けられたゲー
ト回路、１８はＣＰＵ２のデータバスである。
【０００３】次に図３，図４の動作について図５，図６
を参照しながら説明する。エレベータかご８が走行開
始、すなわちモータ７が動き出すと、その回転に応じて
パルス発生器１０から９０゜位相のずれたＡ，Ｂ２相の
各パルス１０ａ，１０ｂが出力される。これ等の各パル
スは、エレベータ制御装置１内の速度検出回路６に入力
される。ＣＰＵ２は所定のプログラムにより、この速度
検出回路６よりデータを取込み、エレベータかご８の走
行速度を算出する。速度検出回路６に入力された２相の
パルス１０ａ，１０ｂは、まず、方向弁別回路１２に入
力され、ここで、エレベータの走行方向が検出され、そ
の出力側に走行方向信号（ＵＰ／ＤＯＷＮ）１２ａが出
力される。この走行方向信号とＡ相のパルス１０ａの立
上りにより、位置検出用のアップ／ダウンカウンタ１１
が動作する。タイマカウンタ１３は所定のクロックＣＬ
Ｋにより、常時カウントアップしており、この値もＡ相
のパルス１０ａの立上り毎にラッチ回路１４にラッチさ
れる。１例として、この動作をタイミング的に表したも
のが図５である。Ａ相，Ｂ相の各パルスはモータ７の回
転に応じてパルス発生器１０より出力されるものであ
り、１パルス当りのエレベータかご８の移動量Ｌが定義
される。アップ／ダウンカウンタ１１は、Ａ相のパルス
１０ａの立上りａ，ｂ，ｃの各点でカウントアップ又は
カウントダウンされる。仮にアップ方向でａ点でのカウ
ント値をｍとすると、ｂ，ｃの点でのカウント値は、そ
れぞれｍ＋１，ｍ＋２となる。タイマカウンタ１３も同
じタイミングａ，ｂ，ｃ点で、ラッチ回路１４にラッチ
され、その時のカウント値はそれぞれｘ，ｙ，ｚであっ
たとする。
を参照しながら説明する。エレベータかご８が走行開
始、すなわちモータ７が動き出すと、その回転に応じて
パルス発生器１０から９０゜位相のずれたＡ，Ｂ２相の
各パルス１０ａ，１０ｂが出力される。これ等の各パル
スは、エレベータ制御装置１内の速度検出回路６に入力
される。ＣＰＵ２は所定のプログラムにより、この速度
検出回路６よりデータを取込み、エレベータかご８の走
行速度を算出する。速度検出回路６に入力された２相の
パルス１０ａ，１０ｂは、まず、方向弁別回路１２に入
力され、ここで、エレベータの走行方向が検出され、そ
の出力側に走行方向信号（ＵＰ／ＤＯＷＮ）１２ａが出
力される。この走行方向信号とＡ相のパルス１０ａの立
上りにより、位置検出用のアップ／ダウンカウンタ１１
が動作する。タイマカウンタ１３は所定のクロックＣＬ
Ｋにより、常時カウントアップしており、この値もＡ相
のパルス１０ａの立上り毎にラッチ回路１４にラッチさ
れる。１例として、この動作をタイミング的に表したも
のが図５である。Ａ相，Ｂ相の各パルスはモータ７の回
転に応じてパルス発生器１０より出力されるものであ
り、１パルス当りのエレベータかご８の移動量Ｌが定義
される。アップ／ダウンカウンタ１１は、Ａ相のパルス
１０ａの立上りａ，ｂ，ｃの各点でカウントアップ又は
カウントダウンされる。仮にアップ方向でａ点でのカウ
ント値をｍとすると、ｂ，ｃの点でのカウント値は、そ
れぞれｍ＋１，ｍ＋２となる。タイマカウンタ１３も同
じタイミングａ，ｂ，ｃ点で、ラッチ回路１４にラッチ
され、その時のカウント値はそれぞれｘ，ｙ，ｚであっ
たとする。
【０００４】ここで、ＣＰＵ２の速度算出処理について
述べる。ＣＰＵ２は、通常所定の演算サイクルで処理を
実行する。従って、先に述べたアップ／ダウンカウンタ
１１のカウント値、及びタイマカウンタ１３のカウント
値をリードするサイクルを図５中ｄ−ｅとするとこの期
間は、ほぼ一定である。図５に示すようにｄ，ｅの点で
ＣＰＵ２がデータをリードしにいくとすると、ｄの点で
のアップ／ダウンカウンタ１１のカウント値はｍ、ｅの
点でのカウント値は、ｍ＋２となる。従って、この間の
エレベータかご８の移動量Ｘは、次式で表わされる。
述べる。ＣＰＵ２は、通常所定の演算サイクルで処理を
実行する。従って、先に述べたアップ／ダウンカウンタ
１１のカウント値、及びタイマカウンタ１３のカウント
値をリードするサイクルを図５中ｄ−ｅとするとこの期
間は、ほぼ一定である。図５に示すようにｄ，ｅの点で
ＣＰＵ２がデータをリードしにいくとすると、ｄの点で
のアップ／ダウンカウンタ１１のカウント値はｍ、ｅの
点でのカウント値は、ｍ＋２となる。従って、この間の
エレベータかご８の移動量Ｘは、次式で表わされる。
【０００５】 Ｘ＝｛（ｍ＋２）−ｍ｝×Ｌ＝２Ｌ ・・・（１）
【０００６】又、この移動量Ｘに対する経過時間Ｔは、
【０００７】 Ｔ＝（ｚ−ｘ）ｔ ・・・（２）
【０００８】で表わされる。ただし、ｔはクロックＣＬ
Ｋの周期である。従って、この時のエレベータかご８の
速度すなわちエレベータの速度Ｖは
Ｋの周期である。従って、この時のエレベータかご８の
速度すなわちエレベータの速度Ｖは
【０００９】 Ｖ＝２Ｌ／｛（ｚ−ｘ）ｔ｝ ・・・（３）
【００１０】となる。これよりも速度が上昇した場合に
は、図５の図間ｄ−ｅの間のＡ相のパルス１０ａが増加
する訳であるが、同様な処理により速度を算出すること
ができる。尚、タイマカウンタ１３のカウント値は、ア
ップ／ダウンカウンタ１１のデータをリードする（ＲＤ
ＯＬ時）タイミングで、ラッチするが、これはリード時
点でのタイマカウンタ１３のカウント値を保持するため
である。従って例えば、図５のｄ点でリードした場合に
は、アップ／ダウンカウンタ１１のカウント値ｍに対し
て確実にタイマカウンタ１３のカウント値ｘを読むこと
ができる。
は、図５の図間ｄ−ｅの間のＡ相のパルス１０ａが増加
する訳であるが、同様な処理により速度を算出すること
ができる。尚、タイマカウンタ１３のカウント値は、ア
ップ／ダウンカウンタ１１のデータをリードする（ＲＤ
ＯＬ時）タイミングで、ラッチするが、これはリード時
点でのタイマカウンタ１３のカウント値を保持するため
である。従って例えば、図５のｄ点でリードした場合に
は、アップ／ダウンカウンタ１１のカウント値ｍに対し
て確実にタイマカウンタ１３のカウント値ｘを読むこと
ができる。
【００１１】
【発明が解決しようとする課題】従来のエレベータの速
度検出装置は上記のように構成されているので、エレベ
ータの速度が低くなってくると、所定のＣＰＵデータリ
ードサイクル区間内のＡ相のパルス立上り点が徐々に少
なくなり、最終的には変化点がなくなる状態が発生す
る。このような低速度領域においては、例えば図６
（ａ）のようにＣＰＵデータリード直後に、Ａ相のパル
スの立上りが発生すると、データリードサイクル時間分
その検出が遅れることになる。又、図６（ｂ）に示すよ
うに、Ａ相のパルスの立上りが１回もない場合には、そ
のデータリードサイクル中は、全く変化がないことにな
り、この期間中は、正確な速度変化を検出することがで
きないという問題点があった。
度検出装置は上記のように構成されているので、エレベ
ータの速度が低くなってくると、所定のＣＰＵデータリ
ードサイクル区間内のＡ相のパルス立上り点が徐々に少
なくなり、最終的には変化点がなくなる状態が発生す
る。このような低速度領域においては、例えば図６
（ａ）のようにＣＰＵデータリード直後に、Ａ相のパル
スの立上りが発生すると、データリードサイクル時間分
その検出が遅れることになる。又、図６（ｂ）に示すよ
うに、Ａ相のパルスの立上りが１回もない場合には、そ
のデータリードサイクル中は、全く変化がないことにな
り、この期間中は、正確な速度変化を検出することがで
きないという問題点があった。
【００１２】この発明は上記のような問題点を解決する
ためになされたもので、低速度領域における速度検出を
より正確に行なうことができるエレベータの速度検出装
置を得ることを目的とする。
ためになされたもので、低速度領域における速度検出を
より正確に行なうことができるエレベータの速度検出装
置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るエレベー
タの速度検出装置は、モータの回転に応じて、所定角度
ずれた２相のパルスを発生するパルス発生器と、上記２
相のパルスの立上り及び立下りに対応してトリガ信号を
生成するパルス処理回路と、時間測定用のタイマカウン
タと、該タイマカウンタの値を上記トリガ信号により順
次ラッチするラッチ手段とを備え、最新のトリガ信号に
よりラッチされた上記タイマカウンタの値と、上記最新
のトリガ信号より一周期前で且つ該最新のトリガ信号と
立上り及び立下りの一致したトリガ信号によりラッチさ
れた上記タイマカウンタの値を使用して低速度領域の速
度検出を行なうものである。
タの速度検出装置は、モータの回転に応じて、所定角度
ずれた２相のパルスを発生するパルス発生器と、上記２
相のパルスの立上り及び立下りに対応してトリガ信号を
生成するパルス処理回路と、時間測定用のタイマカウン
タと、該タイマカウンタの値を上記トリガ信号により順
次ラッチするラッチ手段とを備え、最新のトリガ信号に
よりラッチされた上記タイマカウンタの値と、上記最新
のトリガ信号より一周期前で且つ該最新のトリガ信号と
立上り及び立下りの一致したトリガ信号によりラッチさ
れた上記タイマカウンタの値を使用して低速度領域の速
度検出を行なうものである。
【００１４】
【作用】この発明においては、Ａ，Ｂ２相の各パルスの
立上り，立下りで順次ラッチしたタイマカウンタのカウ
ント値の内、Ａ相のパルスの各立上り間、Ｂ相のパルス
の各立上り間、Ａ相のパルスの各立下り間、Ｂ相のパル
スの各立下り間の各同一位相毎にカウント値の変化によ
り速度を検出する。この場合ＣＰＵがカウント値をリー
ドした時点での最新のラッチデータを使用するため、低
速度の検出をより正確に行なうことができる。
立上り，立下りで順次ラッチしたタイマカウンタのカウ
ント値の内、Ａ相のパルスの各立上り間、Ｂ相のパルス
の各立上り間、Ａ相のパルスの各立下り間、Ｂ相のパル
スの各立下り間の各同一位相毎にカウント値の変化によ
り速度を検出する。この場合ＣＰＵがカウント値をリー
ドした時点での最新のラッチデータを使用するため、低
速度の検出をより正確に行なうことができる。
【００１５】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す構成図である。
図１において、１０，１１，１３〜１８は従来装置と同
様のものである。２０はパルス発生器１０の出力側に設
けられた方向弁別機能を含むパルス処理回路、２１はパ
ルス処理回路２０に接続され、Ａ相，Ｂ相の各パルスの
立上り及びＡ相，Ｂ相の各パルスの立下りに対応したト
リガ信号が入力されるゲート回路例えばＯＲ回路、２２
〜２７はタイマカウンタ１３の出力側に縦続接続され、
ＯＲ回路２１の出力（トリガ信号）により順次タイマカ
ウンタ１３の出力をラッチするラッチ回路、２８はラッ
チ回路２２とＣＰＵ２（図３）のデータバス１８の間に
接続されたゲート回路、２９はラッチ回路２９とＣＰＵ
２のデータバス１８の間に接続されたゲート回路であ
る。
する。図１はこの発明の一実施例を示す構成図である。
図１において、１０，１１，１３〜１８は従来装置と同
様のものである。２０はパルス発生器１０の出力側に設
けられた方向弁別機能を含むパルス処理回路、２１はパ
ルス処理回路２０に接続され、Ａ相，Ｂ相の各パルスの
立上り及びＡ相，Ｂ相の各パルスの立下りに対応したト
リガ信号が入力されるゲート回路例えばＯＲ回路、２２
〜２７はタイマカウンタ１３の出力側に縦続接続され、
ＯＲ回路２１の出力（トリガ信号）により順次タイマカ
ウンタ１３の出力をラッチするラッチ回路、２８はラッ
チ回路２２とＣＰＵ２（図３）のデータバス１８の間に
接続されたゲート回路、２９はラッチ回路２９とＣＰＵ
２のデータバス１８の間に接続されたゲート回路であ
る。
【００１６】次に動作について説明する。パルス発生器
１０より出力される９０゜位相のずれたＡ相，Ｂ相の各
パルス１０ａ，１０ｂはパルス処理回路２０に入力され
る。このパルス処理回路２０から出力される信号２０ａ
は、Ａ相のパルス１０ａと同じものであり、２０ｂは、
Ａ相，Ｂ相の各パルス１０ａ，１０ｂからＵＰ／ＤＯＷ
Ｎの方向を弁別した走行方向信号であり、以下の回路に
ついては、従来例と同じく、信号２０ａ，２０ｂによ
り、アップ／ダウンカウンタ１１が動作し、又、タイマ
カウンタ１３の出力１３ａが、Ａ相のパルス１０ａの立
上りすなわち信号２０ａの立上りにより、ラッチ回路１
４にラッチされる。ここで、パルス処理回路２０より出
力される信号２０ｃ，２０ｄ，２０ｅ，２０ｆは、それ
ぞれＡ相，Ｂ相の各パルス１０ａ，１０ｂの立上り，立
下りをクロックＣＬＫ入力にてサンプリングし生成出力
される信号である。これらの各信号は、ＯＲ回路２１に
入力される。従って、ＯＲ回路２１の出力信号２１ａ
は、図２に示す如く、Ａ相，Ｂ相の各パルス１０ａ，１
０ｂの立上り，立下りの点で出力される。つまり出力信
号２１ａは、夫々ラッチ回路２２〜２６のトリガ信号と
なる。タイマカウンタ１３の出力１３ａがまずラッチ回
路２２に入力され、Ａ相，Ｂ相の各パルス１０ａ，１０
ｂの立上り，立下りで発生するトリガ信号により、順
次、ラッチ回路２３→２４→２５→２６と進んでいく。
ここで、ラッチ回路２２の出力２２ａとラッチ回路２６
の出力２６ａは常に同一位相のトリガ信号によるラッチ
データである。すなわちＡ相のパルス１０ａの立上り−
立上り、Ｂ相のパルス１０ｂの立上り−立上り、Ａ相の
パルス１０ａの立下り−立下り、Ｂ相のパルス１０ｂの
立下り−立下りの各タイミングでラッチされたものであ
り、現在のラッチデータが２２ａとすると、同一位相の
前回のラッチデータが２６ａということになる。
１０より出力される９０゜位相のずれたＡ相，Ｂ相の各
パルス１０ａ，１０ｂはパルス処理回路２０に入力され
る。このパルス処理回路２０から出力される信号２０ａ
は、Ａ相のパルス１０ａと同じものであり、２０ｂは、
Ａ相，Ｂ相の各パルス１０ａ，１０ｂからＵＰ／ＤＯＷ
Ｎの方向を弁別した走行方向信号であり、以下の回路に
ついては、従来例と同じく、信号２０ａ，２０ｂによ
り、アップ／ダウンカウンタ１１が動作し、又、タイマ
カウンタ１３の出力１３ａが、Ａ相のパルス１０ａの立
上りすなわち信号２０ａの立上りにより、ラッチ回路１
４にラッチされる。ここで、パルス処理回路２０より出
力される信号２０ｃ，２０ｄ，２０ｅ，２０ｆは、それ
ぞれＡ相，Ｂ相の各パルス１０ａ，１０ｂの立上り，立
下りをクロックＣＬＫ入力にてサンプリングし生成出力
される信号である。これらの各信号は、ＯＲ回路２１に
入力される。従って、ＯＲ回路２１の出力信号２１ａ
は、図２に示す如く、Ａ相，Ｂ相の各パルス１０ａ，１
０ｂの立上り，立下りの点で出力される。つまり出力信
号２１ａは、夫々ラッチ回路２２〜２６のトリガ信号と
なる。タイマカウンタ１３の出力１３ａがまずラッチ回
路２２に入力され、Ａ相，Ｂ相の各パルス１０ａ，１０
ｂの立上り，立下りで発生するトリガ信号により、順
次、ラッチ回路２３→２４→２５→２６と進んでいく。
ここで、ラッチ回路２２の出力２２ａとラッチ回路２６
の出力２６ａは常に同一位相のトリガ信号によるラッチ
データである。すなわちＡ相のパルス１０ａの立上り−
立上り、Ｂ相のパルス１０ｂの立上り−立上り、Ａ相の
パルス１０ａの立下り−立下り、Ｂ相のパルス１０ｂの
立下り−立下りの各タイミングでラッチされたものであ
り、現在のラッチデータが２２ａとすると、同一位相の
前回のラッチデータが２６ａということになる。
【００１７】この様子をタイミング的に表わしたもの
が、図２である。ここで図２により、速度検出の処理に
ついて説明する。Ａ相，Ｂ相の１パルス当りのエレベー
タかご８（図３）の移動量をＬとすると、Ａ相のパルス
１０ａの各立上り間、Ｂ相のパルス１０ｂの各立上り
間、Ａ相のパルス１０ａの各立下り間、Ｂ相のパルス１
０ｂの各立下り間は、同一位相であるため比較的安定し
た波形として取込める。（入力回路素子の特性バラッキ
等の影響が少なくなる）。従って、この１周期の移動量
をＬとして速度を算出する。図２において、ＣＰＵ２
（図３）がｄ−ｅのサイクルでデータをリードしたとす
ると、従来の構成だけでは、Ａ相のパルス１０ａの立上
り点がないためｄ，ｅ点でリードしたアップ／ダウンカ
ウンタ１１のカウント値及び、タイマカウンタ１３のカ
ウント値は、同じものになり、変化がないことになる。
そこで、エレベータの速度が低下してきた場合には、本
実施例における回路で速度を算出する方法が有効とな
る。すなわち、もしｅ点でＣＰＵ２がデータをリードし
にいくとすると、その時点でのタイマカウンタ１３のカ
ウント値ｙは、Ｂ相のパルス１０ｂ立下りでラッチされ
たものが最新であり、ラッチ回路２２の出力２２ａとな
る。この時、ラッチ回路２６の出力２６ａの値は、１サ
イクル前のＢ相のパルス１０ｂの立下りでのラッチデー
タｘとなる。タイマカウンタ１３のカウント値がｘから
ｙに進む間のエレベータかご８の移動量は、先に述べた
Ｌであるから、クロックＣＬＫの周期をｔとするとこの
時点でのエレベータかご８の速度すなわちエレベータの
速度Ｖは
が、図２である。ここで図２により、速度検出の処理に
ついて説明する。Ａ相，Ｂ相の１パルス当りのエレベー
タかご８（図３）の移動量をＬとすると、Ａ相のパルス
１０ａの各立上り間、Ｂ相のパルス１０ｂの各立上り
間、Ａ相のパルス１０ａの各立下り間、Ｂ相のパルス１
０ｂの各立下り間は、同一位相であるため比較的安定し
た波形として取込める。（入力回路素子の特性バラッキ
等の影響が少なくなる）。従って、この１周期の移動量
をＬとして速度を算出する。図２において、ＣＰＵ２
（図３）がｄ−ｅのサイクルでデータをリードしたとす
ると、従来の構成だけでは、Ａ相のパルス１０ａの立上
り点がないためｄ，ｅ点でリードしたアップ／ダウンカ
ウンタ１１のカウント値及び、タイマカウンタ１３のカ
ウント値は、同じものになり、変化がないことになる。
そこで、エレベータの速度が低下してきた場合には、本
実施例における回路で速度を算出する方法が有効とな
る。すなわち、もしｅ点でＣＰＵ２がデータをリードし
にいくとすると、その時点でのタイマカウンタ１３のカ
ウント値ｙは、Ｂ相のパルス１０ｂ立下りでラッチされ
たものが最新であり、ラッチ回路２２の出力２２ａとな
る。この時、ラッチ回路２６の出力２６ａの値は、１サ
イクル前のＢ相のパルス１０ｂの立下りでのラッチデー
タｘとなる。タイマカウンタ１３のカウント値がｘから
ｙに進む間のエレベータかご８の移動量は、先に述べた
Ｌであるから、クロックＣＬＫの周期をｔとするとこの
時点でのエレベータかご８の速度すなわちエレベータの
速度Ｖは
【００１８】 Ｖ＝Ｌ／｛（ｙ−ｘ）ｔ｝ ・・・（４）
【００１９】により求められる。このように、移動距離
Ｌは常に一定として、ＣＰＵ２がカウンタリード時点で
のＡ相，Ｂ相の各パルスの立上り，立下りの内最新のカ
ウンタラッチデータを使用して時間算出するようにした
ので、より正確な速度を検出することができる。尚、Ｃ
ＰＵ２がデータをリードする場合には、従来例と同様
に、最新ラッチデータリード時（ＲＤＯＬ出力時）に、
１周期前のデータをラッチしておく。
Ｌは常に一定として、ＣＰＵ２がカウンタリード時点で
のＡ相，Ｂ相の各パルスの立上り，立下りの内最新のカ
ウンタラッチデータを使用して時間算出するようにした
ので、より正確な速度を検出することができる。尚、Ｃ
ＰＵ２がデータをリードする場合には、従来例と同様
に、最新ラッチデータリード時（ＲＤＯＬ出力時）に、
１周期前のデータをラッチしておく。
【００２０】
【発明の効果】以上のように、この発明によれば、モー
タの回転に応じて、所定角度ずれた２相のパルスを発生
するパルス発生器と、上記２相のパルスの立上り及び立
下りに対応してトリガ信号を生成するパルス処理回路
と、時間測定用のタイマカウンタと、該タイマカウンタ
の値を上記トリガ信号により順次ラッチするラッチ手段
とを備え、最新のトリガ信号によりラッチされた上記タ
イマカウンタの値と、上記最新のトリガ信号より一周期
前で且つ該最新のトリガ信号と立上り及び立下りの一致
したトリガ信号によりラッチされた上記タイマカウンタ
の値を使用して低速度領域の速度検出を行なうようにし
たので、低速度領域においてより精度の高いエレベータ
の速度検出が可能となる。
タの回転に応じて、所定角度ずれた２相のパルスを発生
するパルス発生器と、上記２相のパルスの立上り及び立
下りに対応してトリガ信号を生成するパルス処理回路
と、時間測定用のタイマカウンタと、該タイマカウンタ
の値を上記トリガ信号により順次ラッチするラッチ手段
とを備え、最新のトリガ信号によりラッチされた上記タ
イマカウンタの値と、上記最新のトリガ信号より一周期
前で且つ該最新のトリガ信号と立上り及び立下りの一致
したトリガ信号によりラッチされた上記タイマカウンタ
の値を使用して低速度領域の速度検出を行なうようにし
たので、低速度領域においてより精度の高いエレベータ
の速度検出が可能となる。
【図１】この発明の一実施例を示す構成図である。
【図２】図１の動作説明に供するためのタイミング波形
図である。
図である。
【図３】従来のエレベータの速度検出装置を示す構成図
である。
である。
【図４】従来の速度検出回路を示す構成図である。
【図５】図３、図４の動作説明に供するためのタイミン
グ波形図である。
グ波形図である。
【図６】図３、図４の動作説明に供するためのタイミン
グ波形図である。
グ波形図である。
１０ パルス発生器 １３ タイマカウンタ ２０ パルス処理回路 ２２〜２６ ラッチ回路
Claims (1)
- 【請求項１】 モータの回転に応じて、所定角度ずれた
２相のパルスを発生するパルス発生器と、 上記２相のパルスの立上り及び立下りに対応してトリガ
信号を生成するパルス処理回路と、 時間測定用のタイマカウンタと、 該タイマカウンタの値を上記トリガ信号により順次ラッ
チするラッチ手段とを備え、最新のトリガ信号によりラ
ッチされた上記タイマカウンタの値と、上記最新のトリ
ガ信号より一周期前で且つ該最新のトリガ信号と立上り
及び立下りの一致したトリガ信号によりラッチされた上
記タイマカウンタの値を使用して低速度領域の速度検出
を行なうことを特徴とするエレベータの速度検出装置。
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