JPS6232637A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6232637A JPS6232637A JP17262185A JP17262185A JPS6232637A JP S6232637 A JPS6232637 A JP S6232637A JP 17262185 A JP17262185 A JP 17262185A JP 17262185 A JP17262185 A JP 17262185A JP S6232637 A JPS6232637 A JP S6232637A
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- polycrystalline silicon
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- silicon film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、さらに詳しくは装置に内
蔵される抵抗のサージ破壊耐量を改善した半導体装置に
係るものである。
蔵される抵抗のサージ破壊耐量を改善した半導体装置に
係るものである。
従来例によるこの種の半導体装♂における一般的な抵抗
要素の概要構成を第４図（ａ）、（ｂ）に示しである。
要素の概要構成を第４図（ａ）、（ｂ）に示しである。
これらの第４図（ａ） 、（ｂ）において、符号１はシ
リコン半導体基板、２は半導体基板１上に形成された第
１の絶縁酸化膜、３は絶縁酸化膜２上に形成された多結
晶シリコン膜からなる抵抗、４は抵抗３上の第２の絶縁
酸化膜、５は電極取出し用の穴、６は電極取出し穴５を
通して抵抗３に接続させたアルミニウム配線である。
リコン半導体基板、２は半導体基板１上に形成された第
１の絶縁酸化膜、３は絶縁酸化膜２上に形成された多結
晶シリコン膜からなる抵抗、４は抵抗３上の第２の絶縁
酸化膜、５は電極取出し用の穴、６は電極取出し穴５を
通して抵抗３に接続させたアルミニウム配線である。
すなわち、この従来例構成において、半導体装置に組込
まれる抵抗３は、半導体基板ｌの表面の第１の絶縁酸化
膜２上の全面に対し、抵抗体である多結晶シリコン膜を
層状に形成させると共に、この多結晶シリコン膜が所望
値の層抵抗となるように、規定量の不純物をイオン注入
させた上で、これを所定形状にパターニングして形成さ
せ、かつその全面を第２の絶縁酸化膜４により被覆させ
たのち、この第２の絶縁酸化膜４に電極取出し穴５を開
口させ、アルミニウム配線６を接続させるのである。
まれる抵抗３は、半導体基板ｌの表面の第１の絶縁酸化
膜２上の全面に対し、抵抗体である多結晶シリコン膜を
層状に形成させると共に、この多結晶シリコン膜が所望
値の層抵抗となるように、規定量の不純物をイオン注入
させた上で、これを所定形状にパターニングして形成さ
せ、かつその全面を第２の絶縁酸化膜４により被覆させ
たのち、この第２の絶縁酸化膜４に電極取出し穴５を開
口させ、アルミニウム配線６を接続させるのである。
しかしてこのような半導体装置に組込まれる抵抗３は、
一般的に最少の面積占有率で所望の抵抗値を得るために
、通常の場合、折れ曲ったパターン形状となることが多
い。
一般的に最少の面積占有率で所望の抵抗値を得るために
、通常の場合、折れ曲ったパターン形状となることが多
い。
こ−で、このように構成される抵抗３にあっては、曲折
部３ａでの電流経路が一様でないために、この曲折部３
ａを流れる電流が、その内側部分に集中することになる
。従ってこの抵抗３での破壊耐量は、電流が全体に一様
に流れる場合に比較して小さくなることが知られており
、この電流の集中度合については、単純に曲折部３ａで
の層抵抗と曲率とで定まるものと考えられるために、サ
ージ破壊＃量を改善するのには、結果的に層抵抗を下げ
て曲率を可及的に小さくする必要がある。
部３ａでの電流経路が一様でないために、この曲折部３
ａを流れる電流が、その内側部分に集中することになる
。従ってこの抵抗３での破壊耐量は、電流が全体に一様
に流れる場合に比較して小さくなることが知られており
、この電流の集中度合については、単純に曲折部３ａで
の層抵抗と曲率とで定まるものと考えられるために、サ
ージ破壊＃量を改善するのには、結果的に層抵抗を下げ
て曲率を可及的に小さくする必要がある。
しかしながら、前記従来例による抵抗３の場合にあって
は、その曲折部３ａも直線部３ｂも共に同一の連続した
抵抗体で形成されているために、曲折部３ａの層抵抗が
直線部３ｂの層抵抗によって規定され、この層抵抗を下
げようとする場合、なお所定の抵抗値を保持するために
は、その抵抗パターンを比例的に変更しなければならず
、しかもそのパターン精度から考慮するとき、抵抗幅を
現行以下にすることは非常に困難であり、かつ抵抗長を
長くとることはパターン面積の増加を招いて好ましくな
く、また曲率を小さくすることも結果的には同様に曲折
部３ａの面積、ひいてはパターン面積の増加を招いて好
ましくない。
は、その曲折部３ａも直線部３ｂも共に同一の連続した
抵抗体で形成されているために、曲折部３ａの層抵抗が
直線部３ｂの層抵抗によって規定され、この層抵抗を下
げようとする場合、なお所定の抵抗値を保持するために
は、その抵抗パターンを比例的に変更しなければならず
、しかもそのパターン精度から考慮するとき、抵抗幅を
現行以下にすることは非常に困難であり、かつ抵抗長を
長くとることはパターン面積の増加を招いて好ましくな
く、また曲率を小さくすることも結果的には同様に曲折
部３ａの面積、ひいてはパターン面積の増加を招いて好
ましくない。
すなわち、このように前記従来例による抵抗３において
は、全体の破壊＃量が抵抗体の曲折部３ａのパターンで
決る小さな値に制限されているために、この抵抗３ａを
内蔵する半導体素子全体のサージ破壊＃量もまた小さい
値に制限されるという問題点があり、しかもこれを改善
しようとすると、チップ面積が徒らに増大して了うとい
う不都合を有するものであった。
は、全体の破壊＃量が抵抗体の曲折部３ａのパターンで
決る小さな値に制限されているために、この抵抗３ａを
内蔵する半導体素子全体のサージ破壊＃量もまた小さい
値に制限されるという問題点があり、しかもこれを改善
しようとすると、チップ面積が徒らに増大して了うとい
う不都合を有するものであった。
この発明は従来のこのような問題点を改善するためにな
されたものであって、その目的とするところは、従来の
場合と可及的に同様な製造プロセスにより、同等のパタ
ーン面積で、より大きなサージ破壊耐量を有する抵抗を
得ることである。
されたものであって、その目的とするところは、従来の
場合と可及的に同様な製造プロセスにより、同等のパタ
ーン面積で、より大きなサージ破壊耐量を有する抵抗を
得ることである。
この発明は、抵抗を内蔵する半導体装置において、抵抗
を形成させるため、複数本の直線状抵抗体部分を設け、
これらの各抵抗体部分を配線により直列接続したもので
ある。
を形成させるため、複数本の直線状抵抗体部分を設け、
これらの各抵抗体部分を配線により直列接続したもので
ある。
従ってこの発明においては、複数本の直線状抵抗体部分
を設け、これらの各抵抗体部分を配線により直列接続し
て抵抗を形成させたから、従来でのように、サージ破壊
耐量が小さい曲折部が除去されて、抵抗全体のサージ破
壊耐量を格段に向−１ニさせることができる。
を設け、これらの各抵抗体部分を配線により直列接続し
て抵抗を形成させたから、従来でのように、サージ破壊
耐量が小さい曲折部が除去されて、抵抗全体のサージ破
壊耐量を格段に向−１ニさせることができる。
以下この発明に係る抵抗を内蔵した半導体装置の実施例
につき、第１図ないし第３図を参照して詳細に説明する
。
につき、第１図ないし第３図を参照して詳細に説明する
。
第１図（ａ） 、 （ｂ）および第２図（ａ） 、 （
ｂ） ハコ（７） Ｑ明の各別の実施例を、また第３図
は同上具体的な応用例をそれぞれに示している。
ｂ） ハコ（７） Ｑ明の各別の実施例を、また第３図
は同上具体的な応用例をそれぞれに示している。
第１図（ａ）、（ｂ）に示す一実施例において、半導体
装置に組込まれる抵抗１３は、半導体基板１１の表面の
第１の絶ｔｉ＆酸化膜！２Ｊ１ｍの全面に対し、抵抗体
である多結晶シリコン膜を層状に形成させると共に、こ
の多結晶シリコン膜が所望値の層抵抗となるように、規
定量の不純物をイオン注入させた上で、この多結晶シリ
コン膜を直線状をなす１本以上の抵抗体部分１３ａにバ
ター；ング、すなわちこの一実施例では、相互に並列さ
れる必要な複数本の直線状抵抗体部分１３ａにバタ、−
ニングして形成させ、かつその全面を第２の絶縁酸化膜
１４によって被覆させたのち、この第２の絶縁酸化膜１
４を通して開口された電極取出し穴１５により、各直線
状抵抗体部分１３ａの端部を露出させると共に、各直線
状抵抗体部分１３ａが直列接続されるように、その端部
相互間をそれぞれアルミニウム配線１６により接続させ
たものである。
装置に組込まれる抵抗１３は、半導体基板１１の表面の
第１の絶ｔｉ＆酸化膜！２Ｊ１ｍの全面に対し、抵抗体
である多結晶シリコン膜を層状に形成させると共に、こ
の多結晶シリコン膜が所望値の層抵抗となるように、規
定量の不純物をイオン注入させた上で、この多結晶シリ
コン膜を直線状をなす１本以上の抵抗体部分１３ａにバ
ター；ング、すなわちこの一実施例では、相互に並列さ
れる必要な複数本の直線状抵抗体部分１３ａにバタ、−
ニングして形成させ、かつその全面を第２の絶縁酸化膜
１４によって被覆させたのち、この第２の絶縁酸化膜１
４を通して開口された電極取出し穴１５により、各直線
状抵抗体部分１３ａの端部を露出させると共に、各直線
状抵抗体部分１３ａが直列接続されるように、その端部
相互間をそれぞれアルミニウム配線１６により接続させ
たものである。
従ってこの一実施例構成による抵抗１３では、従来例で
のようなサージ破壊＃星の小さい多結晶シリコン膜の曲
折部が排除されて、必要数の各直線状抵抗体部分１３ａ
がアルミニウム配線ｔｓニヨ４Ｊ直列接続された態様と
なり、この場合２アルミニウム配線１６は、実質的に層
抵抗が極めて小さく、かつサージ破壊耐量が大きいため
に、サージ破壊は多結晶シリコン膜部分にのみ生ずるこ
とになるのである。
のようなサージ破壊＃星の小さい多結晶シリコン膜の曲
折部が排除されて、必要数の各直線状抵抗体部分１３ａ
がアルミニウム配線ｔｓニヨ４Ｊ直列接続された態様と
なり、この場合２アルミニウム配線１６は、実質的に層
抵抗が極めて小さく、かつサージ破壊耐量が大きいため
に、サージ破壊は多結晶シリコン膜部分にのみ生ずるこ
とになるのである。
すなわち、このようにこ−ではサージ破壊耐量の小さい
曲折部が排除されることから、抵抗全体のサージ破壊耐
量を直線状の多結晶シリコン膜部分での値に改善できる
のであり、また一方、従来の場合、抵抗１３での曲折部
の抵抗値を正確に見積ることが困難であったが、この実
施例の場合９曲折部の抵抗を無視できるために、全体の
抵抗値を容易かつ正確に見積り得るのである。
曲折部が排除されることから、抵抗全体のサージ破壊耐
量を直線状の多結晶シリコン膜部分での値に改善できる
のであり、また一方、従来の場合、抵抗１３での曲折部
の抵抗値を正確に見積ることが困難であったが、この実
施例の場合９曲折部の抵抗を無視できるために、全体の
抵抗値を容易かつ正確に見積り得るのである。
また前記第１図（ａ）、（ｂ）に示す一実施例において
は、多結晶シリコン膜からなる抵抗１３を、個々の直線
状抵抗体部分１３ａ相互の接続によって形成させるよう
にしているが、第２図（ａ）、（ｂ）に示すように、前
記従来例と同様９曲折部と直線部とを一体化形成した上
で、電極配線時に各曲折部間に一つ置きにアルミニウム
配線１８を重ね合わせ、低抵抗化接続させても同様な作
用、効果が得られることは勿論である。
は、多結晶シリコン膜からなる抵抗１３を、個々の直線
状抵抗体部分１３ａ相互の接続によって形成させるよう
にしているが、第２図（ａ）、（ｂ）に示すように、前
記従来例と同様９曲折部と直線部とを一体化形成した上
で、電極配線時に各曲折部間に一つ置きにアルミニウム
配線１８を重ね合わせ、低抵抗化接続させても同様な作
用、効果が得られることは勿論である。
因みに、第３図には前記実施態様での具体的な応用例と
しての半導体装置の平面パターンを示しである。すなわ
ち、この第３図において、前記第１図（ａ）、（ｂ）お
よび第２図（ａ） 、 （ｂ）実施例と同一符号は同一
または相当部分を示し、また１７は装置を構成するトラ
ンジスタのベース電極取出し穴、１８は同トランジスタ
のエミッタ電極取出し穴、１９は同トランジスタのベー
ス電極、２０は同トランジスタのエミッタ電極、２１は
同ベースワイヤポンディング用電極、２２はベース領域
、２３はエミッタ領域である。
しての半導体装置の平面パターンを示しである。すなわ
ち、この第３図において、前記第１図（ａ）、（ｂ）お
よび第２図（ａ） 、 （ｂ）実施例と同一符号は同一
または相当部分を示し、また１７は装置を構成するトラ
ンジスタのベース電極取出し穴、１８は同トランジスタ
のエミッタ電極取出し穴、１９は同トランジスタのベー
ス電極、２０は同トランジスタのエミッタ電極、２１は
同ベースワイヤポンディング用電極、２２はベース領域
、２３はエミッタ領域である。
なお、前記各実施例においては、多結晶シリコン膜を抵
抗体として用い、アルミニウム配線で接続させる場合に
ついて述べたが、それぞれに対応する他の物質、材料を
用いる場合にも同様に適用できることは勿論である。
抗体として用い、アルミニウム配線で接続させる場合に
ついて述べたが、それぞれに対応する他の物質、材料を
用いる場合にも同様に適用できることは勿論である。
以上詳述したようにこの発明によれば、抵抗を内蔵する
半導体装置において、複数本の直線状抵抗体部分を設け
、これらの各抵抗体部分を配線により直列接続して抵抗
を形成させたから、従来でのサージ破壊耐量の小さい曲
折部が除去されることになり、結果的に抵抗全体のサー
ジ破壊耐量を格段に向上できる利点を有し、しかも抵抗
形成には、従来の場合と可及的に同様な製造プロセスに
より、同等のパターン面積で、より大きなサージ破壊耐
量を有する抵抗が得られ、ひいては半導体装置全体の特
性ならびに信頼性を向上し得るなどの優れた特長を有す
るものである。
半導体装置において、複数本の直線状抵抗体部分を設け
、これらの各抵抗体部分を配線により直列接続して抵抗
を形成させたから、従来でのサージ破壊耐量の小さい曲
折部が除去されることになり、結果的に抵抗全体のサー
ジ破壊耐量を格段に向上できる利点を有し、しかも抵抗
形成には、従来の場合と可及的に同様な製造プロセスに
より、同等のパターン面積で、より大きなサージ破壊耐
量を有する抵抗が得られ、ひいては半導体装置全体の特
性ならびに信頼性を向上し得るなどの優れた特長を有す
るものである。
第１図（ａ）、（ｂ）および第２図（ａ） 、 （ｂ）
はこの発明の各別の実施例を適用した抵抗を内蔵する半
導体装置をそれぞれに示す平面パターン図、同Ｉｂ−Ｉ
ｂおよびＩＩ ｂ−ＩＩ ｂ線部の断面図、第３図は同
−ｈ。 具体的な応用例を示す平面パターン図であり、また第・
を図（ａ） 、 （ｂ）は従来例での同上抵抗を内蔵す
る半導体装置を示す平面パターン図、同ＩＶｂ−ＩＶｂ
線部の断面図である。 １１・・・・シリコン半導体基板、１２．１４・・・・
絶縁酸化膜、１３・・・・多結晶シリコン膜による抵抗
、１５・・・・電極取出し穴、１６・・・・アルミニウ
ム配線、１９および２０・・・・トランジスタのベース
およびエミー、り電極。 代理人 大 岩 増 雄 手続補正書（自発） ２１発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 代表者志岐守哉 ４、代理人 図面の輌４図を別紙のとおシ補正する。 以 上
はこの発明の各別の実施例を適用した抵抗を内蔵する半
導体装置をそれぞれに示す平面パターン図、同Ｉｂ−Ｉ
ｂおよびＩＩ ｂ−ＩＩ ｂ線部の断面図、第３図は同
−ｈ。 具体的な応用例を示す平面パターン図であり、また第・
を図（ａ） 、 （ｂ）は従来例での同上抵抗を内蔵す
る半導体装置を示す平面パターン図、同ＩＶｂ−ＩＶｂ
線部の断面図である。 １１・・・・シリコン半導体基板、１２．１４・・・・
絶縁酸化膜、１３・・・・多結晶シリコン膜による抵抗
、１５・・・・電極取出し穴、１６・・・・アルミニウ
ム配線、１９および２０・・・・トランジスタのベース
およびエミー、り電極。 代理人 大 岩 増 雄 手続補正書（自発） ２１発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 代表者志岐守哉 ４、代理人 図面の輌４図を別紙のとおシ補正する。 以 上
Claims (3)
- （１）抵抗を内蔵する半導体装置において、前記抵抗を
形成させるため、複数本の直線状抵抗体部分を設け、こ
れらの各抵抗体部分を配線により直列接続したことを特
徴とする半導体装置。 - （２）各抵抗体部分が多結晶シリコン膜からなることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）抵抗と共にトランジスタを内蔵させたことを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262185A JPS6232637A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262185A JPS6232637A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232637A true JPS6232637A (ja) | 1987-02-12 |
Family
ID=15945266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17262185A Pending JPS6232637A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232637A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060760A (en) * | 1997-08-13 | 2000-05-09 | Tritech Microelectronics, Ltd. | Optimal resistor network layout |
| JP2011155192A (ja) * | 2010-01-28 | 2011-08-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
| US9252793B2 (en) | 2010-11-29 | 2016-02-02 | Renesas Electronics Corporation | Semiconductor device |
-
1985
- 1985-08-05 JP JP17262185A patent/JPS6232637A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060760A (en) * | 1997-08-13 | 2000-05-09 | Tritech Microelectronics, Ltd. | Optimal resistor network layout |
| JP2011155192A (ja) * | 2010-01-28 | 2011-08-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8659122B2 (en) | 2010-01-28 | 2014-02-25 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US9252793B2 (en) | 2010-11-29 | 2016-02-02 | Renesas Electronics Corporation | Semiconductor device |
| US9503018B2 (en) | 2010-11-29 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
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