TWI468964B - 製作電性正確的積體電路的方法 - Google Patents
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Description
本發明大致上是關於製作積體電路的方法，且尤是關於包含決定佈局敏感性以用來製作電性正確的積體電路的方法。
現代的積體電路(IC)可包含數以百萬個製作在半導體基板中及上的電晶體。在作出微影遮罩以製作這種複雜裝置時，電路佈局在被貼上遮罩前，會先將通過各式各樣的過濾、檢測、及修改。理想上，該製程可導致製造(微影列印)沒有瑕疵的遮罩，並導致具有電性功能的積體電路。
該佈局可包含標準單元和標準裝置設計、以及新的單元及裝置設計，並且必需符合包含最小特徵尺寸、裝置元件之間的最小間隔、及類似者的嚴格設計規則。發展中的佈局有可能通過多個仿真，許多這種仿真是耗時的。現有一些快捷方式可減少仿真時間，並因此減少費用，而不致犧牲該設計的準確性。一種用來提供大約但快速地評估佈局對微影效應(其可影響變異及良率)的敏感性的方法是圖案匹配。圖案匹配是用來決定微影或可列印性問題。在可列印性問題中，特別排列的線及空間，無法通過微影製程，而在半導體晶圓上準確地重製。在圖案匹配中，已知會引發可列印性問題的單層圖案可從不同的產品佈局，來加以識別。這些圖案形成一庫(library)，而設計者及設計工具在實作未來設計時，可避免這些圖案。實務上，發展中的佈局設計可由圖案匹配軟體，來識別該佈局設計中類似於該庫圖案的圖案。類似於庫圖案的圖案可予以改變或取代。
雖然可成功地實作圖案匹配，以避免大部分的可列印性問題，然而，圖案匹配並不針對可在複雜的IC中引發電性問題的多層佈局圖案。因此，希望提供用來製作積體電路的方法，該積體電路是針對電性正確的佈局。此外，希望提供用來製作積體電路的方法，該方法最小化設計時間，並避免電性錯誤區域。再者，希望提供用來製作積體電路的方法，該方法減少電性變異性，並且改良電性效能。另外，本發明的其他希望特徵及特性，從接下來的詳細描述及附隨的申請專利範圍，並連同附加的圖式及先前的發明所屬之技術領域及先前技術，會變得明顯。
揭露一種製作積體電路的方法，依據實施例，該方法包含提供針對該半導體裝置的邏輯設計、以及將該邏輯設計中的元件與元件圖案庫相比較。該元件圖案庫係通過識別具有偏離模型化性質的電性性質的佈局圖案，來加以推衍；該庫也包含對該模型化性質偏離的定量測量。回應該比較並考量該定量測量，以決定該元件是否是該邏輯設計中所接受的。產生遮罩組，以使用該元件或修改的元件(如果該元件是不可接受的)來實作該邏輯設計，並且採用該遮罩組，以在半導體基板中及上實作該邏輯設計。
依據另外實施例，提供一種製作積體電路的方法，該方法包含識別展現不同於模型化特性的電性特性的佈局圖案庫。該佈局圖案的實體參數被混亂，以決定對該模型化特性的差異的範圍。以包含複數個設計佈局圖案的預備設計，來建立針對該積體電路的該預備設計。該複數個設計佈局圖案與該佈局圖案庫相比較，並且針對該複數個設計佈局圖案中任何類似於該佈局圖案庫中任一者的設計佈局圖案，確定那個設計佈局圖案的差異的範圍是否是在可接受的差異。修改任何展現不可接受的差異的範圍的設計佈局圖案的設計佈局圖案，並建立該積體電路的遮罩組，該遮罩組包含複數個設計佈局圖案，該複數個設計佈局圖案包含任何已經被修改的設計佈局圖案。採用該遮罩組，以在半導體基板中及上實作該邏輯設計
依據又另一個實施例，提供一種製作積體電路的方法，該方法包含提供針對該積體電路的邏輯設計，並使用複數個標準設計元件的配置，以在預備電路佈局中實作該邏輯設計。將該複數個標準設計元件及其配置與已經決定的多層佈局圖案庫相比較，以產生不同於模型化參數的測量電性參數。改變符合該庫的多層佈局圖案的第一標準設計元件或其配置，以減少與模型化參數的該差異。接著將該改變應用至該複數個標準設計元件及其配置中任何類似於該第一標準設計元件或其配置的標準設計元件及其配置。使用該複數個標準設計元件及其任何改變的該配置，以產生遮罩組，並採用該遮罩組，以在半導體基板中及上實作該邏輯設計。
接下來的詳細描述在本質上僅是範例，而不打算限制本發明或本發明的應用及使用。此外，先前的發明所屬之技術領域、先前技術、發明內容、或接下來的實施方式中所呈現的理論並不打算以明示或暗示的方式，限制本發明。
如上所述，現代的積體電路(IC)可包含數百萬個電晶體。這種複雜裝置的設計仰賴標準模型化或仿真技術，以評估該設計。用來在裝置層級及時序化模型模型化以用來仿真標準單元的裝置仿真軟體(例如，SPICE(Simulation Program with Integrated Circuit Emphasis)已是衆所周知。
當積體電路的複雜性及尺寸增加時，就必需減少個別裝置及組成這些裝置的特徵的尺寸。為了在減少尺寸的裝置中維持裝置性能，必需採用可增強載子移動性、修改臨界電壓、及類似者的步驟。舉例來說，矽鍺可插入至MOS電晶體的溝道之下，以施加應力至該溝道，並從而增加該溝道中的載子移動性。此外，載子移動性可通過嵌埋矽鍺(eSiGe)至p溝道MOS電晶體的源極與汲極區域中，來予以增加。針對p溝道及溝道MOS裝置，通過將適當地配製的應力層施加在該裝置的閘極電極上方，也可增載入子移動性。通過選擇適當的閘極絕緣體(例如，高介電質係數的介電質)、閘極電極材料(摻雜的多晶矽或各種金屬)，及將雜質離子布植至該裝置的該溝道區域中，可修改臨界電壓。
雖然該標準仿真軟體及時序化模型可針對個別裝置模型化這些步驟，然而，它們並無法準確地模型化該裝置與鄰近裝置及結構的所有交互效應，它們也無法準確地模型化晶圓上的晶粒的位置的所有效應與那個位置的處理助手中的生成的差異。
第1圖示意地繪示半導體裝置20中例示一個這種仿真問題的一部分的截面區段。裝置20包含p溝道MOS電晶體21，其具有形成在半導體基板26中的源極區域22及與該源極區域22分離的汲極區域24。溝道區域28設置在該基板位於該源極與該汲極之間的表面上。閘極電極30在該溝道區域之上，並且通過閘極絕緣體32而與該溝道區域分離。電性隔離區域34(例如，淺溝槽隔離(STI))與該汲極分開由雙箭頭36所指示的距離。隔離區域34用來將MOS電晶體21與鄰近裝置(未顯示)相互隔離。如果源極區域22與汲極區域24包含eSiGe，則它們在溝道區域28上提供壓縮長軸應力(compressive longitudinal stress)，並且因此增強該溝道區域中主要載子電洞的移動性。已知道該間隔36及隔離區域34的寬度影響由該嵌埋的矽鍺施加至該溝道區域的應力量。該間隔越靠近，則該應力量會減少的越多。該標準仿真軟體及時序化模型無法準確地模型化隔離區域寬度的效應，並且，僅依賴這種模型可導致瑕疵的或次標準積體電路，這是因為該移動性並因此電晶體21的增益可小於該模型預測。
第2圖示意地繪示IC 50例示另一個仿真問題的一部分的載面區段。IC 50的繪示部分包含p溝道MOS電晶體52及n溝道MOS電晶體54，每一者均形成在半導體基板56中及上。該兩個電晶體被隔離區域58(例如，淺溝槽隔離(STI)區域)予以電性隔離。依據一個實施例，p-溝道電晶體52在溝道區域62的任何一側上包含嵌埋的矽鍺(eSiGe)區域60。P型源極與汲極區域64是形成在該eSiGe區域中並穿透該eSiGe區域。包含閘極絕緣體及閘極電極的閘極結構66是在該溝道區域上方。側壁間隔件68是形成在該閘極結構的邊緣。n-溝道電晶體54在溝道區域72的任何一側上包含源極與汲極區域70。閘極結構74在溝道區域72上方。側壁間隔件76是形成在該閘極結構的邊緣上。依據此實施例，使用雙應力襯墊(DSL)來加強p溝道MOS電晶體52的溝道區域62及n溝道MOS電晶體54的溝道區域72中的主要載子的移動性。該雙應力襯墊包含在p溝道MOS電晶體的閘極結構66上方的壓縮式應力襯墊78、及該n-溝道電晶體的閘極結構74上方的拉伸式應力襯墊80。每一個該應力襯墊均可通過沈積矽氮化物層(其中，每一個襯墊的應力特性是由沈積條件來決定)來加以形成。一般而言，該壓縮式應力襯墊78在該兩個襯墊之間的交界處上覆(overlie)拉伸式應力襯墊80，以確保該兩個襯墊之間沒有間隔。該標準仿真軟體及時序化模型無法準確地模型化該DSL的效應，特別是兩鄰近應力襯墊與eSiGe區域及仲介STI的交互作用。因此，僅依賴標準模型及仿真可導致瑕疵及次標準IC，這是因為該移動性並因此用來實作該IC的電晶體的增益可不同於該模型及仿真預測。
第3圖例示用來製作具有電性正確佈局的積體電路(IC)的方法100的流程圖。方法100如所例示的是開始於起始區塊105，並接著通過提供針對被製造的該IC的邏輯設計，而進行至區塊110。該邏輯設計是在預備電路佈局中實作，該預備電路佈局包含複數個設計佈局圖案的配置，該配置包含元件，例如，電晶體、標準單元、小邏輯區塊、標準設計元件、及類似者，如區塊115所例示的。圖案匹配可應用至該預備電路設計，以決定可列印性問題，並且，那些問題可以正常的方式予以面對。如區塊120所例示的，該方法繼續，以將該邏輯設計的元件及其相對於其他元件的配置與元件圖案庫相比較，以決定該邏輯設計的該元件是否符合該庫的元件圖案。
如區塊200所例示的，該元件圖案庫是通過識別具有偏離模型化性質的電性性質的佈局圖案，來加以推衍。該佈局圖案可通過製作實體測試結構、測量那些測試結構上的裝置及電路參數、及將該測量參數與由標準裝置及時序化模型所預測的參數相比較，來加以識別。舉例來說，實體測試結構可為使用標準半導體處理技術所製作的半導體裝置，對該標準半導體處理技術而言，實體性質或佈局尺寸予以調整或混亂，如接下來所詳細描述。舉例來說，鄰近雜質摻雜區域之間的間隔可變化、雜質摻雜區域及鄰近STI區域之間的間隔可變化、佈局圖案的實體界限可改變、及類似者。選擇該測試結構中的變化，以模仿該被製造的IC中所可能碰到的改變，並允許測量由間隔及其它混亂動作的改變所引發的測量參數上的應力誘發或其他刺激(stimulant)所誘發的改變的效應。設計該結構以偵測已經被模型化的效應以及無法被準確地模型化的效應。該測試結構中的變化可涉及該裝置處理中的多層中的改變。舉例來說，可針對間隔區域、雜質摻雜區域、多晶矽閘極、及互連(interconnect)的尺寸及/或位置、金屬互連、接觸尺寸及數量、及類似者。
第4圖繪示半導體IC 50的一部分的平面視圖，該部分類似於第2圖中所繪示的例示一些、但確定不是全部的混亂動作，其中，該混亂動作可並入至不同的測試結構中。IC 50包含p溝道MOS電晶體52及n溝道MOS電晶體54。淺溝道隔離結構(STI)58(以粗體線顯示)用來電性隔離該兩個電晶體。已經採用具有p溝道MOS電晶體52的嵌埋的矽鍺(eSiGe)60，以加強閘極電極結構66下方的該溝道中的電洞的移動性。源極與汲極區域70在電晶體54的閘極電極結構74的不同側上彼此間隔。為了避免複雜化圖式，在此圖式中有數個元件沒有繪示，例如，側壁間隔件、電晶體52的源極與汲極區域、源極及汲極延伸的細節、及類似者。壓縮式應力襯墊78的邊緣由線178所指示，而拉伸式應力襯墊80的邊緣則由線180所指示。可在測試結構(其可被製作或測量、或將被廣泛地仿真及模型化)中實作的一些混亂動作包含該STI的邊界及每一個該雙應力襯墊的邊界中的混亂動作。STI區域58的任一邊界均可朝正或負X方向(如雙箭頭158所指示的)移動、或朝正或負y方向(如針對p溝道MOS電晶體52的雙箭頭160所指示的、或針對n溝道MOS電晶體54的雙箭頭162所指示的)。朝y方向移動該STI區域的邊界也將改變該電晶體的溝道寬道。類似地，該混亂動作可包含朝由雙箭頭278所指示的正或負x方向移動該壓縮式應力襯墊78及該拉伸式應力襯墊80的邊界。一般而言，該壓縮式應力襯墊與該拉伸式應力襯墊之間的重叠是固定的，因此，朝x方向移動一個應力襯墊通常也意指朝該相同方向移動其他應力襯墊。該混亂動作可另包含朝由雙箭頭378所指示的正或負y方向移動該壓縮式應力襯墊的邊界、或朝由雙箭頭380所指示的正或負y方向移動拉伸式應力襯墊80的邊界。此外，可能的混亂動作可包含由雙箭頭382(p溝道MOS電晶體52)及由雙箭頭384(n溝道MOS電晶體54)所指示的溝道長度L。雖然在第4圖中沒有例示，然而，可被併入至不同的測試結構中的其他可能的混亂動作包含、但不限於至該源極與汲極區域的接點的數量及/或尺寸、從該作用區域至該雙應力襯墊邊界的距離、及類似者的改變。類似的測試結構也可位於該半導體晶圓上的不同位置，以測量整個該晶圓的製程變異(例如，化學機械平坦化(CMP)結果或沈積條件)的效應。該元件圖案庫可被詳細的模型化及仿真該實體測試結構、以及將這種詳細的模型化及仿真與標準模型化(例如，SPICE)的結果相比較，來加以識別。雖然這種深度模型化可使用於小型測試結構，然而，其在該整個IC的用途將被禁止地時間消耗(prohibitively time consuming)。
再次參考第3圖，如區塊210所例示的，該方法依據一個實施例通過決定該測量參數對該模型化的參數的偏離的定量測量，來加以繼續。如果在測試圖案變化上所作出的測量落於預定範圍內，則那些類似的測試圖案可被映射(map)至單一效能群組或倉位(bin)。舉例來說，如果該測試裝置上的一些間隔中的改變導致不大於3%的改變，則所有這種測試圖案可被認為是類似的。在間隔中產生不大於偏離於該模型預測測量3%的改變，被認為是不具意義的。此處所使用的3%這個數量僅作為例示之用，實際上，可使用任何預定的範圍。可建立對應於不同範圍的多個效能倉位。如在區塊220中所例示的，對應於實施例的該方法，通過決定偏離於該模型化特性的被認為可接受(也就是，將不會不利地影響被製作的IC的效能)的差異的範圍，來加以繼續。超過一些預定臨界量的差異被視為是不可接受的。
依據例示於方塊130中的一個實施例，該方法通過回應方塊120中所完成的比較以決定該元件在該邏輯設計中是否是可接受的，來加以繼續。考量決定於方塊210中的該定量測量及方塊220的差異的可接受範圍的決定，以作出該決定。
該方法前進至判斷方塊135。依據方塊130中所作出的決定，如果該元件及其相對於其他元件的配置經決定並不符合該元件圖案庫的元件、或在考量在方塊210中所決定的該定量測量中是不可接受的，那個元件會通到方塊160，方塊160是用來產生遮罩組，如以下所討論的。另依據此決定，如方塊140所例示的，如果該元件或其對其他元件的配置符合該元件圖案庫的元件，並且經決定為不可接受的，也就是，該元件或其相對於其他元件的配置將被期待引發偏離預期的模型化參數超過臨界量，則可對那個元件或其配置作出改變。舉例來說，該改變可包含改變雜質摻雜區域與隔離區域之間的間隔或以上所討論的任何該其他混亂動作，並可涉及多層佈局圖案改變。該修改的元件接著在方塊120中比較。如果該修改的元件依據方塊130的標準，而被認為是可接受的，則相同的改變可應用至任何設計元件及其配置，其系類似於該測試的設計元件及其相對於其他元件的配置。
該元件及其相對於其他元件(其經決定在該邏輯設計中是可接受的)的配置、以及該修改的元件及其對其他元件(其經決定是可接受的)的配置，是用來產生遮罩組，如方塊160所指示的。該遮罩組在電性正確佈局中實作該邏輯設計，並包含複數個設計佈局圖案及已經被修改的設計佈局圖案。
如方塊170中所指出的，該方法通過採用方塊160中所產生的該遮罩組加以完成，以通過在半導體基板中及上實作該邏輯設計，來製作該半導體裝置。
雖然在先前的詳細描述中已呈現至少一個範圍實施例，但是應理解到，可存在為數甚多的變化。也應理解到該範例實施例僅為範例，而並不打算用來以任何方式限制本發明的範圍、應用性、或組構。反而是，該先前的詳細描述將提供本領域中的熟習技術者方便的地圖，以製作該範例實施例。應瞭解到，可針對元件的功能及配置作出各式各樣的改變，而不致背離本發明在附隨的申請專利範圍及其法定均等物的範圍。
20．．．半導體裝置
21．．．p溝道MOS電晶體
22．．．源極區域
24．．．汲極區域
26．．．半導體基板
28．．．溝道區域
30．．．閘極電極
32．．．閘極絕緣體
34．．．電性隔離區域
36．．．雙箭頭
50．．．IC
52．．．p溝道MOS電晶體
54．．．n溝道MOS電晶體
56．．．半導體基板
58．．．隔離區域
60．．．矽鍺區域
62．．．溝道區域
64．．．汲極區域
66．．．閘極結構
68．．．側壁間隔件
70．．．源極與汲極區域
72．．．溝道區域
74．．．閘極結構
76．．．側壁間隔件
78．．．壓縮式應力襯墊
80．．．拉伸式應力襯墊
100．．．方法
105、110、115、120、130、135、140、160、170、200、210、220．．．區塊
178、180．．．線
158、160、162、278、378、380．．．雙箭頭
本發明之後要連同接下來的圖式來加以描述，其中，相同的數字代表相同的元件，並且其中，
第1圖示意地繪示半導體裝置中例示模型化問題的部分的截面圖；
第2圖示意地繪示積體電路中例示模型化問題的部分的截面圖；
第3圖以流程圖的方式例示依據用來製作電性正確積體電路的各種實施例的方法；以及
第4圖繪示積體電路中例示可能的混亂動作的部分的平面視圖，該混亂動作可併入至不同的測試結構中。
100．．．方法
105、110、115、120、130、135、140、160、170、200、210、220．．．區塊
Claims (20)
- 一種製作積體電路的方法，包括：提供針對該積體電路的邏輯設計，該邏輯設計包含複數個元件；通過識別具有偏離模型化性質的電性性質的佈局圖案以發展元件圖案庫，該元件圖案庫複包含對模型化性質的偏離的定量測量；將該邏輯設計中的元件與元件圖案庫相比較；回應該比較並考量該定量測量，以決定該元件是否是該邏輯設計中所接受的；修改不被接受的元件；使用該元件或修改的元件，產生實作該邏輯設計的遮罩組；採用該遮罩組，以在半導體基板中及上實作該邏輯設計。
- 如申請專利範圍第1項所述的方法，其中，該發展的步驟包含測量半導體測試裝置上的電性參數、及將測量參數與由標準模型所產生的結果相比較。
- 如申請專利範圍第2項所述的方法，其中，該發展的步驟複包含：調整該測試裝置的實體性質、及決定在該測量參數上的效應；以及決定由該調整的實體性質所引發的偏離的該定量測量、及將落於特定範圍內的測量參數中的結果聚集起來。
- 如申請專利範圍第3項所述的方法，其中，該調整的步驟包含改變該元件的特徵之間的間隔、及測量該測量參數上由該間隔的改變所引發的應力的效應。
- 如申請專利範圍第3項所述的方法，其中，回應該比較的該決定的步驟包含決定落於該特定範圍內的測量參數是否為該邏輯設計所接受的。
- 如申請專利範圍第2項所述的方法，其中，該測量電性參數的步驟包含測量該電性參數上特徵間隔的效應。
- 如申請專利範圍第2項所述的方法，其中，該測量電性參數的步驟包含測量該電性參數上的半導體基板上的裝置位置的效應。
- 如申請專利範圍第1項所述的方法，其中，該發展庫的步驟包含詳細模型化及仿真與元件圖案相關的電性回應。
- 如申請專利範圍第1項所述的方法，其中，該產生遮罩組的步驟包含如果元件經決定會引發大於臨界量的偏離的定量測量，則通過修改實體間隔以修改元件。
- 一種製作積體電路的方法，包含：識別展現不同於模型化特性的電性特性的佈局圖案庫；混亂該佈局圖案的實體參數，以決定該模型化特性的可接受差異的範圍；建立針對該積體電路的預備設計，該預備設計包含複數個設計佈局圖案；將該複數個設計佈局圖案與該佈局圖案庫相比較，並且針對該複數個設計佈局圖案中任何類似於該佈局圖案庫中任一者的設計佈局圖案，確定那個設計佈局圖案的差異的範圍是否是在可接受的差異；修改任何展現不可接受的差異的範圍的設計佈局圖案的設計佈局圖案；建立該積體電路的遮罩組，該遮罩組包含複數個設計佈局圖案，該複數個設計佈局圖案包含任何已經被修改的設計佈局圖案；以及採用該遮罩組，以在半導體基板中及上實作該邏輯設計。
- 如申請專利範圍第10項所述的方法，其中，該識別的步驟包含識別展現電性參數的應力誘發差異的佈局圖案。
- 如申請專利範圍第10項所述的方法，其中，該混亂的步驟包含：改變佈局圖案的實體界限；測量具有改變的實體界限的該佈局圖案的電性特性；以及將具有類似的電性特性的佈局圖案聚集起來。
- 如申請專利範圍第10項所述的方法，其中，該識別的步驟包含測量測試結構佈局圖案上的電性特性。
- 如申請專利範圍第10項所述的方法，其中，該識別的步驟包含將仿真的佈局圖案的電性特性予以模型化。
- 一種製作積體電路的方法，包含：提供針對該積體電路的邏輯設計；使用複數個標準設計元件的配置，以在預備電路佈局中實作該邏輯設計；將該複數個標準設計元件及其配置與已經決定的多層佈局圖案庫相比較，以產生不同於模型化參數的測量電性參數；改變符合該庫的多層佈局圖案的第一標準設計元件或其配置，以減少與模型化參數的該差異；將該改變應用至該複數個標準設計元件及其配置中任何類似於該第一標準設計元件或其配置的標準設計元件及其配置；使用該複數個標準設計元件及其任何改變的該配置，以產生遮罩組；以及採用該遮罩組，以在半導體基板中及上實作該邏輯設計。
- 如申請專利範圍第15項所述的方法，其中，該改變的步驟包含改變雜質摻雜區域與隔離區域之間的間隔。
- 如申請專利範圍第15項所述的方法，其中，該改變的步驟包含改變超過一層的該第一標準設計元件。
- 如申請專利範圍第15項所述的方法，復包含對該預備電路佈局應用圖案匹配，以決定可列印性問題。
- 如申請專利範圍第15項所述的方法，復包含通過識別具有偏離模型化性質的電性性質的佈局圖案，以發展該多層佈局圖案庫。
- 如申請專利範圍第19項所述的方法，其中，該發展的步驟包含測量實體半導體測試結構上的裝置參數。
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