CN102629285B - 制作电性正确的集成电路的方法 - Google Patents
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Abstract
揭露一种制作电性正确的集成电路的方法，依据实施例，该方法包含提供针对该半导体装置的逻辑设计、以及将该逻辑设计中的元件与元件图案库相比较。该元件图案库系通过识别具有偏离模型化性质的电性性质的布局图案，来加以推衍；该库也包含对该模型化性质偏离的定量测量。响应该比较并考量该定量测量，以决定该元件是否是该逻辑设计中所接受的。产生掩膜组，以使用该元件或修改的元件（如果该元件是不可接受的）来实作该逻辑设计，并且采用该掩膜组，以在半导体衬底中及上实作该逻辑设计。
Description
技术领域
本发明大致上是关于制作集成电路的方法，且尤是关于包含决定布局敏感性以用来制作电性正确的集成电路的方法。
背景技术
现代的集成电路（IC）可包含数以百万个制作在半导体衬底中及上的晶体管。在作出微影掩膜以制作这种复杂装置时，电路布局在被贴上掩膜前，会先将通过各式各样的过滤、检测、及修改。理想上，该制程可导致制造（微影打印）没有瑕疵的掩膜，并导致具有电性功能的集成电路。
该布局可包含标准单元和标准装置设计、以及新的单元及装置设计，并且必需符合包含最小特征尺寸、装置元件之间的最小间隔、及类似者的严格设计规则。发展中的布局有可能通过多个仿真，许多这种仿真是耗时的。现有一些快捷方式可减少仿真时间，并因此减少费用，而不致牺牲该设计的准确性。一种用来提供大约但快速地评估布局对微影效应（其可影响变异及良率）的敏感性的方法是图案匹配。图案匹配是用来决定微影或可打印性问题。在可打印性问题中，特别排列的线及空间，无法通过微影制程，而在半导体晶圆上准确地重制。在图案匹配中，已知会引发可打印性问题的单层图案可从不同的产品布局，来加以识别。这些图案形成一库（library），而设计者及设计工具在实作未来设计时，可避免这些图案。实务上，发展中的布局设计可由图案匹配软件，来识别该布局设计中类似于该库图案的图案。类似于库图案的图案可予以改变或取代。
虽然可成功地实作图案匹配，以避免大部分的可打印性问题，然而，图案匹配并不针对可在复杂的IC中引发电性问题的多层布局图案。因此，希望提供用来制作集成电路的方法，该集成电路是针对电性正确的布局。此外，希望提供用来制作集成电路的方法，该方法最小化设计时间，并避免电性错误区域。再者，希望提供用来制作集成电路的方法，该方法减少电性变异性，并且改良电性效能。另外，本发明的其它希望特征及特性，从接下来的详细描述及附随的权利要求书，并连同附加的图式及先前的技术领域和背景技术，会变得明显。
发明内容
揭露一种制作集成电路的方法，依据实施例，该方法包含提供针对该半导体装置的逻辑设计、以及将该逻辑设计中的元件与元件图案库相比较。该元件图案库系通过识别具有偏离模型化性质的电性性质的布局图案，来加以推衍；该库也包含对该模型化性质偏离的定量测量。响应该比较并考量该定量测量，以决定该元件是否是该逻辑设计中所接受的。产生掩膜组，以使用该元件或修改的元件（如果该元件是不可接受的）来实作该逻辑设计，并且采用该掩膜组，以在半导体衬底中及上实作该逻辑设计。
依据另外实施例，提供一种制作集成电路的方法，该方法包含识别展现不同于模型化特性的电性特性的布局图案库。该布局图案的实体参数被混乱，以决定对该模型化特性的差异的范围。以包含多个设计布局图案的预备设计，来建立针对该集成电路的该预备设计。该多个设计布局图案与该布局图案库相比较，并且针对该多个设计布局图案中任何类似于该布局图案库中任一者的设计布局图案，确定那个设计布局图案的差异的范围是否是在可接受的差异。修改任何展现不可接受的差异的范围的设计布局图案的设计布局图案，并建立该集成电路的掩膜组，该掩膜组包含多个设计布局图案，该多个设计布局图案包含任何已经被修改的设计布局图案。采用该掩膜组，以在半导体衬底中及上实作该逻辑设计
依据又另一个实施例，提供一种制作集成电路的方法，该方法包含提供针对该集成电路的逻辑设计，并使用多个标准设计元件的配置，以在预备电路布局中实作该逻辑设计。将该多个标准设计元件及其配置与已经决定的多层布局图案库相比较，以产生不同于模型化参数的测量电性参数。改变符合该库的多层布局图案的第一标准设计元件或其配置，以减少与模型化参数的该差异。接着将该改变应用至该多个标准设计元件及其配置中任何类似于该第一标准设计元件或其配置的标准设计元件及其配置。使用该多个标准设计元件及其任何改变的该配置，以产生掩膜组，并采用该掩膜组，以在半导体衬底中及上实作该逻辑设计。
附图说明
本发明之后要连同接下来的图式来加以描述，其中，相同的数字代表相同的元件，并且其中，
图1示意地绘示半导体装置中例示模型化问题的部分的截面图；
图2示意地绘示集成电路中例示模型化问题的部分的截面图；
图3以流程图的方式例示依据用来制作电性正确集成电路的各种实施例的方法；以及
图4绘示集成电路中例示可能的混乱动作的部分的平面视图，该混乱动作可并入至不同的测试结构中。
具体实施方式
接下来的详细描述在本质上仅是范例，而不打算限制本发明或本发明的应用及使用。此外，先前的技术领域、背景技术、发明内容、或接下来的详细描述中所呈现的理论并不打算以明示或暗示的方式，限制本发明。
如上所述，现代的集成电路（IC）可包含数百万个晶体管。这种复杂装置的设计仰赖标准模型化或仿真技术，以评估该设计。用来在装置层级及时序化模型模型化以用来仿真标准单元的装置仿真软件（例如，SPICE（Simulation Program with Integrated CircuitEmphasis）已是众所周知。
当集成电路的复杂性及尺寸增加时，就必需减少个别装置及组成这些装置的特征的尺寸。为了在减少尺寸的装置中维持装置性能，必需采用可增强载子移动性、修改临界电压、及类似者的步骤。举例来说，硅锗可插入至MOS晶体管的沟道之下，以施加应力至该沟道，并从而增加该沟道中的载子移动性。此外，载子移动性可通过嵌埋硅锗（eSiGe）至p沟道MOS晶体管的源极与汲极区域中，来予以增加。针对p沟道及沟道MOS装置，通过将适当地配制的应力层施加在该装置的栅极电极上方，也可增加载子移动性。通过选择适当的栅极绝缘体（例如，高介电质系数的介电质）、栅极电极材料（掺杂的多晶硅或各种金属），及将杂质离子布植至该装置的该沟道区域中，可修改临界电压。
虽然该标准仿真软件及时序化模型可针对个别装置模型化这些步骤，然而，它们并无法准确地模型化该装置与邻近装置及结构的所有交互效应，它们也无法准确地模型化晶圆上的晶粒的位置的所有效应与那个位置的处理助手中的生成的差异。
图1示意地绘示半导体装置20中例示一个这种仿真问题的一部分的截面区段。装置20包含p沟道MOS晶体管21，其具有形成在半导体衬底26中的源极区域22及与该源极区域22分离的漏极区域24。沟道区域28设置在该衬底位于该源极与该漏极之间的表面上。栅极电极30在该沟道区域之上，并且通过栅极绝缘体32而与该沟道区域分离。电性隔离区域34（例如，浅沟槽隔离（STI））与该漏极分开由双箭头36所指示的距离。隔离区域34用来将MOS晶体管21与邻近装置（未显示）相互隔离。如果源极区域22与漏极区域24包含eSiGe，则它们在沟道区域28上提供压缩长轴应力（compressive longitudinalstress），并且因此增强该沟道区域中主要载子电洞的移动性。已知道该间隔36及隔离区域34的宽度影响由该嵌埋的硅锗施加至该沟道区域的应力量。该间隔越靠近，则该应力量会减少的越多。该标准仿真软件及时序化模型无法准确地模型化隔离区域宽度的效应，并且，仅依赖这种模型可导致瑕疵的或次标准集成电路，这是因为该移动性并因此晶体管21的增益可小于该模型预测。
图2示意地绘示IC 50例示另一个仿真问题的一部分的载面区段。IC 50的绘示部分包含p沟道MOS晶体管52及n沟道MOS晶体管54，每一者均形成在半导体衬底56中及上。该两个晶体管被隔离区域58（例如，浅沟槽隔离（STI）区域）予以电性隔离。依据一个实施例，p-沟道晶体管52在沟道区域62的任何一侧上包含嵌埋的硅锗（eSiGe）区域60。P型源极与汲极区域64是形成在该eSiGe区域中并穿透该eSiGe区域。包含栅极绝缘体及栅极电极的栅极结构66是在该沟道区域上方。侧壁间隔件68是形成在该栅极结构的边缘。n-沟道晶体管54在沟道区域72的任何一侧上包含源极与汲极区域70。栅极结构74在沟道区域72上方。侧壁间隔件76是形成在该栅极结构的边缘上。依据此实施例，使用双应力衬垫（DSL）来加强p沟道MOS晶体管52的沟道区域62及n沟道MOS晶体管54的沟道区域72中的主要载子的移动性。该双应力衬垫包含在p沟道MOS晶体管的栅极结构66上方的压缩式应力衬垫78、及该n-沟道晶体管的栅极结构74上方的拉伸式应力衬垫80。每一个该应力衬垫均可通过沉积硅氮化物层（其中，每一个衬垫的应力特性是由沉积条件来决定）来加以形成。一般而言，该压缩式应力衬垫78在该两个衬垫之间的交界处上覆（overlie）拉伸式应力衬垫80，以确保该两个衬垫之间没有间隔。该标准仿真软件及时序化模型无法准确地模型化该DSL的效应，特别是两邻近应力衬垫与eSiGe区域及中介STI的交互作用。因此，仅依赖标准模型及仿真可导致瑕疵及次标准IC，这是因为该移动性并因此用来实作该IC的晶体管的增益可不同于该模型及仿真预测。
图3例示用来制作具有电性正确布局的集成电路（IC）的方法100的流程图。方法100如所例示的是开始于起始区块105，并接着通过提供针对被制造的该IC的逻辑设计，而进行至区块110。该逻辑设计是在预备电路布局中实作，该预备电路布局包含多个设计布局图案的配置，该配置包含元件，例如，晶体管、标准单元、小逻辑区块、标准设计元件、及类似者，如区块115所例示的。图案匹配可应用至该预备电路设计，以决定可打印性问题，并且，那些问题可以正常的方式予以面对。如区块120所例示的，该方法继续，以将该逻辑设计的元件及其相对于其它元件的配置与元件图案库相比较，以决定该逻辑设计的该元件是否符合该库的元件图案。
如区块200所例示的，该元件图案库是通过识别具有偏离模型化性质的电性性质的布局图案，来加以推衍。该布局图案可通过制作实体测试结构、测量那些测试结构上的装置及电路参数、及将该测量参数与由标准装置及时序化模型所预测的参数相比较，来加以识别。举例来说，实体测试结构可为使用标准半导体处理技术所制作的半导体装置，对该标准半导体处理技术而言，实体性质或布局尺寸予以调整或混乱，如接下来所详细描述。举例来说，邻近杂质掺杂区域之间的间隔可变化、杂质掺杂区域及邻近STI区域之间的间隔可变化、布局图案的实体界限可改变、及类似者。选择该测试结构中的变化，以模仿该被制造的IC中所可能碰到的改变，并允许测量由间隔及其它混乱动作的改变所引发的测量参数上的应力诱发或其它刺激（stimulant）所诱发的改变的效应。设计该结构以侦测已经被模型化的效应以及无法被准确地模型化的效应。该测试结构中的变化可涉及该装置处理中的多层中的改变。举例来说，可针对间隔区域、杂质掺杂区域、多晶硅栅极、及互连（interconnect）的尺寸及/或位置、金属互连、接触尺寸及数量、及类似者。
图4绘示半导体IC 50的一部分的平面视图，该部分类似于图2中所绘示的例示一些、但确定不是全部的混乱动作，其中，该混乱动作可并入至不同的测试结构中。IC 50包含p沟道MOS晶体管52及n沟道MOS晶体管54。浅沟道隔离结构（STI）58（以粗体线显示）用来电性隔离该两个晶体管。已经采用具有p沟道MOS晶体管52的嵌埋的硅锗（eSiGe）60，以加强栅极电极结构66下方的该沟道中的电洞的移动性。源极与汲极区域70在晶体管54的栅极电极结构74的不同侧上彼此间隔。为了避免复杂化图式，在此图式中有数个元件没有绘示，例如，侧壁间隔件、晶体管52的源极与汲极区域、源极及漏极延伸的细节、及类似者。压缩式应力衬垫78的边缘由线178所指示，而拉伸式应力衬垫80的边缘则由线180所指示。可在测试结构（其可被制作或测量、或将被广泛地仿真及模型化）中实作的一些混乱动作包含该STI的边界及每一个该双应力衬垫的边界中的混乱动作。STI区域58的任一边界均可朝正或负x方向（如双箭头158所指示的）移动、或朝正或负y方向（如针对p沟道MOS晶体管52的双箭头160所指示的、或针对n沟道MOS晶体管54的双箭头162所指示的）。朝y方向移动该STI区域的边界也将改变该晶体管的沟道宽道。类似地，该混乱动作可包含朝由双箭头278所指示的正或负x方向移动该压缩式应力衬垫78及该拉伸式应力衬垫80的边界。一般而言，该压缩式应力衬垫与该拉伸式应力衬垫之间的重迭是固定的，因此，朝x方向移动一个应力衬垫通常也意指朝该相同方向移动其它应力衬垫。该混乱动作可另包含朝由双箭头378所指示的正或负y方向移动该压缩式应力衬垫的边界、或朝由双箭头380所指示的正或负y方向移动拉伸式应力衬垫80的边界。此外，可能的混乱动作可包含由双箭头382（p沟道MOS晶体管52）及由双箭头384（n沟道MOS晶体管54）所指示的沟道长度L。虽然在图4中没有例示，然而，可被并入至不同的测试结构中的其它可能的混乱动作包含、但不限于至该源极与汲极区域的接点的数量及/或尺寸、从该作用区域至该双应力衬垫边界的距离、及类似者的改变。类似的测试结构也可位于该半导体晶圆上的不同位置，以测量整个该晶圆的制程变异（例如，化学机械平坦化（CMP）结果或沉积条件）的效应。该元件图案库可被详细的模型化及仿真该实体测试结构、以及将这种详细的模型化及仿真与标准模型化（例如，SPICE）的结果相比较，来加以识别。虽然这种深度模型化可使用于小型测试结构，然而，其在该整个IC的用途将被禁止地时间消耗（prohibitively timeconsuming）。
再次参考图3，如区块210所例示的，该方法依据一个实施例通过决定该测量参数对该模型化的参数的偏离的定量测量，来加以继续。如果在测试图案变化上所作出的测量落于预定范围内，则那些类似的测试图案可被映像（map）至单一效能群组或仓位（bin）。举例来说，如果该测试装置上的一些间隔中的改变导致不大于3%的改变，则所有这种测试图案可被认为是类似的。在间隔中产生不大于偏离于该模型预测测量3%的改变，被认为是不具意义的。此处所使用的3%这个数量仅作为例示之用，实际上，可使用任何预定的范围。可建立对应于不同范围的多个效能仓位。如在区块220中所例示的，对应于实施例的该方法，通过决定偏离于该模型化特性的被认为可接受（也就是，将不会不利地影响被制作的IC的效能）的差异的范围，来加以继续。超过一些预定临界量的差异被视为是不可接受的。
依据例示于方块130中的一个实施例，该方法通过响应方块120中所完成的比较以决定该元件在该逻辑设计中是否是可接受的，来加以继续。考量决定于方块210中的该定量测量及方块220的差异的可接受范围的决定，以作出该决定。
该方法前进至判断方块135。依据方块130中所作出的决定，如果该元件及其相对于其它元件的配置经决定并不符合该元件图案库的元件、或在考量在方块210中所决定的该定量测量中是不可接受的，那个元件会通到方块160，方块160是用来产生掩膜组，如以下所讨论的。另依据此决定，如方块140所例示的，如果该元件或其对其它元件的配置符合该元件图案库的元件，并且经决定为不可接受的，也就是，该元件或其相对于其它元件的配置将被期待引发偏离预期的模型化参数超过临界量，则可对那个元件或其配置作出改变。举例来说，该改变可包含改变杂质掺杂区域与隔离区域之间的间隔或以上所讨论的任何该其它混乱动作，并可涉及多层布局图案改变。该修改的元件接着在方块120中比较。如果该修改的元件依据方块130的标准，而被认为是可接受的，则相同的改变可应用至任何设计元件及其配置，其系类似于该测试的设计元件及其相对于其它元件的配置。
该元件及其相对于其它元件（其经决定在该逻辑设计中是可接受的）的配置、以及该修改的元件及其对其它元件（其经决定是可接受的）的配置，是用来产生掩膜组，如方块160所指示的。该掩膜组在电性正确布局中实作该逻辑设计，并包含多个设计布局图案及已经被修改的设计布局图案。
如方块170中所指出的，该方法通过采用方块160中所产生的该掩膜组加以完成，以通过在半导体衬底中及上实作该逻辑设计，来制作该半导体装置。
虽然在先前的详细描述中已呈现至少一个范围实施例，但是应理解到，可存在为数甚多的变化。也应理解到该范例实施例仅为范例，而并不打算用来以任何方式限制本发明的范围、应用性、或组构。反而是，该先前的详细描述将提供本领域中的熟习技术者方便的地图，以制作该范例实施例。应了解到，可针对元件的功能及配置作出各式各样的改变，而不致背离本发明在附随的权利要求书及其法定均等物的范围。
Claims (18)
1.一种制作集成电路的方法，包括：
提供针对该集成电路的逻辑设计，该逻辑设计包含多个元件；
通过识别具有偏离模型化性质的电性性质的布局图案以发展元件图案库，该元件图案库还包含对模型化性质的偏离的定量测量，其中，该发展的步骤包含：
测量半导体测试装置上的电性参数、及将测量参数与由标准模型所产生的结果相比较，
调整该半导体测试装置的实体性质、及决定在该测量参数上的效应，以及
决定由该调整的实体性质所引发的偏离的该定量测量、及将落于特定范围内的测量参数中的结果聚集起来；
将该逻辑设计中的元件与该元件图案库相比较；
响应该比较并考量该定量测量，以决定该元件是否是该逻辑设计中所接受的；
修改不被接受的元件；
使用该元件或修改的元件，产生实作该逻辑设计的掩膜组；
采用该掩膜组，以在半导体衬底中及上实作该逻辑设计。
2.如权利要求1所述的方法，其中，该调整的步骤包含改变该元件的特征之间的间隔、及测量该测量参数上由该间隔的改变所引发的应力的效应。
3.如权利要求1所述的方法，其中，响应该比较的该决定的步骤包含决定落于该特定范围内的测量参数是否为该逻辑设计所接受的。
4.如权利要求1所述的方法，其中，该测量电性参数的步骤包含测量该电性参数上特征间隔的效应。
5.如权利要求1所述的方法，其中，该测量电性参数的步骤包含测量该电性参数上的半导体衬底上的装置位置的效应。
6.如权利要求1所述的方法，其中，该发展库的步骤包含详细型模型化及仿真与元件图案相关的电性响应。
7.如权利要求1所述的方法，其中，该产生掩膜组的步骤包含如果元件经决定会引发大于临界量的偏离的定量测量，则通过修改实体间隔以修改元件。
8.一种制作集成电路的方法，包含：
识别展现不同于模型化特性的电性特性的布局图案库；
混乱该布局图案的实体参数，以决定该模型化特性的可接受差异的范围；
建立针对该集成电路的预备设计，该预备设计包含多个设计布局图案；
将该多个设计布局图案与该布局图案库相比较，并且针对该多个设计布局图案中任何类似于该布局图案库中任一者的设计布局图案，确定那个设计布局图案的差异的范围是否是在可接受的差异；
修改任何展现不可接受的差异的范围的设计布局图案的设计布局图案；
建立该集成电路的掩膜组，该掩膜组包含多个设计布局图案，该多个设计布局图案包含任何已经被修改的设计布局图案；以及
采用该掩膜组，以在半导体衬底中及上实作逻辑设计。
9.如权利要求8所述的方法，其中，该识别的步骤包含识别展现电性参数的应力诱发差异的布局图案。
10.如权利要求8所述的方法，其中，该混乱的步骤包含：
改变布局图案的实体界限；
测量具有改变的实体界限的该布局图案的电性特性；以及
将具有类似的电性特性的布局图案聚集起来。
11.如权利要求8所述的方法，其中，该识别的步骤包含测量测试结构布局图案上的电性特性。
12.如权利要求8所述的方法，其中，该识别的步骤包含将仿真的布局图案的电性特性予以模型化。
13.一种制作集成电路的方法，包含：
提供针对该集成电路的逻辑设计；
使用多个标准设计元件的配置，以在预备电路布局中实作该逻辑设计；
将该多个标准设计元件及其配置与已经决定的多层布局图案库相比较，以产生不同于模型化参数的测量电性参数；
改变符合该库的多层布局图案的第一标准设计元件或其配置，以减少与模型化参数的差异；
将该改变应用至该多个标准设计元件及其配置中任何类似于该第一标准设计元件或其配置的标准设计元件及其配置；
使用该多个标准设计元件及其任何改变的该配置，以产生掩膜组；以及
采用该掩膜组，以在半导体衬底中及上实作该逻辑设计。
14.如权利要求13所述的方法，其中，该改变的步骤包含改变杂质掺杂区域与隔离区域之间的间隔。
15.如权利要求13所述的方法，其中，该改变的步骤包含改变超过一层的该第一标准设计元件。
16.如权利要求13所述的方法，还包含对该预备电路布局应用图案匹配，以决定可打印性问题。
17.如权利要求13所述的方法，还包含通过识别具有偏离模型化性质的电性性质的布局图案，以发展该多层布局图案库。
18.如权利要求17所述的方法，其中，该发展的步骤包含测量实体半导体测试结构上的装置参数。
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