CN101427254A - Ic布局的电性能计算 - Google Patents

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Abstract

一种用于计算将在集成电路上创建的功能部件的电性能的系统。使用一种或多种解析度增强技术而针对光刻失真或者其他工艺失真对预期布局设计的全部或部分进行修正。修正布局的仿真布局图像被用作场解算器程序的输入，该场解算器程序就像功能部件将被形成在晶片上那样来计算所述功能部件的电性能。

Description

IC布局的电性能计算
背景技术
在设计集成电路时，能够估计各种电路功能部件的电性能是重要的。这些电性能通常包括导体的电阻以及各种电路功能部件之间的电容。在时限非常关键的电路领域中，如果电路要正常操作，就必须能够准确预测电性能。
在传统的集成电路加工中，芯片制造商提供在估计电性能中使用的数据。这种数据可以包括集成电路各层的厚度和介电常数，以及可以在电路上创建的功能部件的最小间距和最小尺寸。另外，制造商可以提供整体失真因子，所述失真因子是在晶片上创建的电路功能部件与其预期尺寸之间的差异。例如，在加工期间，某些功能部件可能比期望的小，而其他功能部件可能比期望的大。场解算器(field solver)程序使用此整体失真因子和其他工艺数据来估计将要制造的集成电路中功能部件的电特性。
对于在晶片上创建的功能部件构图与预期布局构图严格匹配的集成电路设计而言，上述方法工作得相当好。然而，该技术可能产生设计误差，由此，工艺失真使晶片上创建的构图与预期布局构图显著不同。
发明内容
为了解决上述问题，本发明是一种通过考虑在加工期间可能出现光刻失真和其他失真来改进集成电路电仿真的准确性的技术。
在本发明的一个实施例中，集成电路布局设计定义了将在晶片上创建的多个功能部件。利用一种或多种解析度增强技术(RET)(诸如光学和工艺修正(OPC))对布局设计或其部分进行修正，以改进将在晶片上创建的功能部件的保真度。对修正布局执行印刷图像仿真，该仿真对IC设计的功能部件将如何形成在晶片上进行估计。继而将仿真布局图像用作场解算器程序的输入，以估计集成电路功能部件的电性能。
提供本发明概述是为了以简化形式引入概念选择，这些概念选择在具体实施方式中会进一步描述。此概述并不意在标识要求保护的主题的关键特征，也不意在用作协助确定本发明所要求保护的主题的范围。
附图说明
通过结合附图参照以下具体描述，本发明的前述方面和本发明带来的很多优势将变得明白且更易理解，其中：
图1示出了用于确定集成电路设计中功能部件的电性能的传统过程；
图2示出了根据本发明一个实施方式的用于确定集成电路设计中功能部件的电性能的过程；
图3示出了预期布局构图以及该预期布局构图的仿真布局图像；
图4示出了布局设计的分级结构以及定义集成电路各层中功能部件的相应多边形集合；以及
图5示出了用于实现本发明的代表性计算机系统。
具体实施方式
如上所述，本发明是一种用于改进对将在集成电路中创建的功能部件的电性能估计的准确性的系统。
图1示出了用于对将在集成电路(IC)中创建的功能部件的电性能进行估计的传统技术。根据此技术，从集成电路制造商处接收工艺文件10。工艺文件10包括来自于制造商的多个参数，这些参数是估计IC布局设计所定义的电路功能部件的电性能所需的。这些参数可以包括集成电路中各层的厚度以及各层的介电常数。另外，工艺文件可以包括集成电路的功能部件之间的最小间距和最小的功能部件尺寸。这些参数和其他常用电路参数由模型生成器30结合场解算器程序20(诸如，可从Synopsys获得的Raphael、可从Magma获得的Quickcap、可从Ansoft获得的Maxewell，可从Mentor Graphics获得的MCS2/MCS3)来使用，以开发出对各种电路功能部件的电性能进行估计的方程式或模型。模型生成器30产生的方程式或模型可以存储在库40中，该库40可由计算机程序访问以便对整个布局设计中的各种功能部件的电性能进行估计。
为了估计布局设计中的功能部件的电性能，计算机程序接收预期布局设计或者目标布局设计60的全部或者一部分，并利用全芯片提取程序70来分析功能部件。全芯片提取程序70分析将在集成电路每层中创建的功能部件，以确定集成电路的同一层中的功能部件之间和不同层中的功能部件之间的电交互。全芯片提取程序70与模型库40交互，以得到对电性能(诸如各种电路功能部件的电阻、电容或者电感)的估计。全芯片提取程序70的输出是网表(netlist)80，其可以由电路建模程序(诸如，SPICETM或其他)用来确定电路的电行为。
对于预期布局中所定义的功能部件形状与在晶片上创建的功能部件形状严格匹配的光刻系统而言，图1中所示系统工作得相当好。然而，在将要在晶片上创建的功能部件比用来暴露晶片的光的波长小的光刻系统中，或者在功能部件彼此靠得太近的光刻系统中，可能出现光学失真和其他工艺失真。对于这些类型的布局，预期布局所定义的功能部件构图可能与将在晶片上创建的功能部件完全不相似。对于在晶片上失真的功能部件，使用布局文件中功能部件的描述来估计功能部件的电性能可能导致不准确。
图2示出了根据本发明实施方式的用于计算将在集成电路中创建的功能部件的电性能的一种系统。在所示实施方式中，预期集成电路布局设计60的至少一部分被读取并且被提供给解析度增强技术(RET)工具，诸如用于补偿在光刻印刷工艺期间可能出现的失真的光学和工艺修正(OPC)引擎100。这种失真可以包括光学失真或者工艺失真，诸如蚀刻效应等。通常，OPC引擎100进行操作以修改布局设计中的一个或多个功能部件，这是通过向内或向外偏移(bias)功能部件的边缘以对预期的工艺失真进行预补偿。OPC引擎100从光学和工艺模型105接收信息，其中该光学和工艺模型105实际捕获了制造商用来在硅晶片上产生设计的光学系统和工艺的性能。光学和工艺模型105的输入包括光学参数，诸如在光刻工具中使用的数值孔径、波长和光照构图。另外，可以对预期测试构图与根据形成测试构图的晶片而进行的测量进行比较，以此来校准光学和工艺模型。在一个实施方式中，可以使用可从本发明的受让人(Oregon州Wilsonville市的Mentor Graphics)获得的CALIBERETM WorkbenchModel Center来构建光学和工艺模型105。利用OPC修正，在晶片上形成的功能部件将会与预期目标布局设计更加匹配。一种适当的OPC引擎100是可从Mentor Graphics获得的CALIBRETM软件组。
OPC引擎100的输出是经过OPC修正的布局120。经过OPC修正的布局120由印刷图像仿真引擎130进行分析，其中印刷图像仿真引擎诸如Mentor Graphic的CALIBRE内的PRINT IMAGE功能，其对如何在晶片上创建经过修正的布局设计中的功能部件进行仿真。在一个实施方式中，印刷图像仿真引擎130与光学和工艺模型105交互，以便对将被用以创建集成电路的光刻工艺进行仿真。印刷图像仿真引擎130的输出是仿真的布局图像140，其对多个功能部件进行定义，如同它们将被创建在晶片上一样。通常，仿真的布局图像140中的每个功能部件被定义为多边形，该多边形由于光刻失真和其他工艺失真而具有稍微不规则的形状。为了如同在晶片上创建功能部件一样来对功能部件的电性能进行估计，将仿真的布局图像140中定义的功能部件提供给场解算器程序150。场解算器150产生网表80，其对各个寄生电容、电阻或者电感进行定义，以供电路仿真程序使用。
场解算器程序150可以与上述场解算器程序20相同。然而，场解算器应当能够处理在仿真布局图像中定义的功能部件的复杂形状。这种场解算器包括基于有限元方法或者边界元方法的解算器。在本发明的一个实施方式中，场解算器程序150是有限元场解算器程序，诸如可从Ansoft获得的Maxewell、可从Mentor Graphics获得的MCS2/MCS3。
在本发明的一个实施方式中，只有预期集成电路布局设计60的被选择部分由OPC引擎100处理，并由场解算器程序150用来产生网表80。然而，如果时间和加工功率允许，可以用这种方式来分析整个预期布局设计。
对于尺寸比较大、或对于电路操作不很关键的、或者不会产生这样的工艺失真的那些电路功能部件，可以使用如上所述的工艺文件10、场解算器程序20、模型生成器30、模型库40和全芯片提取工具70来估计这些功能部件的电性能。
图3示出了预期布局设计200的示例以及相应的仿真布局图像250。预期布局设计200包括多个功能部件，这些功能部件通过布局描述语言(诸如，GDSIITM或者OASISTM)而被定义为多边形顶点序列202。预期布局设计200可以分级进行定义，由此，在布局设计中重复的电路功能部件或者电路功能部件组作为单元与对每个单元放置的参考一起被定义在数据库中。
如本领域技术人员所知，光刻失真和其它失真通常会引起误差，使得实际上在晶片上创建的布局与预期布局不匹配。根据失真的程度，电路功能部件可能无法如电路设计师所设想的那样操作，或者根本不能操作。
为了修正光刻失真，OPC修正引擎100改变预期布局设计所定义的一个或多个多边形，以使得在晶片上所创建的布局能够与预期布局更匹配。OPC引擎100通常通过将多边形的边划分成多个边片段并有选择地向内或向外偏移一个或多个边片段来进行操作，以改进在晶片上创建的功能部件的保真度。另外，可以将附加的功能部件(诸如，锤头、衬线或者其它构图)添加到布局功能部件，以改进它们的保真度。在某些情况下，解析度增强技术可能添加附加的功能部件，诸如，次解析度辅助功能部件(SRAF)或者移相器，这些附加功能部件被用于改进图像保真度。在图3中被示为由印刷图像功能确定的仿真布局图像250表示将从OPC修正布局创建到晶片上的功能部件。定义了将在晶片上创建的功能部件的多边形通常包括大量的顶点252，以定义功能部件的不规则边界。
在某些实施方式中，场解算器程序150需要电路布局的具体描述，以便能够计算布局中功能部件的各种电性能。在本发明的一个实施方式中，印刷图像功能所产生的仿真布局图像被分级定义，如图4所示。分级布局描述包括顶部单元T和多个子单元C1、C2、C3...，C10。每个子单元都定义了将在晶片上创建的功能部件的构图(例如，多边形)。某些场解算器程序150需要在逐层的基础上定义功能部件多边形，诸如聚乙烯层、扩散1层、扩散区2层、接触层、金属1层和金属2层等中的所有功能部件的列表。为了将仿真布局图像的分级描述转换成场解算器程序150能够理解的逐层格式，对仿真布局图像的分级描述进行分析，以确定哪些功能部件在集成电路的哪层中。在一个实施方式中，使用递归树搜索算法来取回每个层中的那些功能部件，并为集成电路的每一个层定义文件或且其他数据集。
以下是输出文件的示例，该输出文件定义了仿真布局图像中的多个多边形。场解算器程序150可以使用该文件来估计功能部件的电性能。在所示实施方式中，每个多边形由多边形中的多个顶点来定义，顶点后面是每个顶点在场解算器所使用的布局栅格上的位置。
多边形4
-0.070000    1.005000    0.070000  1.005000     0.070000
1.420000     -0.070000   1.420000
多边形4
0.375000 1.005000   0.630000 1.005000  0.630000 1.235000
0.375000 1.235000
多边形14
0.010000 0.740000  1.010000 0.740000  1.010000 1.010000
1.210000 1.010000  1.210000 1.230000  1.010000 1.230000
1.010000 1.530000  0.530000 1.530000  0.530000 1.810000
0.310000 1.810000  0.310000 1.410000  0.890000 1.410000
0.890000 0.860000  0.010000 0.860000
多边形8
-0.200000 -0.070000       1.600000  -0.070000   1.600000
0.320000  1.040000 0.320000  1.040000  0.410000 0.820000
0.410000  0.820000 0.320000  -0.200000 0.320000
多边形16
-0.200000  2.200000       0.020000  2.200000     0.020000
1.865000      -0.050000 1.865000       -0.050000 1.745000、
0.170000 1.745000 0.170000  1.865000   0.160000  1.865000
0.160000 2.200000 0.820000  2.200000   0.820000  1.850000
1.040000 1.850000 1.040000  2.200000   1.600000  2.200000
1.600000 2.590000 -0.200000 2.590000
多边形16
1.250000 0.740000 1.470000 0.740000 1.470000 0.860000
1.450000 0.860000 1.450000 1.005000 1.470000 1.005000
1.470000 1.235000 1.450000 1.235000 1.450000 1.410000
1.470000 1.410000 1.470000 1.810000 1.250000 1.810000
1.250000 1.410000 1.330000 1.410000 1.330000 0.860000
1.250000 0.860000
场解算器程序150根据定义各电路层中功能部件的文件来计算各功能部件的电阻和功能部件之间的电容。由于经过OPC修正的功能部件的仿真布局图像中的多边形准确地反映了与将在晶片上形成的功能部件一样的功能部件形状，所以电性能的估计比根据预期布局直接计算出的性能更准确。针对经过OPC修正的布局而计算出的电性能的网表可以与根据未经OPC修正的布局而创建的电性能的网表结合，以对整个IC设计的电操作进行仿真。
图5示出了可以用来实现本发明的代表性计算机系统300。计算机302接收在计算机可读介质304(诸如，CD-ROM、DVD、磁带或计算机通信链路)上的编程指令集。计算机执行指令，以便从数据库306或其他存储介质读取预期布局的全部或者一部分。计算机随后执行一个或多个解析度增强技术(诸如OPC)来针对工艺失真修正预期布局的一部分。使用所修正的布局数据来生成仿真布局图像，随后使用该仿真布局图像来以上述方式计算功能部件的电性能。
计算机302可以是单机设备或者是网络化的设备。另外，计算机302可以通过诸如互联网的通信链路320连接至其他计算机324。对布局的处理可以分布在连接的计算机之间。
虽然已经示出并描述了示例性实施方式，但是应当理解，在不脱离所附权利要求中给出的本发明范围的前提下可以对其进行各种改变。

Claims (7)

1.一种用于计算集成电路布局设计中的功能部件的电性能的方法，包括：
接收目标布局设计，其定义了将在集成电路或其一部分中创建的功能部件；
产生修正布局，其包括针对光刻工艺失真而利用一种或多种解析度增强技术对其进行了补偿的一个或多个功能部件；
对如何在晶片上形成所述修正布局中的所述功能部件进行仿真；以及
使用如何在晶片上形成所述修正布局中的所述功能部件的仿真作为场解算器的输入，来计算所述功能部件的所述电性能。
2.根据权利要求1所述的方法，其中将仿真布局图像中的所述功能部件定义为多边形，并且通过将所述仿真布局图像的所述多边形应用于有限元场解算器来计算所述功能部件的所述电性能。
3.根据权利要求1所述的方法，其中所述一种或多种解析度增强技术包括光学和工艺修正(OPC)工具。
4.根据权利要求1所述的方法，其中所述修正布局中的所述功能部件的所述电性能存储在网表中。
5.根据权利要求1所述的方法，进一步包括：计算所述目标布局设计中未修正的功能部件的电性能，以及将所述未修正的功能部件的所述电性能与所述修正布局所定义的所述功能部件的所述电性能相结合。
6.一种计算机可读介质，其包括指令序列，所述计算机可以执行所述指令序列来执行权利要求1到5中任一权利要求所述的方法。
7.一种用于计算集成电路布局设计中功能部件的电性能的系统，包括：
计算机，其执行使所述计算机执行下述操作的编程指令序列：
接收目标布局设计，其定义了将在集成电路或其一部分中创建的功能部件；
产生修正布局，其包括针对光刻工艺失真而利用一种或多种解析度增强技术对其进行了补偿的功能部件；
对如何在晶片上形成所述修正布局中的所述功能部件进行仿真；以及
使用如何在所述晶片上形成所述功能部件的仿真结果作为场解算器的输入，来计算所述集成电路中的所述功能部件的所述电性能。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136014A (zh) * 2010-01-22 2011-07-27 株式会社理光 网表生成方法及电路仿真方法
CN102629285A (zh) * 2011-02-07 2012-08-08 格罗方德半导体公司 制作电性正确的集成电路的方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6931613B2 (en) 2002-06-24 2005-08-16 Thomas H. Kauth Hierarchical feature extraction for electrical interaction calculations
US7069534B2 (en) 2003-12-17 2006-06-27 Sahouria Emile Y Mask creation with hierarchy management using cover cells
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7712068B2 (en) 2006-02-17 2010-05-04 Zhuoxiang Ren Computation of electrical properties of an IC layout
US7870517B1 (en) 2006-04-28 2011-01-11 Cadence Design Systems, Inc. Method and mechanism for implementing extraction for an integrated circuit design
US7669175B2 (en) * 2007-05-11 2010-02-23 International Business Machines Corporation Methodology to improve turnaround for integrated circuit design using geometrical hierarchy
US7818698B2 (en) * 2007-06-29 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Accurate parasitic capacitance extraction for ultra large scale integrated circuits
US8191016B2 (en) 2009-02-23 2012-05-29 Cadence Design Systems, Inc. System and method for compressed post-OPC data
US8438505B2 (en) * 2011-01-21 2013-05-07 Taiwan Semicondcutor Manufacturing Company, Ltd. Method for improving accuracy of parasitics extraction considering sub-wavelength lithography effects
US9020277B1 (en) * 2012-11-01 2015-04-28 Cadence Design Systems, Inc. Image-based stimulus for circuit simulation
US10401279B2 (en) 2013-10-29 2019-09-03 Kla-Tencor Corporation Process-induced distortion prediction and feedforward and feedback correction of overlay errors
CN103729520B (zh) * 2014-01-16 2015-02-18 中国人民解放军国防科学技术大学 一种基于人因势场的设备维修性布局设计方法
US20150363534A1 (en) * 2014-06-11 2015-12-17 United Microelectronics Corporation Method and apparatus for post-opc verification
US10024654B2 (en) 2015-04-06 2018-07-17 Kla-Tencor Corporation Method and system for determining in-plane distortions in a substrate

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532650A (en) 1983-05-12 1985-07-30 Kla Instruments Corporation Photomask inspection apparatus and method using corner comparator defect detection algorithm
FR2590376A1 (fr) 1985-11-21 1987-05-22 Dumant Jean Marc Procede de masquage et masque utilise
US5381343A (en) 1992-05-26 1995-01-10 Cadence Design Systems, Inc. Hier archical pitchmaking compaction method and system for integrated circuit design
US5396584A (en) 1992-05-29 1995-03-07 Destiny Technology Corporation Multi-bit image edge enhancement method and apparatus
JPH07501906A (ja) 1992-06-02 1995-02-23 アジレント・テクノロジーズ・インク マルチレベル相互接続技術のためのコンピュータ支援設計方法及び装置
US5452224A (en) 1992-08-07 1995-09-19 Hughes Aircraft Company Method of computing multi-conductor parasitic capacitances for VLSI circuits
JP2531114B2 (ja) 1993-10-29 1996-09-04 日本電気株式会社 光強度分布解析方法
US5629860A (en) 1994-05-16 1997-05-13 Motorola, Inc. Method for determining timing delays associated with placement and routing of an integrated circuit
JPH08297692A (ja) 1994-09-16 1996-11-12 Mitsubishi Electric Corp 光近接補正装置及び方法並びにパタン形成方法
US5566083A (en) * 1994-10-18 1996-10-15 The Research Foundation Of State University Of New York Method for analyzing voltage fluctuations in multilayered electronic packaging structures
US5903469A (en) * 1994-11-08 1999-05-11 Synopsys, Inc. Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach
US5682323A (en) 1995-03-06 1997-10-28 Lsi Logic Corporation System and method for performing optical proximity correction on macrocell libraries
JP3409493B2 (ja) 1995-03-13 2003-05-26 ソニー株式会社 マスクパターンの補正方法および補正装置
US5790416A (en) 1995-09-18 1998-08-04 Motorola, Inc. Updating hierarchical DAG representations through a bottom up method
JP3934719B2 (ja) 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
JP4510118B2 (ja) * 1995-12-22 2010-07-21 株式会社東芝 光近接効果補正方法と装置、光近接効果検証方法と装置、露光用マスクの製造方法、更に光近接効果補正プログラムと光近接効果検証プログラム
US6269472B1 (en) 1996-02-27 2001-07-31 Lsi Logic Corporation Optical proximity correction method and apparatus
US5723233A (en) 1996-02-27 1998-03-03 Lsi Logic Corporation Optical proximity correction method and apparatus
JPH1092938A (ja) 1996-09-10 1998-04-10 Fujitsu Ltd レイアウト方法、レイアウト装置、及び、データベース
JP3551660B2 (ja) 1996-10-29 2004-08-11 ソニー株式会社 露光パターンの補正方法および露光パターンの補正装置および露光方法
KR100257710B1 (ko) 1996-12-27 2000-06-01 김영환 리소그라피 공정의 시물레이션 방법
US5901063A (en) 1997-02-21 1999-05-04 Frequency Technology, Inc. System and method for extracting parasitic impedance from an integrated circuit layout
JP3612166B2 (ja) 1997-03-18 2005-01-19 株式会社東芝 荷電ビーム描画データ作成方法および装置
JPH10335202A (ja) 1997-05-28 1998-12-18 Mitsubishi Electric Corp 電子ビームデータ生成装置
US6016357A (en) 1997-06-16 2000-01-18 International Business Machines Corporation Feedback method to repair phase shift masks
US6314545B1 (en) * 1997-08-01 2001-11-06 Agere Systems Guardian Corporation Quadrature solutions for 3D capacitance extraction
JP4647095B2 (ja) 1997-09-17 2011-03-09 シノプシス， インコーポレイテッド データ階層レイアウトの補正と照合のための方法及び装置
US6370679B1 (en) 1997-09-17 2002-04-09 Numerical Technologies, Inc. Data hierarchy layout correction and verification method and apparatus
US6453452B1 (en) 1997-12-12 2002-09-17 Numerical Technologies, Inc. Method and apparatus for data hierarchy maintenance in a system for mask description
US6470489B1 (en) 1997-09-17 2002-10-22 Numerical Technologies, Inc. Design rule checking system and method
US6243855B1 (en) 1997-09-30 2001-06-05 Kabushiki Kaisha Toshiba Mask data design method
US6449757B1 (en) 1998-02-26 2002-09-10 Micron Technology, Inc. Hierarchical semiconductor design
US6033814A (en) 1998-02-26 2000-03-07 Micron Technology, Inc. Method for multiple process parameter matching
US6499003B2 (en) 1998-03-03 2002-12-24 Lsi Logic Corporation Method and apparatus for application of proximity correction with unitary segmentation
US6289412B1 (en) 1998-03-13 2001-09-11 Legend Design Technology, Inc. Layout synopsizing process for efficient layout parasitic extraction and circuit simulation in post-layout verification
JPH11282151A (ja) 1998-03-27 1999-10-15 Mitsubishi Electric Corp マスクパターン検証装置、その方法およびそのプログラムを記録した媒体
US6230299B1 (en) 1998-03-31 2001-05-08 Mentor Graphics Corporation Method and apparatus for extracting and storing connectivity and geometrical data for a deep sub-micron integrated circuit design
US6175947B1 (en) 1998-04-20 2001-01-16 International Business Machines Corporation Method of extracting 3-D capacitance and inductance parasitics in sub-micron VLSI chip designs using pattern recognition and parameterization
US6128067A (en) 1998-04-28 2000-10-03 Kabushiki Kaisha Toshiba Correcting method and correcting system for mask pattern
US6665849B2 (en) * 1999-06-09 2003-12-16 Interuniversitair Microelektronica Centrum Vzw Method and apparatus for simulating physical fields
US6226781B1 (en) 1998-08-12 2001-05-01 Advanced Micro Devices, Inc. Modifying a design layer of an integrated circuit using overlying and underlying design layers
US6120952A (en) 1998-10-01 2000-09-19 Micron Technology, Inc. Methods of reducing proximity effects in lithographic processes
US6539021B1 (en) * 1998-10-02 2003-03-25 Nortel Networks Limited Role based management independent of the hardware topology
US6263299B1 (en) 1999-01-19 2001-07-17 Lsi Logic Corporation Geometric aerial image simulation
US6301697B1 (en) 1999-04-30 2001-10-09 Nicolas B. Cobb Streamlined IC mask layout optical and process correction through correction reuse
US6467076B1 (en) 1999-04-30 2002-10-15 Nicolas Bailey Cobb Method and apparatus for submicron IC design
US6249904B1 (en) 1999-04-30 2001-06-19 Nicolas Bailey Cobb Method and apparatus for submicron IC design using edge fragment tagging to correct edge placement distortion
US6187483B1 (en) 1999-05-28 2001-02-13 Advanced Micro Devices, Inc. Mask quality measurements by fourier space analysis
US6381730B1 (en) 1999-07-09 2002-04-30 Sequence Design, Inc. Method and system for extraction of parasitic interconnect impedance including inductance
US6499131B1 (en) 1999-07-15 2002-12-24 Texas Instruments Incorporated Method for verification of crosstalk noise in a CMOS design
US6363516B1 (en) 1999-11-12 2002-03-26 Texas Instruments Incorporated Method for hierarchical parasitic extraction of a CMOS design
US6080527A (en) 1999-11-18 2000-06-27 United Microelectronics Corp. Optical proximity correction of L and T shaped patterns on negative photoresist
US6643616B1 (en) 1999-12-07 2003-11-04 Yuri Granik Integrated device structure prediction based on model curvature
US6625611B1 (en) 2000-03-15 2003-09-23 Cadence Design Systems, Inc. Method and apparatus for representing multidimensional data
US6449754B1 (en) 2000-03-24 2002-09-10 Sun Microsystems, Inc. Method of measuring the accuracy of parasitic capacitance extraction
JP3892205B2 (ja) 2000-04-14 2007-03-14 松下電器産業株式会社 レイアウトコンパクション方法
US6416907B1 (en) 2000-04-27 2002-07-09 Micron Technology, Inc. Method for designing photolithographic reticle layout, reticle, and photolithographic process
US7412676B2 (en) * 2000-06-13 2008-08-12 Nicolas B Cobb Integrated OPC verification tool
EP1330742B1 (en) * 2000-06-13 2015-03-25 Mentor Graphics Corporation Integrated verification and manufacturability tool
US6425113B1 (en) * 2000-06-13 2002-07-23 Leigh C. Anderson Integrated verification and manufacturability tool
US6430737B1 (en) 2000-07-10 2002-08-06 Mentor Graphics Corp. Convergence technique for model-based optical and process correction
US6526549B1 (en) 2000-09-14 2003-02-25 Sun Microsystems, Inc. Hierarchical parasitic capacitance extraction for ultra large scale integrated circuits
JP4083965B2 (ja) 2000-09-27 2008-04-30 株式会社東芝 半導体集積回路の設計パターンのデータ処理方法、及びデータ処理プログラムを記録したコンピュータ読み取り可能な記録媒体
US6453457B1 (en) 2000-09-29 2002-09-17 Numerical Technologies, Inc. Selection of evaluation point locations based on proximity effects model amplitudes for correcting proximity effects in a fabrication layout
US6792590B1 (en) 2000-09-29 2004-09-14 Numerical Technologies, Inc. Dissection of edges with projection points in a fabrication layout for correcting proximity effects
US6728946B1 (en) 2000-10-31 2004-04-27 Franklin M. Schellenberg Method and apparatus for creating photolithographic masks
DE10103300B4 (de) 2001-01-25 2009-01-22 Qimonda Ag Verfahren zur Bestimmung von Widerständen und Kapazitäten eines Schaltplans, der eine elektrische Schaltung repräsentiert
US6901574B2 (en) 2001-02-09 2005-05-31 Lacour Patrick J. Data management method for mask writing
US6536021B2 (en) 2001-02-12 2003-03-18 Hewlett-Packard Company Method and system for representing hierarchical extracted resistance-capacitance files of a circuit model
US6574784B1 (en) 2001-06-14 2003-06-03 George P. Lippincott Short edge management in rule based OPC
US6649309B2 (en) 2001-07-03 2003-11-18 International Business Machines Corporation Method for correcting optical proximity effects in a lithographic process using the radius of curvature of shapes on a mask
US6560766B2 (en) 2001-07-26 2003-05-06 Numerical Technologies, Inc. Method and apparatus for analyzing a layout using an instance-based representation
US6668367B2 (en) 2002-01-24 2003-12-23 Nicolas B. Cobb Selective promotion for resolution enhancement techniques
US7013439B2 (en) 2002-01-31 2006-03-14 Juan Andres Torres Robles Contrast based resolution enhancing technology
US7293249B2 (en) 2002-01-31 2007-11-06 Juan Andres Torres Robles Contrast based resolution enhancement for photolithographic processing
US6887633B2 (en) 2002-02-08 2005-05-03 Chih-Hsien Nail Tang Resolution enhancing technology using phase assignment bridges
JP4152647B2 (ja) 2002-03-06 2008-09-17 富士通株式会社 近接効果補正方法及びプログラム
US6745372B2 (en) 2002-04-05 2004-06-01 Numerical Technologies, Inc. Method and apparatus for facilitating process-compliant layout optimization
US6931613B2 (en) 2002-06-24 2005-08-16 Thomas H. Kauth Hierarchical feature extraction for electrical interaction calculations
US6757876B2 (en) 2002-07-15 2004-06-29 International Business Machines Corporation Method for use of hierarchy in extraction
US6973633B2 (en) 2002-07-24 2005-12-06 George Lippincott Caching of lithography and etch simulation results
US6792592B2 (en) * 2002-08-30 2004-09-14 Numerical Technologies, Inc. Considering mask writer properties during the optical proximity correction process
US7172838B2 (en) 2002-09-27 2007-02-06 Wilhelm Maurer Chromeless phase mask layout generation
DE10245621B4 (de) 2002-09-30 2006-12-28 Infineon Technologies Ag Verfahren zur Übergabe einer Meßposition eines auf einer Maske zu bildenden Strukturelementes
US6857109B2 (en) 2002-10-18 2005-02-15 George P. Lippincott Short edge smoothing for enhanced scatter bar placement
US6928634B2 (en) 2003-01-02 2005-08-09 Yuri Granik Matrix optical process correction
US7155689B2 (en) 2003-10-07 2006-12-26 Magma Design Automation, Inc. Design-manufacturing interface via a unified model
US7093206B2 (en) * 2003-10-21 2006-08-15 International Business Machines Corp. Computer aided design method and apparatus for modeling and analyzing on-chip interconnect structures
US7010776B2 (en) 2003-10-27 2006-03-07 International Business Machines Corporation Extending the range of lithographic simulation integrals
US7073162B2 (en) 2003-10-31 2006-07-04 Mentor Graphics Corporation Site control for OPC
US7089511B2 (en) 2003-12-10 2006-08-08 International Business Machines Corporation Framework for hierarchical VLSI design
JP4488727B2 (ja) * 2003-12-17 2010-06-23 株式会社東芝 設計レイアウト作成方法、設計レイアウト作成システム、マスクの製造方法、半導体装置の製造方法、及び設計レイアウト作成プログラム
US7069534B2 (en) 2003-12-17 2006-06-27 Sahouria Emile Y Mask creation with hierarchy management using cover cells
US7536660B2 (en) * 2004-02-24 2009-05-19 Konstantinos Adam OPC simulation model using SOCS decomposition of edge fragments
US7861207B2 (en) 2004-02-25 2010-12-28 Mentor Graphics Corporation Fragmentation point and simulation site adjustment for resolution enhancement techniques
US7124380B2 (en) 2004-03-18 2006-10-17 Hewlett-Packard Development Company, L.P. System and method for controlling analysis of multiple instantiations of circuits in hierarchical VLSI circuit designs
US7269804B2 (en) * 2004-04-02 2007-09-11 Advanced Micro Devices, Inc. System and method for integrated circuit device design and manufacture using optical rule checking to screen resolution enhancement techniques
US8799830B2 (en) 2004-05-07 2014-08-05 Mentor Graphics Corporation Integrated circuit layout design methodology with process variation bands
US7240305B2 (en) 2004-06-02 2007-07-03 Lippincott George P OPC conflict identification and edge priority system
JP2006053248A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 設計パターンデータ作成方法、マスクパターンデータ作成方法、マスク製造方法、半導体装置の方法およびプログラム
US7536664B2 (en) * 2004-08-12 2009-05-19 International Business Machines Corporation Physical design system and method
US7459248B2 (en) 2005-02-24 2008-12-02 James Word Performing OPC on structures with virtual edges
US7493587B2 (en) 2005-03-02 2009-02-17 James Word Chromeless phase shifting mask for integrated circuits using interior region
US8037429B2 (en) 2005-03-02 2011-10-11 Mentor Graphics Corporation Model-based SRAF insertion
JP2005294852A (ja) * 2005-04-13 2005-10-20 Matsushita Electric Ind Co Ltd 回路パラメータ抽出方法、半導体集積回路の設計方法および装置
WO2006127408A2 (en) 2005-05-20 2006-11-30 Cadence Design Systems, Inc. Method and system for increased accuracy for extraction of electrical parameters
WO2006127438A2 (en) 2005-05-20 2006-11-30 Cadence Design Systems, Inc. Method and system for chip design using physically appropriate component models and extraction
US7434199B2 (en) 2005-09-27 2008-10-07 Nicolas Bailey Cobb Dense OPC
JP2007199256A (ja) * 2006-01-25 2007-08-09 Fujitsu Ltd 集積回路の設計方法、設計装置及びプログラム
US7712068B2 (en) 2006-02-17 2010-05-04 Zhuoxiang Ren Computation of electrical properties of an IC layout
US7636904B2 (en) * 2006-10-20 2009-12-22 Synopsys, Inc. Locating critical dimension(s) of a layout feature in an IC design by modeling simulated intensities
US8056022B2 (en) 2006-11-09 2011-11-08 Mentor Graphics Corporation Analysis optimizer
US8156450B2 (en) * 2006-12-18 2012-04-10 Cadence Design Systems, Inc. Method and system for mask optimization
JP4693869B2 (ja) * 2008-06-02 2011-06-01 株式会社東芝 パターン検証方法、パターン検証システム、マスクの製造方法、半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136014A (zh) * 2010-01-22 2011-07-27 株式会社理光 网表生成方法及电路仿真方法
CN102629285A (zh) * 2011-02-07 2012-08-08 格罗方德半导体公司 制作电性正确的集成电路的方法
CN102629285B (zh) * 2011-02-07 2014-08-20 格罗方德半导体公司 制作电性正确的集成电路的方法

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